CN115051564A - 芯片内部供电电路及其控制方法 - Google Patents

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CN115051564A CN202210736484.0A CN202210736484A CN115051564A CN 115051564 A CN115051564 A CN 115051564A CN 202210736484 A CN202210736484 A CN 202210736484A CN 115051564 A CN115051564 A CN 115051564A
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沈灵
蒋宇
任永旭
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Abstract

本发明提供了一种芯片内部供电电路及其控制方法，所述芯片内部供电电路包括：包括：供电模块、判决电路和逻辑链路；所述供电模块接收第一输入电压，所述逻辑链路接收第二输入电压；所述判决电路输出判决结果；所述供电模块根据第一使能信号输出所述第一输入电压，以作为芯片内部供电电路的输出电压；所述逻辑链路根据第二使能信号和所述判决结果，输出所述第二输入电压或电源电压，以作为所述芯片内部供电电路的输出电压。本发明通过切换所述芯片内部供电电路的输出电压，在保证提供的电源的精度的情况下，缩小芯片内部供电电路的规模，并降低功耗。

Description

芯片内部供电电路及其控制方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种芯片内部供电电路及其控制方法。
背景技术
目前芯片内部电路的供电方式有两种：一种是芯片内部采用低压差线性稳压器(Low Dropout Regulator，LDO)进行电路供电；另一种是芯片连接外部电源对芯片内部电路进行供电，具体是外部电源通过芯片上的输入端口或输出端口与芯片内部电路的电源输入端连接以实现对芯片内部电路的供电。由于外部电源的电压不能超过芯片内部负载的耐压，所以外部电源的供电范围有限，兼容性差。而LDO产生的电源电压精度虽然高，但是其电路规模较大，产生的功耗高。
因此，本发明提出了一种芯片内部供电电路及其控制方法，在保证提供的电源的精度的情况下，缩小芯片内部供电电路的规模。
发明内容
本发明提出了一种芯片内部供电电路及其控制方法，在保证提供的电源的精度的情况下，缩小芯片内部供电电路的规模，并降低功耗。
第一方面，本发明提供一种芯片内部供电电路，包括：供电模块、判决电路和逻辑链路；所述供电模块接收第一输入电压，所述逻辑链路接收第二输入电压；所述供电模块电连所述逻辑链路，所述逻辑链路还电连所述判决电路，所述判决电路输出判决结果；所述供电模块接收第一使能信号，并根据所述第一使能信号输出所述第一输入电压，以作为芯片内部供电电路的输出电压；所述逻辑链路接收第二使能信号和所述判决结果，并根据所述第二使能信号和所述判决结果，输出所述第二输入电压或所述电源电压，以作为所述芯片内部供电电路的输出电压。
其有益效果在于：本发明通过所述芯片内部供电电路包括供电模块、判决电路和逻辑链路，减小了所述芯片内部供电电路的规模；通过所述芯片内部供电电路的输出电压能够根据所述第一使能信号、所述第二使能信号和所述判决结果进行切换，以减小功耗。
进一步可选地，所述判决电路包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管和第一电流源电路；所述第一P型晶体管的源极接收所述电源电压，所述第一P型晶体管的栅极接入所述第二使能信号的反相信号，所述第二P型晶体管的源极连接所述第三P型晶体管的源极，所述第一P型晶体管的漏极连接所述第二P型晶体管的源极和所述第三P型晶体管的源极；所述第二P型晶体管的栅极接入控制电压，所述第二P型晶体管的漏极连接所述第一N型晶体管的漏极；所述第三P型晶体管的栅极接入所述控制电压，所述第三P型晶体管的漏极连接所述第二N型晶体管的漏极；所述控制电压用于使得所述第二P型晶体管工作在饱和区，且所述第三P型晶体管工作在线性区；所述第一N型晶体管的栅极接收所述第二使能信号，所述第一N型晶体管的源极连接所述第一电流源电路的输出端；所述第二N型晶体管的栅极接收所述第二使能信号，所述第二N型晶体管的源极连接所述第一电流源电路的输入端，所述第一电流源电路的输出端接地。
又进一步可选地，所述逻辑链路包括：第一开关、第二开关；所述第一开关电连所述第二开关。
再进一步可选地，所述供电模块包括：第三N型晶体管、第四N型晶体管、第四P型晶体管、第五P型晶体管、第二电流源电路、第三电流源电路、第四电流源电路、第三开关；所述第三N型晶体管的栅极连接所述第一输入电压，所述第三N型晶体管的漏极连接所述电源电压，所述第三N型晶体管的源极连接所述第二电流源电路的输入端，所述第二电流源电路的输出端接地；所述第三电流源电路的输入端连接所述电源电压，所述第三电流源电路的输出端连接所述第四N型晶体管的漏极，所述第四N型晶体管的源极连接所述第二电流源电路的输入端，所述第四N型晶体管的栅极连接所述第四P型晶体管的源极；所述第四P型晶体管的漏极连接所述第四电流源电路的输入端，所述第四电流源电路的输出端接地，所述第四P型晶体管的栅极连接所述第五P型晶体管的栅极，所述第五P型晶体管的漏极接地，所述第五P型晶体管的源极电连所述第三开关，所述第三开关受所述第一使能信号控制。
还进一步可选地，所述芯片内部供电电路，包括：所述逻辑链路电连所述第三P型晶体管的漏极和所述第二N型晶体管的漏极；所述第三开关电连所述逻辑链路。
可选地，所述第一开关、所述第二开关和所述第三开关为MOS管开关电路或传输门电路。
第二方面，本发明提供一种芯片内部供电电路的控制方法，应用于如第一方面中任一项所述的芯片内部供电电路，包括：当所述供电模块接收到所述第一使能信号时，所述芯片内部供电电路输出所述第一输入电压；当所述逻辑链路接收到所述第二使能信号和所述判决结果时，所述芯片内部供电电路输出所述第二输入电压或电源电压。其有益效果在于：本发明通过所述第一使能信号、所述第二使能信号和所述判决结果，控制所述芯片内部供电电路输出第一输入电压、所述第二输入电压或所述电源电压，以避免资源浪费，降低功耗。
可选地，所述当所述供电模块接收到所述第一使能信号时，所述芯片内部供电电路输出所述第一输入电压；当所述逻辑链路接收到所述第二使能信号和所述判决结果时，所述芯片内部供电电路输出所述第二输入电压或电源电压，包括：当所述第三开关接收到所述第一使能信号时，所述第三开关闭合，所述第一开关和所述第二开关断开，所述芯片内部供电电路输出所述第一输入电压；当所述第一开关和所述第二开关接收到所述第二使能信号和所述判决结果时，所述第三开关断开，所述芯片内部供电电路输出所述第二输入电压或所述电源电压。
进一步可选地，所述当所述第一开关和所述第二开关接收到所述第二使能信号和所述判决结果时，所述第三开关断开，所述芯片内部供电电路输出所述第二输入电压或所述电源电压，包括：当所述第一开关和所述第二开关接收到所述第二使能信号，且第一电流与第二电流的差值大于预设阈值时，所述第三开关断开，所述第一开关断开，所述第二开关闭合，所述芯片内部供电电路输出所述第二输入电压；当所述第一开关和所述第二开关接收到所述第二使能信号，且第一电流与第二电流的差值小于或等于预设阈值时，所述第三开关断开，所述第一开关闭合，所述第二开关断开，所述芯片内部供电电路输出所述电源电压；所述第一电流为流经所述第二P型晶体管的电流，所述第二电流为流经所述第三P型晶体管的电流。其有益效果在于：当所述电源电压不稳定时，容易造成芯片内部供电电路工作异常，或产生较大漏电，通过断开所述逻辑链路向所述芯片内部输入所述第二输入电压的通路，使得所述芯片内部供电电路维持在低功耗状态。
附图说明
图1为本发明提供的一种芯片内部供电电路实施例的示意图；
图2为本发明提供的又一种芯片内部供电电路实施例的示意图；
图3为本发明提供的一种一种芯片内部供电电路的控制方法实施例流程图。
具体实施方式
下面结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。其中，在本申请实施例的描述中，以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一种”、“该”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。还应当理解，在本申请以下各实施例中，“至少一个”、“一个或多个”是指一个或两个以上(包含两个)。术语“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系；例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A、B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。术语“连接”包括直接连接和间接连接，除非另外说明。“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
在本申请实施例中，“示例性地”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性地”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性地”或者“例如”等词旨在以具体方式呈现相关概念。
本发明提供一种芯片内部供电电路，如图1所示，包括：供电模块101、逻辑链路102和判决电路201；所述判决电路201包括控制电压输入端2011，所述控制电压输入端2011连接控制电压。所述供电模块101通过所述第一信号输入端口1012获取第一使能信号，并根据所述第一使能信号将第一输入电压作为芯片内部供电电路的输出电压，并通过输出端口103进行输出，所述第一输入电压为芯片外部通过第一输入端口1011输入到所述供电模块101的电压。所述逻辑链路102通过所述第二信号输入端口1022获取第二使能信号和所述判决电路201的判决结果，并根据所述第二使能信号和所述判决结果将第二输入电压或电源电压作为芯片内部供电电路的输出电压，并通过所述输出端口103进行输出，所述第二输入电压为芯片外部通过所述第二输入端口1021输入到所述逻辑链路的电压。其中，所述第一信号输入端口1012可以是写使能信号输入端口，还可以是决定所述芯片内部供电电路工作状态的使能信号的输入端口；所述第二信号输入端口可以是读使能信号输入端口，还可以是决定所述芯片内部供电电路工作状态的使能信号的输入端口。所述供电模块101、所述逻辑链路102以及所述判决电路201均连接电源，以获取所述电源电压(Volt CurrentCondenser，VCC)，图1未示出。本申请中任意实施例中所描述的所述供电模块和所述逻辑链路的电压来源可以不受限制。
在本实施例中，通过所述第一输入电压、所述第二输入电压或所述电源电压作为所述芯片内部供电电路的输出电压，以及所述芯片内部供电电路的输出电压能够根据所述第一使能信号、所述第二使能信号和所述判决结果进行切换，即所述芯片内部供电电路能够根据不同的工作状态以及判决电路的判决结果切换输出电压。所述第一输入电压和所述第二输入电压可以相同，也可以不同；所述供电模块每次获得的第一输入电压可以相同，也可以不同；同样地，所述逻辑链路每次获得的第二输入电压可以相同，也可以不同。具体情况根据实际需求设计。
可选地，本申请中所提到的所述电流源电路为电流镜电路。
为了更加详细地描述本专利申请所描述的内容，图2示意了又一种芯片内部供电电路实施例的示意图。如图2所示，所述芯片内部供电电路包括：供电模块、逻辑链路以及判决电路。
所述判决电路包括：第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第一N型晶体管N1、第二N型晶体管N2和第一电流源电路D1；所述第一P型晶体管P1的源极接收所述电源电压VCC，所述第一P型晶体管P1的栅极接入所述第二使能信号的反相信号Read EN_N，所述第二P型晶体管P2的源极连接所述第三P型晶体管P3的源极，所述第一P型晶体管P1的漏极连接所述第二P型晶体管P2的源极和所述第三P型晶体管P3的源极；所述第二P型晶体管P2的栅极接入控制电压VREF，所述第二P型晶体管P2的漏极连接所述第一N型晶体管N1的漏极；所述第三P型晶体管P3的栅极接入所述控制电压VREF，所述第三P型晶体管P3的漏极连接所述第二N型晶体管N2的漏极；所述控制电压VREF用于使得所述第二P型晶体管P2工作在饱和区，且所述第三P型晶体管P3工作在线性区；所述第一N型晶体管N1的栅极接收所述第二使能信号Read EN，所述第一N型晶体管N1的源极连接所述第一电流源电路D1的输出端；所述第二N型晶体管N2的栅极接收所述第二使能信号Read EN，所述第二N型晶体管N2的源极连接所述第一电流源电路D1的输入端，所述第一电流源电路D1的输出端接地。
所述逻辑链路包括：第一开关S1、第二开关S2；所述第一开关S1电连所述第二开关S2，所述逻辑链路接收所述电源电压VCC和所述第二输入电压Vin2。
所述供电模块包括：第三N型晶体管N3、第四N型晶体管N4、第四P型晶体管P4、第五P型晶体管P5、第二电流源电路D2、第三电流源电路D3、第四电流源电路D4、第三开关S3；所述第三N型晶体管N3的栅极连接所述第一输入电压Vin1，所述第三N型晶体管N3的漏极连接所述电源电压VCC，所述第三N型晶体管N3的源极连接所述第二电流源电路D2的输入端，所述第二电流源电路D2的输出端接地；所述第三电流源电路D3的输入端连接所述电源电压VCC，所述第三电流源电路D3的输出端连接所述第四N型晶体管N4的漏极，所述第四N型晶体管N4的源极连接所述第二电流源电路D2的输入端，所述第四N型晶体管N4的栅极连接所述第四P型晶体管P4的源极；所述第四P型晶体管P4的漏极连接所述第四电流源电路D4的输入端，所述第四电流源电路D4的输出端接地，所述第四P型晶体管D4的栅极连接所述第五P型晶体管P5的栅极，所述第五P型晶体管P5的漏极接地，所述第五P型晶体管P5的源极电连所述第三开关S3，所述第三开关S3受所述第一使能信号Prg EN控制。
所述逻辑链路电连所述第三P型晶体管P3的漏极和所述第二N型晶体管N2的漏极；所述第三开关S3电连所述逻辑链路。
所述第一开关S1、所述第二开关S2和所述第三开关S3为MOS管开关电路或传输门电路。
图2示出的芯片内部供电电路的工作原理为：
当所述第三开关获取第一使能信号时，所述芯片内部供电电路输出所述第一输入电压Vin1；当所述所述第一开关和所述第二开关获取第二使能信号以及判决结果时，所述芯片内部供电电路输出所述第二输入电压Vin2或电源电压VCC。
当电源电压VCC稳定时，判决电路中第一P型晶体管P1通过的电流大小为I，流过第二P型晶体管P2的电流大小为I1，流过第三P型晶体管P3的电流大小为I2，其中，提供给第一P型晶体管P1的电流的电流源来自所述判决电路外部或者来自所述第一P型晶体管P1与电源VCC之间的电路源电路(图2未示出)。I1-I2的值大于预设阈值。所述第一P型晶体管P1的栅极接入所述第二使能信号的反相信号Read EN_N。所述第二P型晶体管P2和所述第三P型晶体管P3的栅极电压设置为控制电压VREF。所述控制电压VREF用于使所述第二P型晶体管P2工作在饱和区，所述第三P型晶体管P3工作在线性区。
当电源电压VCC不稳定，即电源电压VCC下降时，由于第一P型晶体管P1工作在线性区，所述I会减小，所以流经所述第二P型晶体管P2的电流I1会减小，流经所述第三P型晶体管P3的电流I2也会减小。因为所述第二P型晶体管P2的工作区会逐渐由饱和区变为线性区，且所述第三P型晶体管P3通过第二N型晶体管N2连接有所述第一电流源电路D1，所以流经所述第二P型晶体管P2的电流I1会比流经所述第三P型晶体管P3的电流I2下降的速率快，导致I1-I2的值逐步减小，当I1-I2的值小于或等于所述预设阈值时，所述第二开关S2断开，所述第一开关S1闭合，使得所述芯片内部供电电路输出所述电源电压VCC。该操作使芯片内部供电电路维持在低功耗的保持状态，并在下一刻电源电压VCC稳定后再次开始正常地执行“读”操作。
基于上述实施例所提供的芯片内部供电电路，本申请实施例还提供一种芯片内部供电电路的控制方法，其流程如图3所示，包括：
S301：当所述供电模块接收到所述第一使能信号时，所述芯片内部供电电路输出所述第一输入电压；
S302：当所述逻辑链路接收到所述第二使能信号和所述判决结果时，所述芯片内部供电电路输出所述第二输入电压或电源电压。
以上所述，仅为本申请实施例的具体实施方式，但本申请实施例的保护范围并不局限于此，任何在本申请实施例揭露的技术范围内的变化或替换，都应涵盖在本申请实施例的保护范围之内。因此，本申请实施例的保护范围应以所述的权利要求的保护范围为准。

Claims (9)

1.一种芯片内部供电电路，其特征在于，包括：供电模块、判决电路和逻辑链路；
所述供电模块接收第一输入电压，所述逻辑链路接收第二输入电压；
所述供电模块电连所述逻辑链路，所述逻辑链路还电连所述判决电路，所述判决电路输出判决结果；
所述供电模块接收第一使能信号，并根据所述第一使能信号输出所述第一输入电压，以作为芯片内部供电电路的输出电压；
所述逻辑链路接收第二使能信号和所述判决结果，并根据所述第二使能信号和所述判决结果，输出所述第二输入电压或电源电压，以作为所述芯片内部供电电路的输出电压。
2.根据权利要求1所述的芯片内部供电电路，其特征在于，所述判决电路包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管和第一电流源电路；
所述第一P型晶体管的源极接收所述电源电压，所述第一P型晶体管的栅极接入所述第二使能信号的反相信号，所述第二P型晶体管的源极连接所述第三P型晶体管的源极，所述第一P型晶体管的漏极连接所述第二P型晶体管的源极和所述第三P型晶体管的源极；
所述第二P型晶体管的栅极接入控制电压，所述第二P型晶体管的漏极连接所述第一N型晶体管的漏极；
所述第三P型晶体管的栅极接入所述控制电压，所述第三P型晶体管的漏极连接所述第二N型晶体管的漏极；所述控制电压用于使得所述第二P型晶体管工作在饱和区，且所述第三P型晶体管工作在线性区；
所述第一N型晶体管的栅极接收所述第二使能信号，所述第一N型晶体管的源极连接所述第一电流源电路的输出端；
所述第二N型晶体管的栅极接收所述第二使能信号，所述第二N型晶体管的源极连接所述第一电流源电路的输入端，所述第一电流源电路的输出端接地。
3.根据权利要求2所述的芯片内部供电电路，其特征在于，所述逻辑链路包括：第一开关、第二开关；所述第一开关电连所述第二开关。
4.根据权利要求3所述的芯片内部供电电路，其特征在于，所述供电模块包括：第三N型晶体管、第四N型晶体管、第四P型晶体管、第五P型晶体管、第二电流源电路、第三电流源电路、第四电流源电路、第三开关；
所述第三N型晶体管的栅极连接所述第一输入电压，所述第三N型晶体管的漏极连接所述电源电压，所述第三N型晶体管的源极连接所述第二电流源电路的输入端，所述第二电流源电路的输出端接地；
所述第三电流源电路的输入端连接所述电源电压，所述第三电流源电路的输出端连接所述第四N型晶体管的漏极，所述第四N型晶体管的源极连接所述第二电流源电路的输入端，所述第四N型晶体管的栅极连接所述第四P型晶体管的源极；
所述第四P型晶体管的漏极连接所述第四电流源电路的输入端，所述第四电流源电路的输出端接地，所述第四P型晶体管的栅极连接所述第五P型晶体管的栅极，所述第五P型晶体管的漏极接地，所述第五P型晶体管的源极电连所述第三开关，所述第三开关受所述第一使能信号控制。
5.根据权利要求4所述的芯片内部供电电路，其特征在于，包括：
所述逻辑链路电连所述第三P型晶体管的漏极和所述第二N型晶体管的漏极；
所述第三开关电连所述逻辑链路。
6.根据权利要求5所述的芯片内部供电电路，其特征在于，所述第一开关、所述第二开关和所述第三开关为MOS管开关电路或传输门电路。
7.一种芯片内部供电电路的控制方法，其特征在于，应用于如权利要求1-6中任一项所述的芯片内部供电电路，包括：
当所述供电模块接收到所述第一使能信号时，所述芯片内部供电电路输出所述第一输入电压；
当所述逻辑链路接收到所述第二使能信号和所述判决结果时，所述芯片内部供电电路输出所述第二输入电压或电源电压。
8.根据权利要求7所述的芯片内部供电电路的控制方法，其特征在于，所述当所述供电模块接收到所述第一使能信号时，所述芯片内部供电电路输出所述第一输入电压；当所述逻辑链路接收到所述第二使能信号和所述判决结果时，所述芯片内部供电电路输出所述第二输入电压或电源电压，包括：
当所述第三开关接收到所述第一使能信号时，所述第三开关闭合，所述第一开关和所述第二开关断开，所述芯片内部供电电路输出所述第一输入电压；
当所述第一开关和所述第二开关接收到所述第二使能信号和所述判决结果时，所述第三开关断开，所述芯片内部供电电路输出所述第二输入电压或所述电源电压。
9.根据权利要求8所述的芯片内部供电电路的控制方法，其特征在于，所述当所述第一开关和所述第二开关接收到所述第二使能信号和所述判决结果时，所述第三开关断开，所述芯片内部供电电路输出所述第二输入电压或所述电源电压，包括：
当所述第一开关和所述第二开关接收到所述第二使能信号，且第一电流与第二电流的差值大于预设阈值时，所述第三开关断开，所述第一开关断开，所述第二开关闭合，所述芯片内部供电电路输出所述第二输入电压；
当所述第一开关和所述第二开关接收到所述第二使能信号，且第一电流与第二电流的差值小于或等于预设阈值时，所述第三开关断开，所述第一开关闭合，所述第二开关断开，所述芯片内部供电电路输出所述电源电压；
所述第一电流为流经所述第二P型晶体管的电流，所述第二电流为流经所述第三P型晶体管的电流。
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