CN115023818A - 用于量子器件的硅基约瑟夫森结型 - Google Patents

用于量子器件的硅基约瑟夫森结型 Download PDF

Info

Publication number
CN115023818A
CN115023818A CN202180010280.2A CN202180010280A CN115023818A CN 115023818 A CN115023818 A CN 115023818A CN 202180010280 A CN202180010280 A CN 202180010280A CN 115023818 A CN115023818 A CN 115023818A
Authority
CN
China
Prior art keywords
silicon
superconducting
electrode
stage
metal contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180010280.2A
Other languages
English (en)
Inventor
S·霍姆斯
D·萨达纳
B·瓦卡斯尔
D·法莫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN115023818A publication Critical patent/CN115023818A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0856—Manufacture or treatment of devices comprising metal borides, e.g. MgB2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H10N60/126—Josephson-effect devices comprising metal borides, e.g. MgB2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

提供了关于包括硅基约瑟夫森结的量子比特器件和/或包括硅基约瑟夫森结的量子比特器件的制造的技术。例如，本文描述的一个或多个实施例可以包括一种装置，所述装置可以包括约瑟夫森结，所述约瑟夫森结包括位于两个垂直堆叠的超导硅电极之间的隧道势垒。

Description

用于量子器件的硅基约瑟夫森结型
背景技术
本主题披露涉及可以结合到量子比特器件中的一个或多个硅基约瑟夫森结，并且更具体地，涉及包括可以在垂直结构取向中实现的超导硅材料的约瑟夫森结。
发明内容
以下给出了概述以提供对本发明的一个或多个实施例的基本理解。本概述不旨在标识关键或重要元素，或描绘特定实施例的任何范围或权利要求的任何范围。其唯一目的是以简化形式呈现概念，作为稍后呈现的更详细描述的序言。在本文描述的一个或多个实施例中，描述了关于用于一个或多个量子比特器件的硅基约瑟夫森结的装置和/或方法。
根据一个实施例，提供了一种装置。该装置可以包括约瑟夫森结，约瑟夫森结包括位于两个垂直堆叠的超导硅电极之间的隧道势垒。
根据另一实施例，提供了一种装置。该装置可以包括约瑟夫森结，约瑟夫森结包括位于两个超导硅电极之间的电介质隧道势垒。
根据一个实施例，提供了一种方法。该方法可以包括掺杂硅衬底的一部分以形成第一超导电极。该方法还可以包括通过外延生长工艺将硅层沉积到第一超导电极上以形成隧道势垒。此外，该方法可以包括掺杂隧道势垒的一部分以形成第二超导电极，从而形成约瑟夫森结。
附图说明
图1A示出了根据本文所述的一个或多个实施例的包括可以在垂直堆叠中定向的硅基约瑟夫森结的装置的示例非限制性截面图的图。
图1B示出了根据本文中所描述的一个或多个实施例的包括可以在垂直堆叠中定向的硅基约瑟夫森结的装置的示例非限制性俯视图的图示。
图2示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第一阶段期间的示例非限制性截面图的图。
图3示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第二阶段期间的示例非限制性截面图的图。
图4示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第三阶段期间的示例非限制性截面图的图。
图5A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第四阶段期间的示例非限制性截面图的示图。
图5B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第四阶段期间的示例非限制性俯视图的图示。
图6A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第五阶段期间的示例非限制性截面图的示图。
图6B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第五阶段期间的示例非限制性俯视图的图示。
图7A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第六阶段期间的示例非限制性截面图的示图。
图7B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第六阶段期间的示例非限制性俯视图的图示。
图8A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第七阶段期间的示例非限制性截面图的示图。
图8B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第七阶段期间的示例非限制性俯视图的图示。
图9A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第八阶段期间的示例非限制性截面图的示图。
图9B示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第八阶段期间的示例非限制性俯视图的图示。
图10A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第九阶段期间的示例非限制性截面图的示图。
图10B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第九阶段期间的示例非限制性俯视图的图示。
图11A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十阶段期间的示例非限制性截面图的示图。
图11B示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十阶段期间的示例非限制性俯视图的图示。
图12A示出了根据本文描述的一个或多个实施例的包括具有一个或多个隔离注入物的硅基约瑟夫森结的装置的示例非限制性截面图的图。
图12B示出了根据本文描述的一个或多个实施例的包括具有一个或多个隔离注入物的硅基约瑟夫森结的装置的示例非限制性俯视图的图示。
图13示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第一阶段期间的示例非限制性截面图的图。
图14A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第二阶段期间的示例非限制性截面图的示图。
图14B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第二阶段期间的示例非限制性俯视图的图示。
图15A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第三阶段期间的示例非限制性截面图的图。
图15B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第三阶段期间的示例非限制性俯视图的图。
图16A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第四阶段期间的示例非限制性截面图的示图。
图16B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第四阶段期间的示例非限制性俯视图的图示。
图17A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第五阶段期间的示例非限制性截面图的图。
图17B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第五阶段期间的示例非限制性俯视图的图示。
图18A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第六阶段期间的示例非限制性截面图的示图。
图18B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第六阶段期间的示例非限制性俯视图的图。
图19A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第七阶段期间的示例非限制性截面图的示图。
图19B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第七阶段期间的示例非限制性俯视图的图示。
图20A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第八阶段期间的示例非限制性截面图的图。
图20B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第八阶段期间的示例非限制性俯视图的图。
图21A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第九阶段期间的示例非限制性截面图的示图。
图21B示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第九阶段期间的示例非限制性俯视图的图示。
图22A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十阶段期间的示例非限制性截面图的图。
图22B示出了根据本文中所描述的一个或多个实施例的在制造的第十阶段期间的包括硅基约瑟夫森结的装置的示例非限制性俯视图的图。
图23A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十一阶段期间的示例非限制性截面图的图。
图23B示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十一阶段期间的示例非限制性俯视图的图。
图24A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十二阶段期间的示例非限制性截面图的图。
图24B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置的在制造的第十二阶段期间的示例非限制性俯视图的图。
图25A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十三阶段期间的示例非限制性截面图的图。
图25B示出了根据本文中所描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十三阶段期间的示例非限制性俯视图的图。
图26A示出了根据本文所述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十四阶段期间的示例非限制性截面图的示图。
图26B示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十四阶段期间的示例非限制性俯视图的图示。
图27A示出了根据本文描述的一个或多个实施例的包括硅基约瑟夫森结的装置在制造的第十五阶段期间的示例非限制性截面图的图。
图27B示出了根据本文描述的一个或多个实施例的在制造的第十五阶段期间的包括硅基约瑟夫森结的装置的示例非限制性俯视图的图。
图28示出了根据本文所述的一个或多个实施例的可以便于制造一个或多个硅基约瑟夫森结的示例非限制性方法的流程图。
图29示出了根据本文所述的一个或多个实施例的可以便于制造一个或多个硅基约瑟夫森结的示例非限制性方法的流程图。
具体实施方式
以下详细描述仅是说明性的，并且不旨在限制实施例和/或实施例的应用或使用。此外，并不意图受前面的背景技术或发明内容部分或具体实施方式部分中呈现的任何明示或暗示的信息的约束。
现在参考附图描述一个或多个实施例，其中相同的附图标记始终用于表示相同的元件。在以下描述中，出于解释的目的，阐述了许多具体细节以便提供对一个或多个实施例的更透彻理解。然而，在各种情况下，显然可在没有这些特定细节的情况下实践所述一个或一个以上实施例。另外，在附图中用类似阴影、交叉影线和/或着色描绘的特征可以包括共享的组成和/或材料。
约瑟夫森结已经被用于制造量子比特(例如，超导量子比特)以便增加量子计算装置所展现的相干时间。然而，与约瑟夫森结相关联的理论相干时间经常小于该量子比特实际展示的相干时间。约瑟夫森结的材料成分可以影响相干时间。例如，所使用的超导材料的类型、超导材料中的杂质、和/或由与超导材料相关的制造工艺引入的缺陷可以不利地影响约瑟夫森结量子比特所表现出的相干时间。例如，铝基约瑟夫森结可以表现出比铌基约瑟夫森结更长的相干时间，但是仍然可能经历由在铝和/或铝衍生物的制造和/或沉积过程中通常引入的缺陷(例如，氧化铝缺陷)所引起的脱相干。
本文描述的各种实施例可以涉及用于制造用于结合到一个或多个量子比特器件中的硅基约瑟夫森结的装置和/或方法。例如，一个或多个实施例可以涉及这样的约瑟夫森结，其包括可以是晶体的硅材料，诸如掺杂的超导硅电极，其中单晶未掺杂的硅用作结。通过使用硅材料，在实现互补金属氧化物半导体(“CMOS”)技术的同时，可以在本文描述的各种实施例中实现化学纯化、晶体生长和/或缺陷控制。在一个或多个实施例中，硅基约瑟夫森结可以包括硅介电材料作为两个超导硅电极的隧道势垒。此外，一个或多个实施例可以包括在垂直方向上定向硅基约瑟夫森结结构。另外，在各种实施例中，约瑟夫森结的电隔离可以通过本征硅和/或在硅内结合一个或多个隔离注入物来实现。
如本文所述，术语“超导”可以表征在超导临界温度或以下呈现超导特性的材料。此外，如本文所述，术语“沉积工艺”和/或“多个沉积工艺”可以指能生长、涂覆、沉积和/或以其他方式将一种或多种第一材料转移到一种或多种第二材料上的任何工艺。示例性沉积工艺可以包括但不限于：物理气相沉积(“PVD”)、化学气相沉积(“CVD”)、电化学沉积(“ECD”)、原子层沉积(“ALD”)、低压化学气相沉积(“LPCVD”)、等离子体增强化学气相沉积(“PECVD”)、高密度等离子体化学气相沉积(“HDPCVD”)、次大气压化学气相沉积(“SACVD”)、快速热化学气相沉积(“RTCVD”)、原位自由基辅助沉积、高温氧化物沉积(“HTO”)、低温氧化物沉积(“LTO”)、有限反应处理CVD(“LRPCVD”)、超高真空化学气相沉积(“UHVCVD”)、金属有机化学气相沉积(“MOCVD”)、物理气相沉积(“PVD”)、化学氧化、溅射、电镀、蒸发、旋涂、离子束沉积、电子束沉积、激光辅助沉积、化学溶液沉积、其组合和/或类似方法。
如本文所述，术语“外延生长工艺”和/或“多个外延生长工艺”可指在另一种半导体材料的沉积表面上生长外延材料(例如，晶体半导体材料)的任何工艺，其中生长的外延材料具有与沉积表面的半导体材料基本相同的晶体特性。在外延沉积工艺中，由源气体(例如，含硅和/或锗的气体)和/或源液体提供的化学反应物可以被控制，并且系统参数可以被设定，使得沉积原子以足够的能量到达沉积表面，以在表面上移动并且使其自身定向到沉积表面的原子的晶体排列。因此，生长的外延材料具有与其上形成外延材料的沉积表面基本相同的晶体特性。例如，沉积在<100>取向的晶体表面上的外延生长的半导体材料可以呈现<100>取向。示例性外延生长工艺可以包括但不限于：气相外延(“VPE”)、分子束外延(“MBE”)、液相外延(“LPE”)、其组合和/或类似方法。
如本文所述，术语“蚀刻工艺”、“刻蚀工艺”、“去除工艺”和/或“移除工艺”可指从一个或多个第二材料移除一个或多个第一材料的任何工艺。示例性蚀刻和/或去除工艺可以包括但不限于：湿法蚀刻、干法蚀刻(例如，反应离子蚀刻(“RIE”))、化学机械平坦化(“CMP”)、其组合等。
如本文所述，术语“激光掺杂工艺”和/或“多个激光掺杂工艺”可以指一种或多种气体浸没式激光掺杂技术，其可以实现具有不同活性浓度和/或厚度的均匀掺杂硅层。激光掺杂工艺可在超高真空(“UHV”)室中执行，其中可将前驱气体(例如，三氯化硼)注入到室中且注入到硅材料的表面上(例如，借此使硅材料的一个或一个以上化学吸附位点饱和)。随后，可使用脉冲激光器(例如，脉冲准分子XeCl激光器)来熔化硅材料，以加热硅材料达限定的持续时间。来自前驱气体的一种或多种掺杂剂(例如硼、镓和/或锗)可以扩散到硅材料中并且被替代地结合。因此，硅-掺杂物(例如，硅-硼(Si：B)、硅-锗(Si：Ge)和/或硅-镓(Si：Ga))晶体可经由一个或多个外延生长工艺生长在下层硅上。
图1A和/或1B展示了根据在此描述的一个或多个实施例的一个示例性非限制性量子比特器件100的图，该量子比特器件可以包括硅基约瑟夫森结，该约瑟夫森结可以包括第一超导硅电极102、第二超导硅电极104、和/或隧道势垒106。图1A描述了量子比特器件100的截面图，图1B描述了量子比特器件100的俯视图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。
如图1A所示，硅基约瑟夫森结可以位于半导体衬底108上。此外，第一超导硅电极102、第二超导硅电极104和/或电介质隧道势垒106可以在垂直取向(例如，沿着“Y”轴)上堆叠在半导体衬底108上。另外，半导体衬底108的至少一部分和一个或多个隔离层110可以形成与硅基约瑟夫森结相邻的隔离区域112(例如，由粗虚线描绘)。另外，该硅基约瑟夫森结可以包括可操作地耦耦接至第一超导硅电极102的第一金属接触114、和/或可操作地耦接至第二超导硅电极104的第二金属接触116。
半导体衬底108可以是结晶的、半结晶的、微晶的或非晶的。半导体衬底108可基本上(例如，除了污染物以外)包括单一元素(例如，硅或锗)和/或化合物(例如，氧化铝、二氧化硅、砷化镓、碳化硅、硅锗、其组合和/或类似物。半导体衬底110还可具有多个材料层，例如但不限于绝缘体上半导体衬底(“SeOI”)、绝缘体上硅衬底(“SOI”)、绝缘体上锗衬底(“GeOI”)、绝缘体上硅锗衬底(“SGOI”)、其组合和/或类似物。另外，半导体衬底110还可具有其它层，例如具有高介电常数的氧化物(“高K氧化物”)和/或氮化物。在一个或一个以上实施例中，半导体衬底110可为硅晶片。在各种实施例中，半导体衬底110可包括单晶硅(Si)、硅锗(例如，由化学式SiGe表征)、III-V族半导体晶片或表面/有源层、其组合和/或类似物。
在一个或多个实施例中，半导体衬底108的至少一个顶部部分可以为硅基约瑟夫森结和/或量子比特器件100(例如，如图1A和/或1B所示)提供结构支撑。在各种实施例中，至少半导体衬底108的顶部部分可包括本征硅。在一些实施例中，至少半导体衬底108的顶部可以包括硅锗(SiGe)。
第一超导硅电极102可以包括激光掺杂晶体硅材料。例如，一种或多种掺杂剂可以通过一个或多个激光掺杂工艺被结合到硅材料的一部分中以促进超导性。可以包括在第一超导硅电极102内的示例掺杂剂可以包括但不限于：硼、镓、锗、其组合和/或类似物。在一个或多个实施例中，第一超导硅电极102可具有范围从例如大于或等于4原子百分比(At％)且小于或等于40At％(例如，在第一超导电极102包括硼掺杂剂的情况下至少4At％到11At％，和/或在第一超导电极102包括镓掺杂剂的情况下至少10At％到40At％)的掺杂剂的活性浓度。在各种实施例中，第一超导电极102的临界温度可以在例如大于或等于500毫开尔文(mK)且小于或等于6K的范围内(例如，在第一超导电极102包含硼掺杂物的情况下，500mK到600mK，和/或在第一超导电极102包含镓掺杂物的情况下，5K到6K)。
本领域普通技术人员将认识到，第一超导硅电极102的长度(例如，沿着“X”轴)可以根据硅基约瑟夫森结的功能和/或量子比特器件100的结构而变化。例如，第一超导硅电极102的长度(例如沿着“X”轴)可以大于或等于100纳米(nm)并且小于或等于几百微米(例如500nm至1,000nm)。类似地，第一超导硅电极102的厚度(例如，沿着“Y”轴)可以根据硅基约瑟夫森结的功能和/或量子比特器件100的结构而变化。例如，第一超导硅电极102的厚度(例如沿着“Y”轴)可以大于或等于5nm并且小于或等于500nm(例如10nm到50nm)。另外，在一个或多个实施例中，第一超导硅电极102可以嵌入在半导体衬底108内(例如，如图1A所示)。
在一个或多个实施例中，隧道势垒106、一个或多个隔离层110和/或第一金属接触可以位于第一超导硅电极102上方(例如，直接上方)。隧道势垒106在图1A中由虚线描绘。在各种实施例中，隧道势垒106可包括介电材料以便使硅基约瑟夫森结成为超导体-绝缘体-超导体(“SIS”)约瑟夫森结。例如，隧道势垒106可以包括本征硅材料。在一个或多个实施例中，隧道势垒106可以包括掺杂的硅，以便使硅基约瑟夫森结成为超导体-正常(normal)-超导体(“SNS”)约瑟夫森结。例如，可以包括在隧道势垒106内的一种或多种掺杂剂可以包括但不限于：磷(P)、砷(As)、它们的组合和/或类似物。本领域普通技术人员将认识到，隧道势垒106的长度(例如，沿着“X”轴)可以根据硅基约瑟夫森结和/或量子比特器件100的功能而变化。例如，隧道势垒106的长度(例如，沿着“X”轴)可以大于或等于30nm并且小于或等于1,000nm(例如，100nm到300nm)。类似地，隧道势垒106的厚度(例如，沿着“Y”轴)可以根据硅基约瑟夫森结和/或量子比特器件100的功能而变化。例如，隧道势垒106的厚度(例如，沿着“Y”轴)可以大于或等于0.5nm并且小于或等于300nm。
第二超导硅电极104可以定位在隧道势垒106上，使得隧道势垒106位于第一超导硅电极102和第二超导硅电极104之间。在一个或多个实施例中，第二超导硅电极104可以包括与第一超导硅电极102相同或基本相同的成分。或者，在一个或多个实施例中，第二超导硅电极104可以包括与第一超导硅电极102不同的成分。
例如，第二超导硅电极104可以包括激光掺杂晶体硅材料。例如，一种或多种掺杂剂可以通过一个或多个激光掺杂工艺被结合到硅材料的一部分中以促进超导性。可以包括在第二超导硅电极104内的示例掺杂剂可以包括但不限于：硼、镓、其组合和/或类似物。在一个或多个实施例中，第二超导硅电极104可具有范围从例如大于或等于4At％且小于或等于40At％(例如，在第一超导电极102包括硼掺杂剂的情况下至少4At％到11At％，和/或在第一超导电极102包括镓掺杂剂的情况下至少10At％到40At％)的掺杂剂的活性浓度。在各种实施例中，第二超导硅电极104的临界温度可以在例如大于或等于500mK且小于或等于6K的范围内(例如，在第二超导电极104包括硼掺杂剂的情况下为500mK到600mK，和/或在第二超导电极104包括镓掺杂剂的情况下为5K到6K)。
本领域普通技术人员将认识到，第二超导硅电极104的长度(例如，沿着“X”轴)可以根据硅基约瑟夫森结和/或量子比特器件100的功能而变化。例如，第二超导硅电极104的长度(例如沿着“X”轴)可以大于或等于10nm并且小于或等于几百微米(例如500nm至1,000nm)。类似地，第二超导硅电极104的厚度(例如，沿着“Y”轴)可以根据硅基约瑟夫森结和/或量子比特器件100的功能而变化。例如，第二超导硅电极104的厚度(例如沿着“Y”轴)可以大于或等于5nm并且小于或等于500nm(例如10nm至50nm)。
在一个或多个实施例中，一个或多个隔离层110可以与第一超导硅电极102、隧道势垒106和/或第二超导硅电极104相邻。一个或多个隔离层110可以包括一种或多种绝缘体材料，和/或可以将硅基约瑟夫森结与相邻的硬件和/或器件(例如，相邻的量子比特器件100)电隔离。在各种实施例中，一个或多个隔离层110可以包括本征硅，和/或可以在与隧道势垒106相同的制造步骤内沉积。一个或多个隔离层110和/或半导体衬底108的至少一部分可以限定隔离区112(例如，在图1A中由粗虚线描绘)。如图1A所示，在一个或多个实施例中，半导体衬底108、隧道势垒106和/或隔离层110可以包括相同或基本相同的材料(例如，本征硅)。
如图1A所示，第一金属接触114和/或第二金属接触116可以与隔离区112相邻(例如，在隔离区112的顶部，其中第一超导硅电极102、隧道势垒106和/或第二超导硅电极104以堆叠垂直取向而布置)。第二金属接触116可以可操作地耦合到(例如，直接接触)第二超导硅电极104。此外，第一金属接触114可以延伸通过否则将是隔离区112的一部分的区域，以可操作地耦合到第一超导硅电极102。第一金属接触114和/或第二金属接触116可包括导电超导体，例如但不限于：铝(Al)、铌(Nb)、钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、钒(V)、锡(Sb)、铅(Pb)、其组合和/或类似物。
图1B描述了图1A所示的量子比特器件100的俯视图，和/或说明了沿“Z”轴的量子比特器件100的一个或多个特征的示例性定位和/或结构配置。虽然图1A和/或1B描述了包括位于半导体衬底108上的单个约瑟夫森结的量子比特器件，但是量子比特器件100的结构并不限于此。例如，还设想了包括多个约瑟夫森结(例如，多个第一超导硅电极102、隧道势垒106、和/或第二超导硅电极104)的量子比特器件100。例如，一个或多个量子比特器件100可以包括多个约瑟夫森结，这些约瑟夫森结包括在此描述的特征(例如，在图1A和/或1B中描绘的)并且在半导体衬底108上彼此相邻地定位。
图2示出了根据这里描述的一个或多个实施例的、在制造的第一阶段期间的示例性、非限制性量子比特器件100的图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。在制造的第一阶段期间，可经由一个或多个沉积工艺将一个或多个抗蚀剂掩模202沉积到半导体衬底108上。抗蚀剂掩模202的厚度(例如，沿着“Y”轴)可以变化，例如，范围从大于或等于100且小于或等于1,000nm(例如，100nm到300nm)。半导体衬底108的暴露区域(例如，未被抗蚀剂掩模202覆盖)可以限定硅基约瑟夫森结的一个或更多个边界。
图3说明了根据这里描述的一个或多个实施例的、在制造的第二阶段期间的示例性、非限制性量子比特器件100的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。在制造的第二阶段期间，可以形成第一超导硅电极102，和/或可以去除抗蚀剂掩模202。
在一个或多个实施例中，半导体衬底108的暴露区域(例如，未被抗蚀剂掩模202覆盖)可以经受一个或多个激光掺杂工艺以形成第一超导硅电极102。例如，暴露区域可以经受一个或多个激光掺杂工艺以注入硼掺杂剂并且形成第一超导硅电极102。在一个或多个实施例中，第一超导硅电极102可以通过将沟槽蚀刻到半导体衬底108的暴露区域中(例如，经由一个或多个蚀刻工艺)来形成。随后，可经由一个或一个以上外延生长工艺将外延硅材料(例如，外延硅掺杂剂材料(例如，Si：Ga、Si：Ge和/或Ge))选择性地沉积到沟槽中。其中，第一超导硅电极102经由一个或多个外延生长工艺生长，第一超导硅电极102的厚度(例如，沿着“Y”轴)可以经由一个或多个CMP工艺限定。抗蚀剂掩模202可以通过一个或多个蚀刻工艺去除。
图4展示了根据在此描述的一个或多个实施例的、在制造的第三阶段期间的示例性、非限制性量子比特器件100的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。在制造的第三阶段期间，一个或多个硅层402可以经由一个或多个沉积工艺和/或外延生长工艺沉积到第一超导电极102和/或半导体衬底108上。在一个或多个实施例中，一个或多个硅层402可以经由一个或多个外延生长工艺在低温(例如，在低于500摄氏度(℃)的温度下通过例如分子束外延(“MBE”))沉积。
在一个或多个实施例中，一个或多个硅层402可以随后形成隧道势垒106和/或一个或多个隔离层110。由此，一个或多个硅层402的厚度(例如，沿着“Y”轴)可以根据隧道势垒106、一个或多个隔离层110和/或第二超导硅电极104的期望厚度而变化。例如，一个或多个硅层402的厚度(例如，沿着“Y”轴)可以在大于或等于5nm且小于或等于500nm(例如，20nm至50nm)的范围内。
图5A和/或5B示出了根据这里描述的一个或多个实施例的示例性非限制性量子位器件100在制造的第四阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图5A描述了在制造的第四阶段期间量子比特器件100的截面图，和/或图5B描述了在制造的第四阶段期间量子比特器件100的俯视图。在制造的第四阶段期间，可经由一个或多个沉积工艺将一个或多个抗蚀剂掩模202沉积到一个或多个硅层402上。一个或多个硅层402的暴露区域(例如，未被抗蚀剂掩模202覆盖)可以限定第二超导硅电极104的一个或多个边界。
图6A和/或6B示出了根据这里描述的一个或多个实施例的示例性非限制性量子位器件100在制造的第五阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图6A描述在第五制造阶段期间量子比特器件100的截面图，和/或图6B描述在第五制造阶段期间量子比特器件100的俯视图。在制造的第五阶段期间，可以形成第二超导硅电极104。
在一个或多个实施例中，一个或多个硅层402的暴露区域(例如，未被抗蚀剂掩模202覆盖)可以经受一个或多个激光掺杂工艺以形成第二超导硅电极104。例如，暴露区域可以经受一个或多个激光掺杂工艺以注入掺杂剂(例如，硼)并且形成第二超导硅电极104。在一个或多个实施例中，第二超导硅电极104可以通过将沟槽蚀刻到一个或多个硅层402的暴露区域中(例如，经由一个或多个蚀刻工艺)来形成。随后，可经由一个或一个以上外延生长工艺将外延硅材料(例如，外延硅掺杂剂材料(例如，Si：Ga、Si：Ge和/或Ge))选择性地沉积到沟槽中。其中，第二超导硅电极104经由一个或多个外延生长工艺生长，第二超导硅电极104的厚度(例如，沿着“Y”轴)可以经由一个或多个CMP工艺限定。
第二超导硅电极104的形成由此可以限定隧道势垒106和/或一个或多个隔离层110与一个或多个硅层402的剩余部分。例如，保留在第一超导硅电极102和第二超导硅电极104之间的一个或多个硅层402的部分可以是隧道势垒106。例如，隧道势垒106可以包括本征硅(例如，其可以在大约20mK的临界温度下用作电介质)。另外，保持与第二超导硅电极104和隧道势垒106相邻的一个或多个硅层402的部分可以是一个或多个隔离层110。
在一个或一个以上实施例中，可掺杂(例如，用P、As及/或其类似物)硅层402的可变成隧道势垒106的剩余部分以便形成正常金属隧道势垒106。例如，可以在可以形成第二超导硅电极104的外延生长工艺之前掺杂可以变成隧道势垒106的硅层402的剩余部分。
图7A和/或7B示出了根据此处描述的一个或多个实施例的示例性、非限制性量子比特器件100在制造的第六阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图7A描述在制造的第六阶段期间量子比特器件100的截面图，和/或图7B描述在制造的第六阶段期间量子比特器件100的俯视图。在制造的第六阶段期间，可经由一个或多个蚀刻工艺从一个或多个隔离层110移除一个或多个抗蚀剂掩模202。
图8A和/或8B示出了根据这里所述的一个或多个实施例的示例性非限制性量子位器件100在制造的第七阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图8A描述在制造的第七阶段的过程中量子比特器件100的截面图，和/或图8B描述在制造的第七阶段的过程中量子比特器件100的俯视图。
在制造的第七阶段期间，可以经由一个或多个沉积工艺将一个或多个抗蚀剂掩模202沉积到一个或多个隔离层110和/或第二超导硅电极104上。如图8A和/或8B所示，可以沉积抗蚀剂掩模202，以便留下暴露的一个或多个隔离层110的一部分。此外，一个或多个隔离层110的暴露部分(例如，未被抗蚀剂掩模202覆盖的部分)可以沿着“Y”轴与第一超导硅电极102的一部分对准(例如，如图8A所示)。
图9A和/或9B示出了根据这里描述的一个或多个实施例的示例性非限制性量子位器件100在制造的第八阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图9A描述了在制造的第八阶段期间量子比特器件100的截面图，和/或图9B描述了在制造的第八阶段期间量子比特器件100的俯视图。
在制造的第八阶段，可以蚀刻掉一个或多个隔离层110的暴露部分(例如，通过一个或多个蚀刻工艺，诸如RIE)，以在隔离层110中形成可以延伸到第一超导硅电极102的接触孔902。如图9A和/或9B所示，蚀刻接触孔902可以暴露第一超导硅电极102的一部分(例如，通过去除先前覆盖第一超导硅电极102的隔离层110的至少一部分)。在蚀刻接触孔902之后，可以去除一个或多个抗蚀剂掩模202(例如，通过一个或多个蚀刻工艺)，和/或可以清洁量子比特器件100的暴露表面(例如，使用DHF)。
图10A和/或10B示出了根据这里描述的一个或多个实施例的示例性非限制性量子位器件100在制造的第九阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图10A描述了在制造的第九阶段期间量子比特器件100的截面图，和/或图10B描述了在制造的第九阶段期间量子比特器件100的俯视图。
在制造的第九阶段，一个或多个抗蚀剂掩模202可以被构图到第二超导硅电极104和/或隔离层110上(例如，经由一个或多个剥离工艺)，以便于形成一个或多个金属接触和/或结合用于量子比特器件100的一个或多个电容器和/或谐振器。如图10A和/或10B所示，第一超导硅电极102和/或第二超导硅电极的至少一部分可以保持被在由制造的第九阶段期间而沉积的一个或多个抗蚀剂掩模202所暴露(例如，不被其覆盖)。
图11A和/或11B示出了根据此处所述的一个或多个实施例的示例性非限制性量子位器件100在制造的第十阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图11A描述了在制造的第十阶段的过程中量子比特器件100的截面图，和/或图11B描述了在制造的第十阶段的过程中量子比特器件100的俯视图。
在制造的第十阶段，导电金属材料1102可以沉积(例如，通过一个或多个沉积工艺)到量子比特器件100和/或一个或多个抗蚀剂掩模202的暴露表面上。在沉积导电金属材料1102之后，可以去除抗蚀剂掩模202 202和位于抗蚀剂掩模202上的导电金属材料1102的部分(例如，通过一个或多个蚀刻工艺)，以形成第一金属接触114和/或第二金属接触116(例如，如图1A和/或1B所示)。由此，导电金属材料1102可以是包括在第一金属接触114和/或第二金属接触116内的相同金属。如图11A所示，导电金属材料可以沉积到接触孔902中，使得导电金属材料沉积到第一超导硅电极102上。本领域的普通技术人员将认识到，导电金属材料1102的厚度(例如，沿着“Y”轴)可以根据量子比特器件100的功能和/或第一金属接触114和/或第二金属接触116的结构特性而变化。
图12A和/或12B示出了根据在此描述的一个或多个实施例的具有隔离层110的示例性、非限制性量子比特器件100的示意图，该隔离层可以包括一个或多个隔离注入物。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图12A描述了包括隔离注入的量子比特器件100的截面图，和/或图12B描述了包括隔离注入的量子比特器件100的俯视图。
在一个或多个实施例中，一个或多个隔离注入物可以被并入一个或多个硅层402和/或半导体衬底108的一个或多个部分中以形成一个或多个隔离层110。示例隔离注入物可以包括但不限于：碳、氧、氮、其组合和/或类似物。例如，可以使用一个或多个等离子体浸没工艺将一个或多个隔离注入物并入到一个或多个硅层402和/或半导体衬底108的部分中。在一个或多个实施例中，一个或多个隔离注入物可以是碳注入物，其中乙炔、苯、其组合等可以用作一个或多个等离子体浸没工艺中的碳源。该一个或一个以上隔离注入注入物可淬灭一个或一个以上隔离层110的导电性，借此界定隔离区112。根据在此描述的各种实施例，包括隔离注入物的量子比特器件100可以包括一个或多个以堆叠的垂直取向安排的硅基约瑟夫森结。另外，根据在此描述的不同实施例，包括隔离注入注入物的量子比特器件100的隧道势垒106可以包括一种介电材料或一种普通金属材料。
图13示出了根据在此描述的一个或多个实施例的、在制造的第一阶段期间包括一个或多个隔离注入注入物的示例性、非限制性量子比特器件100的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。在制造的第一阶段期间，覆盖层1302可以沉积(例如，经由一个或多个沉积工艺)到包括半导体衬底108、一个或多个超导硅层1304和/或硅阻挡层1306的多层结构上。可包括在覆盖层1302内的示例性材料可包括但不限于：氧化硅、氮化硅、硅、CVD碳、其组合和/或类似物。本领域普通技术人员将认识到，覆盖层1302的厚度(例如，沿“Y”轴)可以变化。例如，覆盖层1302的厚度(例如，沿着“Y”轴)可以大于或等于5nm并且小于或等于500nm(例如，30nm至100nm)。
如图13所示，硅阻挡层1306可以位于一个超导硅层1304(例如，位于半导体衬底108上)和另一个超导硅层1304(例如，位于与覆盖层1302相邻。在一个或多个实施例中，超导硅层1304可以在后续制造步骤中继续构成第一超导硅电极102和/或第二超导硅电极104。因此，超导硅层1304可以包括与根据本文所述的各种实施例的第一超导硅电极102和/或第二超导硅电极104相同的材料。此外，在一个或多个实施例中，多层结构可以根据本文所述的一个或多个实施例(例如，根据图2-7B所示的特征)经由一个或多个激光掺杂工艺、外延生长工艺和/或蚀刻工艺形成。
图14A和/或14B展示了根据在此描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第二阶段中的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图14A描述在制造的第二阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图14B描述在制造的第二阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。在制造包括一个或多个隔离注入物的量子比特器件100的第二阶段期间，一个或多个抗蚀剂层202可以沉积(例如，通过一个或多个沉积工艺)到覆盖层1302上。在一个或多个实施例中，一个或多个抗蚀剂层202可覆盖与硅基约瑟夫森结的待限定边界对准的覆盖层1302的一部分。
图15A和/或15B示出了根据此处描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第三阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图15A描述在制造的第三阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图15B描述在制造的第三阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。在制造包括一个或多个隔离注入物的量子比特器件100的制造的第三阶段，可以通过一个或多个蚀刻工艺(例如，使用稀氢氟酸(“DHF”)和/或氧等离子体)去除覆盖层1302的一个或多个暴露部分(例如，未被一个或多个抗蚀剂掩模202覆盖的部分)。
图16A和/或16B示出了根据此处描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第四阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图16A描述在制造的第四阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图16B描述在制造的第四阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。在包括一个或多个隔离注入物的量子比特器件100的制造的第四阶段期间，可以通过一个或多个蚀刻工艺去除一个或多个抗蚀剂层202以暴露覆盖层1302的剩余部分。
图17A和/或17B示出了根据在此描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第五阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图17A描述了在制造的第五阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图17B描述了在制造的第五阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。
在制造包括一个或多个隔离注入的量子比特器件100的第五阶段，覆盖层1302和/或多层堆叠的一个或多个部分(例如，包括一个或多个超导硅层1304和/或硅阻挡层1306)可以经受具有一个或多个隔离注入源的第一等离子体浸没1702。例如，其中该一个或多个隔离注入物为碳，该覆盖层1302及/或该多层堆叠的一个或多个部分可经受具有一个或多个碳源的第一等离子体浸没1702，该碳源例如为乙炔、苯、其组合及/或其类似物。如图17A和/或17B所示，覆盖层1302和/或多层堆叠的一个或多个部分可以用隔离注入源(例如，碳源，诸如乙炔、苯、其组合等)饱和。
在各种实施例中，经受第一等离子体浸没1702的多层堆叠的一个或多个部分可以是量子比特器件100的隔离区112。由此，第一等离子体浸没1702可以限定包含在量子比特器件100内的一个或多个约瑟夫森结的一个或多个边界。例如，第一等离子体浸没1702可以限定第一超导硅电极102和/或隧道势垒106的结构边界(例如，如图17A所示)。
图18A和/或18B展示了根据在此描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第六阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图18A描述在制造的第六阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图18B描述在制造的第六阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。
在包括一个或多个隔离注入物的量子比特器件100的制造的第六阶段，饱和有隔离注入源的量子比特器件100的部分可以被退火(例如，激光退火)以注入(例如，和/或减少晶格损伤)隔离注入。例如，激光退火可以熔化被照射区域中的硅，其中可以基于期望熔化多少硅来建立脉冲时间。例如，在一个或多个实施例中，可以对隔离区112进行退火(例如，激光退火)以形成一个或多个隔离层110，其可以抑制(quench)隔离区112内的导电性。例如，在各种实施例中，隔离区112可在第五阶段中通过碳源饱和，且在第六阶段中激光退火以将一个或一个以上碳隔离注入物注入到隔离区112中以形成一个或一个以上隔离层110。如图18A和/或18B所示，覆盖层1302可以保护超导硅层1304、隧道势垒106和/或第一超导硅电极102在第六阶段期间不被隔离注入物所注入。
图19A和/或19B示出了根据在此描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第七阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图19A描述在制造的第七阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图19B描述在制造的第七阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。
在制造包括一个或多个隔离注入物的量子比特器件100的第七阶段，一个或多个抗蚀剂层202可以沉积(例如，通过一个或多个沉积工艺)到覆盖层1302上。在一个或多个实施例中，一个或多个抗蚀剂层202可以覆盖与第二超导硅电极104的待限定边界对准的覆盖层1302的一部分。
图20A和/或20B示出了根据此处描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第八阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图20A描述了在制造的第八阶段中，包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图20B描述了在制造的第八阶段中，包括一个或多个隔离注入物的量子比特器件100的俯视图。在包括一个或多个隔离注入的量子比特器件100的制造的第八阶段，可以通过一个或多个刻蚀工艺(例如，使用DHF)去除覆盖层1302的一个或多个暴露部分(例如，未被一个或多个抗蚀剂掩模202覆盖的部分)。随后，可移除一个或一个以上抗蚀剂掩模202的剩余部分。由此，覆盖层1302的剩余部分可以定位在第二超导硅电极104的要限定的位置上方(例如，沿着“Y”轴)。
图21A和/或21B示出了根据在此描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第九阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图21A描述了在制造的第九阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图21B描述了在制造的第九阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。
在包括一个或多个隔离注入物的量子比特器件100的制造的第九阶段，覆盖层1302和/或剩余超导硅层1304的一个或多个部分可以经受具有一个或多个隔离注入源的第二等离子体浸没2102。例如，其中一个或多个隔离注入物是碳，覆盖层1302和/或超导硅层1304的一个或多个部分可以经受具有一个或多个碳源的第二等离子体浸没2102，该碳源诸如乙炔、苯、其组合等。如图21A和/或21B所示，覆盖层1302和/或超导硅层1304的一个或多个部分可以用隔离注入源(例如，碳源，诸如乙炔、苯、其组合等)饱和。在各种实施例中，经受第二等离子体浸入2102的超导硅层1304的一个或多个部分可以延伸量子比特器件100的隔离区112(例如，在图21A中由粗虚线描绘)。由此，第二等离子体浸入2102可以限定第二超导硅电极104的一个或多个边界(例如，如图21A和/或21B所示)。
图22A和/或22B示出了根据此处描述的一个或多个实施例的、包括一个或多个隔离注入物的示例性、非限制性量子比特器件100在制造的第十阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图22A描述了在制造的第十阶段期间包括一个或多个隔离注入物的量子比特器件100的截面图，和/或图22B描述了在制造的第十阶段期间包括一个或多个隔离注入物的量子比特器件100的俯视图。
在包括一个或多个隔离注入物的量子比特器件100的制造的第十阶段，可以对用隔离注入源饱和的量子比特器件100的部分进行退火(例如，激光退火)以注入隔离注入物。例如，在一个或多个实施例中，可以对隔离区112进行退火(例如，激光退火)以形成一个或多个隔离层110，其可以抑制隔离区112内的导电性。例如，在各种实施例中，隔离区112可在第九阶段中通过碳源饱，且在第十阶段中被激光退火，以将一个或一个以上碳隔离注入物注入到隔离区112中以延伸一个或一个以上隔离层110。如图22A和/或22B所示，覆盖层1302可以保护第二超导硅电极104在第十阶段期间免于被隔离注入物所注入。此外，在一个或多个实施例中，隧道势垒106和/或第一超导硅电极102可以在第十阶段期间保持不被注入隔离注入物，从而控制在制造的第九阶段期间的隔离注入源的饱和深度(例如，沿着“Y”轴)，并且由此控制在制造的第十阶段期间的隔离注入结合的深度(例如，沿着“Y”轴)。
图23A和/或23B示出了根据这里描述的一个或多个实施例的示例性、非限制性的量子比特器件100在制造的第十一阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图23A描述在制造的第十一阶段期间量子比特器件100的截面图，和/或图23B描述在制造的第十一阶段期间量子比特器件100的俯视图。
在制造的第十一阶段期间，可经由一个或多个沉积工艺将一个或多个抗蚀剂掩模202沉积到一个或多个隔离层110和/或覆盖层1302上。如图23A和/或23B所示，可以沉积抗蚀剂掩模202，以便留下暴露的一个或多个隔离层110的一部分。此外，一个或多个隔离层110的暴露部分(例如，未被抗蚀剂掩模202覆盖的部分)可以沿着“Y”轴与第一超导硅电极102的一部分对准(例如，如图23A所示)。
图24A和/或24B示出了根据这里所述的一个或多个实施例的示例性非限制性量子比特器件100在制造的第十二阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图24A描述在制造的第十二阶段期间量子比特器件100的截面图，和/或图24B描述在制造的第十二阶段期间量子比特器件100的自顶向下的视图。
在制造的第十二阶段期间，可以蚀刻掉一个或多个隔离层110的暴露部分(例如，经由一个或多个蚀刻工艺，诸如RIE)，以在隔离层110中形成可以延伸到第一超导硅电极102的接触孔902。如图9A和/或9B所示，蚀刻接触孔902可以暴露第一超导硅电极102的一部分(例如，通过去除先前覆盖第一超导硅电极102的隔离层110和/或隧道势垒106的至少一部分)。在蚀刻接触孔902之后，可以去除一个或多个抗蚀剂掩模202(例如，通过一个或多个蚀刻工艺)，和/或可以清洁量子比特器件100的暴露表面(例如，使用DHF)。
图25A和/或25B示出了根据这里描述的一个或多个实施例的示例性非限制性量子位器件100在制造的第十三阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图25A描述在制造的第十三阶段期间量子比特器件100的截面图，和/或图25B描述在制造的第十三阶段期间量子比特器件100的俯视图。在制造的第十三阶段期间，可以蚀刻掉覆盖层1302(例如，经由一个或多个蚀刻工艺，诸如RIE)以暴露第二超导硅电极104。此外，量子比特器件100的暴露表面可以被清洁(例如，使用DHF)。
图26A和/或26B示出了根据这里所述的一个或多个实施例的示例性非限制性量子位装置100在制造的第十四阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图26A描述在制造的第十四阶段期间量子比特器件100的截面图，和/或图26B描述在制造的第十四阶段期间量子比特器件100的俯视图。
在制造的第十四阶段期间，一个或多个抗蚀剂掩模202可以被构图到第二超导硅电极104和/或隔离层110上(例如，经由一个或多个剥离工艺)，以便于形成一个或多个金属接触和/或结合用于量子比特器件100的一个或多个电容器和/或谐振器。如图26A和/或26B所示，第一超导硅电极102和/或第二超导硅电极的至少一部分可以保持被一个或多个抗蚀剂掩模202暴露(例如，未被其覆盖)。
图27A和/或27B示出了根据在此描述的一个或多个实施例的示例性非限制性量子位器件100在制造的第十五阶段的示意图。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。图27A描述在制造的第十五阶段期间量子比特器件100的截面图，和/或图27B描述在制造的第十五阶段期间量子比特器件100的俯视图。
在制造的第十五阶段期间，导电金属材料1102可以沉积(例如，通过一个或多个沉积工艺)到量子比特器件100和/或一个或多个抗蚀剂掩模202的暴露表面上。在沉积导电金属材料1102之后，可以去除抗蚀剂掩模202和位于抗蚀剂掩模202上的导电金属材料1102的部分(例如，通过一个或多个蚀刻工艺)，以形成第一金属接触114和/或第二金属接触116(例如，如图12A和/或12B所示)。由此，导电金属材料1102可以是包括在第一金属接触114和/或第二金属接触116内的相同金属。如图27A所示，导电金属材料可以沉积到接触孔902中，使得导电金属材料沉积到第一超导硅电极102上。本领域的普通技术人员将认识到，导电金属材料1102的厚度(例如，沿着“Y”轴)可以根据量子比特器件100的功能和/或第一金属接触114和/或第二金属接触116的结构特性而变化。
图28展示了根据在此描述的一个或多个实施例的一种示例性、非限制性方法2800的流程图，该方法可以促进制造包括一个或多个硅基约瑟夫森结的一个或多个量子比特器件100。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。
在2802，方法2800可以包括掺杂半导体衬底108的一部分以形成第一超导电极(例如，第一超导硅电极102)。例如，2802处的掺杂可以根据至少图3中描绘的制造的第二阶段来执行，例如，第一超导电极可以是第一超导硅电极102，和/或掺杂可以包括根据本文描述的一个或多个实施例的一个或多个激光掺杂工艺。
在2804，方法2800可以包括经由外延生长工艺将硅层沉积到第一超导电极上以形成隧道势垒106。例如，在2804的沉积可以根据至少在图4中描绘的制造的第三阶段来执行，例如，在一个或多个实施例中，在2804的沉积可以生长本征硅层，该本征硅层可以在量子比特器件100在接近零度的温度下工作的过程中用作硅基约瑟夫森结的电介质隧道势垒106。在另一实例中，根据本文所述的一个或多个实施例，2804处的沉积可进一步包括掺杂所沉积硅层的一个或多个部分以形成正常金属隧道势垒106。
在2806处，方法2800可以包括掺杂隧道势垒106的一个或多个部分以形成第二超导电极(例如，第二超导硅电极104)从而形成约瑟夫森结。例如，可以根据至少在图6A和/或6B中描绘的制造的第五阶段来执行2806处的掺杂。例如，第二超导电极可以是第二超导硅电极104，和/或掺杂可以包括根据本文描述的一个或多个实施例的一个或多个激光掺杂工艺。在各种实施例中，通过方法2800形成的约瑟夫森结可以是包括超导硅电极的硅基约瑟夫森结。此外，可以在垂直方向上堆叠超导硅电极。另外，在一个或多个实施例中，隧道势垒106可以是包括本征硅的电介质隧道势垒。
图29展示了根据在此描述的一个或多个实施例的一个示例性、非限制性方法2900的流程图，该方法可以促进制造一个或多个量子比特器件100，这些量子比特器件包括一个或多个硅基约瑟夫森结，这些约瑟夫森结通过一个或多个隔离层110被电隔离，这些隔离层可以包括一个或多个隔离注入物。为了简洁，省略了在这里描述的其它实施例中采用的类似元件的重复描述。
在2902处，方法2900可以包括掺杂半导体衬底108的一部分以形成第一超导电极(例如，第一超导硅电极102)。例如，在2902处的掺杂可以根据至少图3中描绘的制造的第二阶段来执行，例如，第一超导电极可以是第一超导硅电极102，和/或掺杂可以包括根据本文描述的一个或多个实施例的一个或多个激光掺杂工艺。
在2904处，方法2900可以包括经由外延生长工艺将硅层沉积到第一超导电极上以形成隧道势垒106。例如，在2904的沉积可以根据至少图4中所描绘的制造的第三阶段来进行，例如，在一个或多个实施例中，在2904的沉积可以生长一个本征硅层，该本征硅层可以在量子比特器件100在接近零度的温度下的运行过程中用作一个硅基约瑟夫森结的电介质隧道势垒106。在另一实例中，根据本文所述的一个或多个实施例，在2904处的沉积可进一步包括掺杂所沉积的硅层的一个或多个部分以形成正常金属隧道势垒106。
在2906处，方法2900可以包括对隧道势垒106的一个或多个部分进行掺杂以形成第二超导电极(例如，第二超导硅电极104)从而形成约瑟夫森结。例如，可以根据至少在图6A和/或6B中描绘的制造的第五阶段来执行2806处的掺杂。例如，第二超导电极可以是第二超导硅电极104，和/或掺杂可以包括根据本文描述的一个或多个实施例的一个或多个激光掺杂工艺。在各种实施例中，在2906处形成的约瑟夫森结可以是多层堆叠结构，诸如图13中描绘的多层堆叠，其中一个或多个后续制造工艺可以进一步限定约瑟夫森结的一个或多个结构特征和/或经由结合隔离注入来电隔离约瑟夫森结。
在2908处，方法2900可以包括通过将一个或多个隔离注入物等离子体浸没到第一超导电极(例如，第一超导硅电极102)、隧道势垒106和第二超导电极(例如，第二超导硅电极104)的部分中来从约瑟夫森结形成隔离区112。例如，在2908形成隔离区可以根据图17A至22B中描述的第五至制造的第十阶段来执行。例如，在2908处形成隔离区可以包括根据本文描述的一个或多个实施例的一个或多个等离子体浸没工艺和/或退火工艺。
在2910，方法2900可以包括在隔离区112中形成可以延伸到第一超导电极(例如，第一超导硅电极102)的接触孔902。例如，可以根据图23A至24B中所示的制造的第十一至第十二阶段来执行形成接触孔902。
在2912，方法2900可以包括将第一金属层(例如，导电金属材料1102)沉积到接触孔902中，以形成可操作地耦合到第一超导电极(例如，第一超导硅电极102)的第一金属接触114。例如，在2912形成第一金属接触114可以根据图26A-27B和/或12A-12B中描述的制造的第十四和/或第十五阶段来执行。
在2914，方法2900可以包括将第二金属层(例如，导电金属材料1102)沉积到第二超导电极(例如，第二超导硅电极104)上以形成可操作地耦合到第二超导电极(例如，第二超导硅电极104)的第二金属接触116。例如，在2914形成第一金属接触114可以根据图26A-27B和/或12A-12B中描述的制造的第十四和/或第十五阶段来执行。
此外，术语“或”旨在表示包含性的“或”而不是排他性的“或”。也就是说，除非另外指定，或者从上下文中清楚，否则“X采用A或B”旨在表示任何自然的包含性排列。也就是说，如果X采用A；X采用B；或者X采用A和B两者，则在任何前述实例下都满足“X采用A或B”。此外，除非另外指定或从上下文中清楚是指单数形式，否则如在本说明书和附图中使用的冠词“一”和“一个”一般应被解释为表示“一个或多个”。如本文所使用的，术语“示例”和/或“示例性的”用于表示用作示例、实例或说明。为了避免疑惑，本文公开的主题不受这些示例限制。此外，本文中描述为“示例”和/或“示例性”的任何方面或设计不一定被解释为比其它方面或设计优选或有利，也不意味着排除本领域普通技术人员已知的等效示例性结构和技术。
当然，不可能为了描述本公开而描述组件、产品和/或方法的每个可想到的组合，但是本领域普通技术人员可以认识到，本公开的许多进一步的组合和置换是可能的。此外，就在详细描述、权利要求书、附录和附图中使用术语“包含”、“具有”、“拥有”等来说，这些术语旨在以与术语“包扩”在权利要求书中用作过渡词时所解释的类似的方式为包含性的。已经出于说明的目的呈现了对各种实施例的描述，但是不旨在是穷举的或限于所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (20)

1.一种装置，包括：
约瑟夫森结，其包括位于两个垂直堆叠的超导硅电极之间的隧道势垒。
2.根据权利要求1所述的装置，其中，所述两个垂直堆叠的超导硅电极包括掺杂有选自由硼、镓和锗组成的组中的至少一种掺杂剂的硅。
3.根据权利要求2所述的装置，其中所述至少一种掺杂剂是硼，其中所述两个垂直堆叠的超导硅电极分别包括大于4原子百分比的硼和小于或等于11原子百分比的硼。
4.根据前述权利要求中任一项所述的装置，还包括：
第一金属接触，所述第一金属接触可操作地耦合到来自所述两个垂直堆叠的超导硅电极的第一超导硅电极；
第二金属接触，所述第二金属接触可操作地耦合到来自所述两个垂直堆叠的超导硅电极的第二超导硅电极；以及
隔离层，所述隔离层位于所述隧道势垒上，使得所述隔离层将所述第一金属接触与所述第二金属接触电隔离，其中所述隔离层包括硅内的碳注入。
5.根据前述权利要求中任一项所述的装置，还包括：
第一金属接触，所述第一金属接触可操作地耦合到来自所述两个垂直堆叠的超导硅电极的第一超导硅电极；
第二金属接触，所述第二金属接触可操作地耦合到来自所述两个垂直堆叠的超导硅电极的第二超导硅电极；以及
隔离层，所述隔离层位于所述隧道势垒上，使得所述隔离层将所述第一金属接触部与所述第二金属接触部电隔离，其中所述隔离层包括本征硅。
6.根据前述权利要求中任一权利要求所述的装置，其中所述隧道势垒掺杂有选自由磷和砷组成的群组的至少一种掺杂剂。
7.根据前述权利要求中任一权利要求所述的装置，其中所述隧道势垒包括本征晶体硅。
8.一种装置，包括：
约瑟夫森结，其包括位于两个超导硅电极之间的电介质隧道势垒。
9.根据权利要求8所述的装置，其中，所述两个超导硅电极包括掺杂有选自由硼、锗和镓组成的组中的至少一种掺杂剂的硅。
10.根据权利要求9所述的装置，其中所述至少一种掺杂剂是硼，并且其中所述两个超导硅电极分别包括大于4原子百分比的硼和小于或等于11原子百分比的硼。
11.根据权利要求8至10中任一项所述的装置，还包括：
第一金属接触，所述第一金属接触可操作地耦合到来自所述两个超导硅电极的第一超导硅电极；
第二金属接触，所述第二金属接触可操作地耦合到来自所述两个超导硅电极的第二超导硅电极；以及
隔离层，所述隔离层位于所述电介质隧道势垒上，使得所述隔离层将所述第一金属接触部与所述第二金属接触部电隔离，其中所述隔离层包括硅内的碳注入。
12.根据权利要求8至11中任一项所述的装置，还包括：
第一金属接触，所述第一金属接触可操作地耦合到来自所述两个超导硅电极的第一超导硅电极；
第二金属接触，所述第二金属接触可操作地耦合到来自所述两个超导硅电极的第二超导硅电极；以及
隔离层，所述隔离层位于所述电介质隧道势垒上，使得所述隔离层将所述第一金属接触与所述第二金属接触电隔离，其中所述隔离层包括本征硅。
13.根据权利要求8至12中任一项所述的装置，其中，所述电介质隧道势垒包括本征晶体硅。
14.根据权利要求8至13中任一项所述的装置，其中，所述两个超导硅电极和所述电介质隧道势垒垂直堆叠在电介质衬底上。
15.一种方法，包括：
掺杂硅衬底的一部分以形成第一超导电极；
通过外延生长工艺在所述第一超导电极上沉积硅层以形成隧道势垒；以及
掺杂所述隧道势垒的一部分以形成第二超导电极，以形成约瑟夫森结。
16.根据权利要求15所述的方法，其中通过掺杂所述硅衬底的所述部分而添加的第一掺杂剂和通过掺杂所述硅层的所述部分而添加的第二掺杂剂是选自由硼、镓和锗组成的组中的至少一种。
17.根据权利要求15至16中任一项所述的方法，还包括：
通过将隔离注入物等离子体浸没到所述第一超导电极、所述隧道势垒和所述第二超导电极的部分中，从所述约瑟夫森结形成隔离区。
18.根据权利要求17所述的方法，还包括：
在所述隔离区中形成延伸到所述第一超导电极的接触孔；
将第一金属层沉积到所述接触孔中以形成可操作地耦合到所述第一超导电极的第一金属接触；以及
将第二金属层沉积到所述第二超导电极上以形成可操作地耦合到所述第二超导电极的第二金属接触。
19.根据权利要求15至18中的任一项所述的方法，其中，所述硅衬底的未掺杂部分和所述硅层的未掺杂部分限定与所述约瑟夫森结相邻的隔离区域。
20.根据权利要求19所述的方法，还包括：
在所述隔离区中形成延伸到所述第一超导电极的接触孔；
将第一金属层沉积到所述接触孔中以形成可操作地耦合到所述第一超导电极的第一金属接触；以及
将第二金属层沉积到所述第二超导电极上以形成可操作地耦合到所述第二超导电极的第二金属接触。
CN202180010280.2A 2020-01-21 2021-01-15 用于量子器件的硅基约瑟夫森结型 Pending CN115023818A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/748,277 US11411160B2 (en) 2020-01-21 2020-01-21 Silicon-based Josephson junction for qubit devices
US16/748,277 2020-01-21
PCT/EP2021/050860 WO2021148331A1 (en) 2020-01-21 2021-01-15 Silicon-based josephson junction for qubit devices

Publications (1)

Publication Number Publication Date
CN115023818A true CN115023818A (zh) 2022-09-06

Family

ID=74194718

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180010280.2A Pending CN115023818A (zh) 2020-01-21 2021-01-15 用于量子器件的硅基约瑟夫森结型

Country Status (6)

Country Link
US (1) US11411160B2 (zh)
EP (1) EP4094301A1 (zh)
JP (1) JP2023510225A (zh)
CN (1) CN115023818A (zh)
AU (1) AU2021211858B2 (zh)
WO (1) WO2021148331A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349061B2 (en) * 2020-06-08 2022-05-31 International Business Machines Corporation Glassy carbon mask for immersion implant and selective laser anneal
EP4270504A1 (en) * 2022-04-26 2023-11-01 Terra Quantum AG Contact layer for layered materials
FR3134910B1 (fr) * 2022-04-26 2024-05-03 Commissariat Energie Atomique Procede de realisation d’un dispositif electronique a qubit(s) supraconducteur(s) incluant au moins un jofet

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4711249B2 (ja) * 2002-08-01 2011-06-29 独立行政法人産業技術総合研究所 超伝導集積回路及びその作製方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP5067039B2 (ja) * 2007-06-25 2012-11-07 パナソニック株式会社 半導体装置の製造方法
WO2013099300A1 (ja) * 2011-12-28 2013-07-04 国立大学法人東北大学 配線構造体、配線構造体を備えた半導体装置及びその半導体装置の製造方法
US9082927B1 (en) * 2013-12-20 2015-07-14 Intermolecular, Inc. Catalytic growth of Josephson junction tunnel barrier
KR102344884B1 (ko) * 2014-11-25 2021-12-29 삼성전자주식회사 멀티 큐빗 커플링 구조
JP6272391B2 (ja) * 2015-05-20 2018-01-31 エルジー エレクトロニクス インコーポレイティド 太陽電池と太陽電池モジュール
CN109285942B (zh) 2017-07-21 2022-07-08 中国计量科学研究院 超导薄膜及其制备方法、超导量子干涉器件和感应式超导边缘探测器
EP3695351A1 (en) * 2017-11-19 2020-08-19 Microsoft Technology Licensing, LLC Quantum spin hall-based charging energy-protected quantum computation

Also Published As

Publication number Publication date
AU2021211858B2 (en) 2023-12-21
JP2023510225A (ja) 2023-03-13
EP4094301A1 (en) 2022-11-30
AU2021211858A1 (en) 2022-06-09
WO2021148331A1 (en) 2021-07-29
US20210226114A1 (en) 2021-07-22
US11411160B2 (en) 2022-08-09

Similar Documents

Publication Publication Date Title
AU2021211858B2 (en) Silicon-based Josephson junction for qubit devices
TWI436478B (zh) 隧道場效電晶體及其製造方法
US7736919B2 (en) Method of producing a light-emitting diode comprising a nanostructured PN junction and diode thus obtained
EP1876638B1 (en) Method of manufacturing a semiconductor device with a heterojunction
WO2013121926A1 (ja) 半導体装置及びその製造方法
CN105097555A (zh) FinFET及其制造方法
US9355917B2 (en) Complementary metal oxide semiconductor device, optical apparatus including the same, and method of manufacturing the same
US10074734B2 (en) Germanium lateral bipolar transistor with silicon passivation
US10276685B2 (en) Heterojunction tunnel field effect transistor fabrication using limited lithography steps
US11302813B2 (en) Wrap around contact for nanosheet source drain epitaxy
TW201635517A (zh) 具有替代通道材料之電性絕緣鰭片結構及其製法
US10937862B2 (en) Nanosheet substrate isolated source/drain epitaxy via airgap
EP0435135B1 (en) A method of forming a Germanium layer and a heterojunction bipolar transistor formed therefrom
US10192887B2 (en) Method to improve crystalline regrowth
US9570403B2 (en) Secure chip with physically unclonable function
KR20110063797A (ko) 두께가 감소된 활성층을 구비한 변형된 트랜지스터를 형성하기 위한 구조화된 변형 기판
JP2023527123A (ja) イオン注入によるｓａｇナノワイヤ成長
TWI790532B (zh) 半導體裝置及形成半導體裝置的方法
CN114566544A (zh) 一种高迁移率自旋场效应晶体管及其制备方法
JP2023523691A (ja) ゲートを製造する方法
CN107369648B (zh) 一种双栅氧化层制造方法
CN101320688B (zh) 制造半导体器件的方法及所制造出的半导体器件
US20230186136A1 (en) Method for making a quantum device
WO2021214933A1 (ja) 半導体装置の製造方法
JP2013069970A (ja) 半導体積層基板およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination