CN115020341A - 半导体装置的形成方法 - Google Patents

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CN115020341A CN202210087395.8A CN202210087395A CN115020341A CN 115020341 A CN115020341 A CN 115020341A CN 202210087395 A CN202210087395 A CN 202210087395A CN 115020341 A CN115020341 A CN 115020341A
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张哲纶
苏品全
黄歆杰
吴明园
林子凯
王育文
许哲源
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的形成方法，包括；形成第一外延层于基板上方，以形成晶圆；沉积介电层于第一外延层上方；图案化介电层以形成开口；通过开口蚀刻第一外延层，以形成凹槽；形成第二外延层于凹槽中；蚀刻介电层，以露出第一外延层的顶表面；及平坦化第一外延层的露出的顶表面及第二外延层的顶表面。

Description

半导体装置的形成方法
技术领域
本公开是有关于一种半导体装置的形成方法，且特别是有关于一种具有外延层的半导体装置的形成方法。
背景技术
半导体装置用于各式各样的电子应用中，例如个人电脑、手机、数码相机、与其他电子装置。半导体装置的制造一般是通过于半导体基板上方依序沉积绝缘或介电层、导电层、以及半导体层的材料，并利用微影图案化各种材料层以于半导体装置上形成电路组件与元件。
半导体工业通过逐步缩减最小部件尺寸来不断增加各种电子元件(例如，晶体管、二极管、电阻、电容等)的集成密度，允许将多个元件整合于一给定的面积中。
发明内容
本发明实施例提供一种半导体装置的形成方法，包括：形成第一外延层于基板上方，以形成晶圆；沉积介电层于第一外延层上方；图案化介电层以形成开口；通过开口蚀刻第一外延层，以形成凹槽；形成第二外延层于凹槽中；蚀刻介电层，以露出第一外延层的顶表面；及平坦化第一外延层的露出的顶表面及第二外延层的顶表面。
本发明实施例提供一种半导体装置的形成方法，包括：形成第一掺杂区及第二掺杂区于基板的顶部；成长第一外延层于基板上方，其中第一外延层直接接触第一掺杂区及第二掺杂区；沉积硬遮罩层于第一外延层上方；蚀刻硬遮罩层的第一部分中的开口，以露出第一外延层的第一顶表面；通过开口蚀刻第一外延层以形成凹槽，其中凹槽位于第一掺杂区正上方；成长第二外延层于凹槽中；移除硬遮罩层的多个剩余部分以露出第一外延层的第二顶表面，其中第二外延层的顶表面高于第一外延层的露出的第二顶表面；及平坦化第二外延层的顶表面及第一外延层的露出的第二顶表面。
本发明实施例提供一种半导体装置的形成方法，包括：形成第一外延层于基板上方；形成凹槽于第一外延层中；形成第二外延层于凹槽中；及平坦化第一外延层的顶表面及第二外延层的顶表面，其中平坦化第一外延层的顶表面及第二外延层的顶表面的步骤包括使用化学机械抛光(chemical mechanical polish,CMP)浆料，CMP浆料包括选择性地降低第一外延层的移除速率的聚合物，其中浆料包括具有约0.5至约1.5重量百分比的范围的浓度的磨料。
附图说明
本公开从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1是根据一些实施例，以三维视图绘示出FinFET的示例。
图2是根据一些实施例，绘示出晶圆的俯视图。
图3、图4、图5、图6、图7、图8、图9、图10、图11A、图11B、图12、图13、图14、图15、图16、图17、图18、图19、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B、图35C、图36A、图36B、图37A、图37B、图38A、图38B、图39A、及图39B是根据一些实施例，是FinFETs制造中的中间阶段的剖面图。
图11C是根据一些实施例，绘示出在CMP制程之后的形貌差异在晶圆半径上的轨迹(trace)、以及在CMP制程之后最小几何部件的尺寸差异在晶圆半径上的轨迹。
其中，附图标记说明如下：
20：晶圆
30：对准标记
50：基板
50N：n型区
50P：p型区
52：鳍片
54：绝缘材料
56：浅沟槽隔离区
58：通道区
60：虚设介电层
62:虚设栅极层
64：遮罩层
72：虚设栅极
74：遮罩
80：栅极密封间隔物
82：外延源极/漏极区
86：栅极间隔物
87：接触蚀刻停止层
88：第一ILD
89：区域
90：凹槽
92：栅极介电层
94：栅极电极
94A：衬层
94B：功函数调谐层
94C：填充材料
108：第二ILD
110：栅极接触件
112：源极/漏极接触件
140：轨迹
150：轨迹
210：介电层
300：光阻层
310：开口
320：n型区
350：开口
360：光阻层
400：p型区
410：半导体层
420：硬遮罩层
460：晶种层
500：凹槽
510：半导体区域
610：蚀刻制程
614：CMP制程
700：外延层
800：鳍片堆叠
810：半导体层
820：介电层
830：介电层
900：鳍片结构
910：鳍片结构
920：介电衬层
H1：高度
H2：高度
T1：厚度
W1：宽度
A-A：线
B-B：线
C-C：线
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以定义本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件上方或之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，本文可能用到与空间相对用词，例如「在……之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
各种实施例包括应用于但不限于包括位于基板上方的第一外延层的晶圆的方法。晶圆可包括提供对准标记(alignment marks)的沟槽。各种实施例包括在第一外延层上方沉积硬遮罩层并且图案化硬遮罩层以形成开口。通过开口在第一外延层中形成凹槽，并且沉积第二外延层以填充凹槽。然后移除硬遮罩层，随后进行化学机械抛光(chemical-mechanical polishing,CMP)制程，以移除第二外延层的多余部分。本文公开的实施例允许了在CMP制程期间在第一外延层及第二外延层的顶表面上更平衡及均匀的负载效应(loading effect)。因此，在CMP制程期间，第一外延层的抛光速率更接近于第二外延层的抛光速率。此外，硬遮罩层在CMP制程期间为潜在的划痕源(scratch source)，因此在CMP制程之前将其移除会导致在CMP制程之后第一外延层及第二外延层顶表面上的表面划痕的数量减少。这些划痕可能会在后续制程中导致不良影响，例如造成在晶圆的外周(outerperimeter)上的鳍片损坏或图案化失败。
本文公开的各种实施例也包括使用CMP浆料，上述CMP浆料具有允许更容易地从对准标记沟槽的底部及从晶圆的表面移除浆料的成分。保持未移除的泥浆(例如，在对准标记沟槽的底部及晶圆上的其他地方)可能具有不良的影响，例如在随后的图案化制程期间在晶圆的外周上剥离(peeling)。这些剥离缺陷可由沉积在未移除的浆料残留物或缺陷上方的膜所形成。通过使用实施例CMP浆料，可减少这种剥离缺陷。本文公开的实施例也允许了晶圆的顶表面在CMP制程之后具有更均匀的形貌，以及允许晶圆的外周在进一步制程中降低最小几何部件的尺寸(临界尺寸(critical dimension,CD))变异。
图1是根据一些实施例，以三维视图绘示出FinFET的示例。FinFET包括位于基板50(例如，半导体基板)上的鳍片52。隔离区56设置在基板50中，并且鳍片52突出于(protrudeabove)相邻的隔离区56上方及之间。尽管将隔离区56描述/绘示为与基板50分离，但是如本文所使用的，术语“基板”可仅指半导体基板或包括隔离区的半导体基板。此外，尽管鳍片52被绘示为与基板50为相同的单一连续材料，但是鳍片52及/或基板50可包括单一材料或多个材料。在这种情况下，鳍片52指的是延伸于相邻的隔离区56之间的部分。
栅极介电层92沿着侧壁并位于鳍片52的顶表面上方，并且栅极电极94位于栅极介电层92上方。源极/漏极区82设置在鳍片52相对于栅极介电层92及栅极电极94的两侧。图1进一步绘示了在后文的图中所使用的参考剖面。剖面A-A沿着栅极电极94的纵轴并且在例如垂直于FinFET的源极/漏极区82之间的电流的方向上。剖面B-B垂直于剖面A-A，且沿着鳍片52的纵轴并且在例如FinFET的源极/漏极区82之间的电流流动的方向上。剖面C-C平行于剖面A-A，并且延伸穿过FinFET的源极/漏极区。为清楚起见，随后的图参考了这些参考剖面。
本文讨论的一些实施例是在使用栅极后制(gate-last)制程形成的FinFETs的情境下讨论的。在其他实施例中，可使用栅极先制(gate-first)制程。此外，一些实施例考量了在平面装置中使用的面向，上述平面装置例如平面FETs。
图3至图11B及图12至图39B是根据一些实施例，绘示制造FinFETs的中间阶段的剖面图。图3至图11A及图12至图19绘示出图1中所示的参考剖面A-A，但差别在于绘示了多个鳍片/FinFETs。图20A、图21A、图22A、图23A、图24A、图25A、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A、图38A、及图39A是沿着图1中所示的参考剖面A-A绘示，且图20B、图21B、图22B、图23B、图24B、图25B、图28B、图29B、图30B、图31B、图32B、图33B、图34B、图35B、图35C、图36B、图37B、图38B、及图39B是沿着图1中所示的类似剖面B-B绘示，但差别在于绘示了多个鳍片/FinFETs。图26A至图27B是沿着图1中所示的参考剖面C-C绘示，但差别在于绘示了多个鳍片/FinFETs。
图2绘示出形式为块体半导体晶圆20的基板50的俯视图。在一些实施例中，基板50可为绝缘体上覆半导体(semiconductor-on-insulator)晶圆。再者，基板50可由硅(silicon,Si)或另一种元素半导体所制成，上述元素半导体例如(i)锗(germanium,Ge)；(ii)化合物半导体，包括硅锗(silicon germanium,SiGe)、碳化硅(silicon carbide,SiC)、砷化镓(gallium arsenide,GaAs)、磷化镓(gallium phosphide,GaP)、磷化铟(indium phosphide,InP)、砷化铟(indium arsenide,InAs)、及/或锑化铟(indiumantimonide,InSb)；(iii)合金半导体，包括硅锗(silicon germanium,SiGe)、磷砷化镓(gallium arsenide phosphide,GaAsP)、砷化铝铟(aluminum indium arsenide,AlInAs)、砷化铝镓(aluminum gallium arsenide,AlGaAs)、砷化镓铟(gallium indium arsenide,GaInAs)、磷化镓铟(gallium indium phosphide,GaInP)、及/或磷砷化镓铟(galliumindium arsenide phosphide,GaInAsP)；或(iv)其组合。出于例示性目的，基板50是在硅(例如，单晶)的情境下讨论的。基于本文的公开，可使用如前文所述的其他材料。这些材料在本公开的精神及范围内。
可将晶圆20图案化以形成对准标记30。对准标记30可包括蚀刻到晶圆20中的沟槽，上述沟槽被图案化为例如矩形(rectangles)或十字形(crosses)的几何形状。对准标记30用于对准晶圆20，使得后续层相对于下方部件形成在正确的位置。对准标记30经历了与晶圆20的其余部分所经历的制程步骤相同。如后文更详细描述地，这些制程步骤可包括导体及绝缘体的沉积、蚀刻、抛光、研磨等。
图3为晶圆20的一部分的剖面图，绘示出基板50及图1中所示的剖面A-A。介电层210沉积在基板50上。介电层210可包括介电材料，例如氧化硅等。可根据可接受的技术来沉积或热成长介电层210。在一些实施例中，介电层210可具有介于约3nm至约15nm的范围的厚度。举例而言，如果介电层210具有小于3nm的厚度，则在随后的布植步骤(描述于图4至图5中)期间可能发生对基板50的表面损坏，且如果介电层210的厚度大于15nm，则在随后的布植步骤(描述于图4至图5中)期间布植掺质的深度可能太浅(shallow)。根据一些实施例，介电层210可保护基板50的顶表面免受污染，防止在随后进行的离子布植制程期间对基板50的过度损坏(例如，如下方的图4至图5中所述)，并且可在离子布植制程期间控制掺质的深度。
图4绘示出在介电层210上方沉积光阻层300。在沉积之后，可图案化光阻层300，使得在介电层210的一部分上方形成开口310。随后，通过开口310进行离子布植，以例如在基板50中形成n型区320。在一些实施例中，因为光阻层300可当作布植遮罩，所以n型区320与开口310实质上对齐。在一些实施例中，n型掺质可包括砷(arsenic,As)、锑(antimony,Sb)、磷(phosphorous,P)等。在一些实施例中，n型区320中的n型掺质浓度在5x1016原子/cm3至约1x1019原子/cm3的范围。n型区320可具有约100nm至约500nm的深度。在形成n型区320之后，可移除光阻层300。
图5绘示出p型区400形成于基板50中并邻近于n型区320。首先，在介电层210上方沉积并图案化光阻层360，定义了穿过光阻层360的开口350。在一些实施例中，可通过离子布植制程使用p型掺质来创建p型区，上述p型掺质例如硼(boron,B)等。在一些实施例中，p型区400可具有在约5x1016原子/cm3至约1x1019原子/cm3的范围的掺质浓度。
在形成n型区320及p型区400之后，可使用湿清洁制程、灰化制程等来移除任何剩余的光阻层。在一些实施例中，进行退火步骤以电性活化(electrically activate)掺质(例如，将掺质从间隙位置(interstitial sites)移动到硅晶格位置)并修复在离子布植步骤期间发生的任何硅晶体损坏。举例而言，晶体损坏修复可在约500℃下进行并且掺质活化可在约950℃下进行。退火步骤可在退火炉(annealing furnace)中或快速热退火(rapidthermal anneal,RTA)腔室中进行。根据一些实施例，可在掺质活化退火之后移除介电层210。
在图6中，外延半导体层410形成在基板50上。半导体层410可包括半导体材料，例如硅等。在一些实施例中，半导体层410可具有约30nm至约100nm的范围的厚度。可使用例如化学气相沉积(chemical vapor deposition,CVD)等制程来沉积半导体层410。用于形成半导体层410的来源气体(source gases)可包括硅烷(silane,SiH4)、四氯化硅(silicontetrachloride,SiCl4)、三氯硅烷(trichlorosilane,TCS)、二氯硅烷(dichlorosilane,SiH2Cl2或DSC)等。氢气(hydrogen,H2)可用作还原上述来源气体的反应气体。半导体层410的沉积期间的沉积温度取决于所使用的气体，上述沉积温度可在约700℃至约1250℃的范围，但在其他实施例中可使用其他温度。举例而言，相较于具有更多氯原子的来源气体，例如SiCl4或TCS，具有更少氯原子的来源气体(例如，DSC)可能需要更低的形成温度。
根据一些实施例，硬遮罩层420可形成在半导体层410之上。硬遮罩层420可具有10nm至约50nm的范围的厚度T1。在一些实施例中，硬遮罩层420可为例如SiO2等的氧化物层。替换地，硬遮罩层420可为氮化物层，例如Si3N4、氮氧化物(oxynitride)层等。可根据可接受的技术来沉积或热成长硬遮罩层420。
图7绘示了在半导体层410中形成凹槽500。在一些实施例中，凹槽500可与n型区320对齐。例如通过光学微影可实现凹槽500与n型区320的对齐。举例而言，可在硬遮罩层420上沉积光阻，然后对其进行图案化以形成开口。可使用曝光、显影、及/或清洁制程的组合来将光阻图案化。然后将光阻的图案转移至硬遮罩层420。然后将硬遮罩层420用作遮罩来定义凹槽500。可使用一种或多种干式及/或湿式蚀刻制程来实现转移光阻的图案。举例而言，可使用一种或多种等离子体蚀刻制程来将光阻的图案转移至硬遮罩层420及半导体层410，以定义凹槽500。一种或多种等离子体蚀刻制程可轻微地蚀刻硬遮罩层420，这可加宽(widen)硬遮罩层420中的开口。可将半导体层410中凹槽500的图案化定时(timed)，使得半导体层410的半导体区510并未被移除。区域510可设置在n型区320之上。根据一些实施例，位于n型区320之上的剩余半导体区510的厚度可在5nm至约10nm的范围。在一些实施例中，蚀刻制程可使用不同的蚀刻化学物质来蚀刻硬遮罩层420及半导体层410。
在一些实施例中，凹槽500具有宽度Wl及高度Hl。宽度W1可在100nm至约500nm的范围并且可实质上等于(例如，在制造公差内)n型区320的宽度。在一些实施例中，凹槽500可具有高度H1，这等于半导体层410的厚度与位于凹槽500底部的半导体区510的厚度之间的差值。
图8绘示出在凹槽500的露出表面上形成晶种层460。根据一些实施例，晶种层460不能成长在硬遮罩层420上；举例而言，晶种层460不能在SiO2或Si3N4上成长。根据一些实施例，晶种层460可为具有约3nm至约10nm的范围的厚度的Si层、Si:C层、SiGe层、或其组合。举例而言，晶种层460可为Si/Si:C/SiGe、Si/SiGe、或Si:C/SiGe。根据一些实施例，Si:C中的碳掺质的原子百分比(at.％)可为约0.01at.％至约2at.％。在一些实施例中，晶种层460的厚度不足以填充凹槽500。因此，晶种层460覆盖凹槽500的露出表面并且不能填充凹槽500。可通过CVD制程等来沉积晶种层460。举例而言，可在H2、N2等存在下使用SiH4、DCS、或其组合来形成包含硅的晶种层460。下列的组合可用于形成包括硅锗(silicon germanium)的晶种层460：(i)SiH4、二硅烷(disilane,Si2H6)、锗烷(germane,GeH4)、或盐酸(hydrochloricacid,HCl)，以及(ii)H2、N2、He、Ar等。
图9绘示了在晶种层460上形成外延层700，以填充凹槽500。可用于成长外延层700的前驱物气体可包括下列的组合：(i)SiH4、Si2H6、SiH2Cl2、GeH4、或HCl，以及(ii)H2、N2、Ar等。在一些实施例中，以原子百分比(at.％)表示的锗浓度在外延层700的整个厚度上为定值并且可在约10at.％至约50at.％的范围。在一些实施例中，外延层700可包括第一子层及第二子层，上述第一子层具有高达约0至10at.％的Ge浓度，上述第二子层在外延层700的整个厚度范围具有固定的Ge浓度，范围约10at.％至约50at.％。第一子层的厚度可在约2nm至约10nm的范围。
外延层700可能不会在硬遮罩层420上成长。举例而言，包括硅锗的外延层700通常不在SiO2或Si3N4上成长。根据一些实施例，在成长外延层700之后，凹槽500的侧壁可相对于凹槽500的底表面实质上垂直；举例而言，凹槽500的底表面与凹槽500的侧壁之间的夹角可介于约90°至约100°之间。由于外延层700的材料(例如，硅锗)及半导体层410的材料(例如，硅)之间的晶格不匹配(lattice mismatch)，外延层700可被应变及/或将应变施加到下方的半导体层410。在随后的制程步骤中，外延层700及半导体层410的部分可被图案化为PFET的通道区。
图10绘示出硬遮罩层420的移除。在一些实施例中，通过使用例如稀氢氟(dilutehydrofluoric,dHF)酸进行蚀刻制程610来移除硬遮罩层420。在其他实施例中，可使用不同的蚀刻剂。dHF酸(或其他蚀刻剂)允许硬遮罩层420对半导体层410及外延层700的材料选择性地蚀刻。因此，可移除硬遮罩层420而并未显著地侵蚀(attacking)下方的半导体层410或外延层700。
在图11A及图11B中，进行CMP制程614以将外延层700及半导体层410平坦化。在CMP操作期间，可移除外延层700及半导体层410的一部分。在CMP制程614之后，如图11A所示，半导体层410及外延层700的顶表面为齐平的。因为在进行CMP制程614之前移除了硬遮罩层420(先前在图10中示出)，所以在CMP制程614期间外延层700及半导体层410的顶表面上更平衡及均匀的负载效应是可能的。这允许外延层700的抛光速率在CMP制程614期间更接近于半导体层410的抛光速率。此外，硬遮罩层420在CMP制程614期间是潜在的划痕源，因此在CMP制程614之前将硬遮罩层420移除(先前在图10中示出)导致在CMP制程614之后外延层700及半导体层410的顶表面上的表面划痕的数量减少。举例而言，在CMP制程614之后，晶圆20的表面可具有4x101或更少的表面划痕。
图11B绘示出晶圆20的剖面图。在图11B中，通过进行CMP制程614将外延层700及半导体层410平坦化。CMP制程614可使用反应性化学CMP浆料中的研磨材料结合抛光垫来抛光晶圆20。晶圆20被固定(positioned)，使得外延层700及半导体层410的待抛光表面面向(例如，向下)朝向抛光垫的方向，上述抛光垫位于晶圆20下方。施加向下的力或压力以促使晶圆20与抛光垫接触。在化学机械平坦化制程期间，晶圆20在抛光垫上旋转，因此赋予(imparting)机械研磨作用以达到晶圆20的接触表面的平坦化或抛光。CMP浆料可具有允许更容易地从对准标记30的沟槽底部及从晶圆20的表面移除浆料的成分。保持未移除的浆料(例如，在对准标记30的沟槽的底部及晶圆20上的其他地方)可能具有不良的影响，例如在随后的图案化制程期间在晶圆20的外周上剥离。这些剥离缺陷可由沉积在未移除的浆料残留物或缺陷上方的膜所形成。这可能是由于下方的浆料残留物或缺陷导致沉积在浆料残留物或缺陷上的薄膜部分不稳定。
CMP浆料可包括用于在CMP制程614期间调节CMP抛光速率及调节负载效应的各种元素。CMP浆料可包括在约0.5重量％(wt％)至约1.5重量％的范围的浓度的磨料(abrasive)，其中磨料可具有约25nm至约45nm的范围的平均磨料尺寸。较高的磨料浓度可能会导致较高的CMP抛光速率。CMP浆料可具有在0至9的范围的pH并且可包含无机pH调节剂(pH adjustor)。pH值可用于调节每一个上外延层700及半导体层410上的抛光速率以获得实质上平坦的表面。CMP浆料也可包含聚合物Si抑制剂，例如聚乙二醇(polyethyleneglycol,PEG)等。聚合物Si抑制剂的浓度可在约10％至约40％的范围。在CMP制程期间，相较于其他元素的移除速率，Si抑制剂可有助于选择性地降低Si移除速率。此外，CMP浆料也可包含聚合物SiGe抑制剂，上述聚合物SiGe抑制剂可包括以约10％至约40％的范围的浓度存在的聚乙二醇(polyethylene glycol,PEG)等。CMP浆料可包括增强剂(enhancer)，在平坦化期间增加材料移除速率。增强剂可包括以约5％至约35％的范围的浓度存在的乳酸(lactic acid)、乙酸(acetic acid)、甲酸(formic acid)、柠檬酸(citric acid)、草酸(oxalic acid)等。
通过在CMP制程614期间使用具有上述成分的CMP浆料，在CMP制程614之后从对准标记30的沟槽底部及晶圆20的表面移除浆料变得更容易。这减少了在后续图案化制程期间所形成的剥离缺陷的数量。这是因为保持未移除的浆料(例如，在对准标记30的沟槽的底部及晶圆20上的其他地方)可能在随后的图案化制程期间具有不良的影响，例如在晶圆20的外周上剥离。这些剥离缺陷可由沉积在未移除的浆料残留物或缺陷上方的膜所形成。这可能是由于下方的浆料残留物或缺陷导致沉积在浆料残留物或缺陷上的薄膜部分不稳定的结果。
CMP制程614移除材料并且倾向于使不规则形貌变平(even out)，使得晶圆20的抛光表面平坦或实质上平坦(例如，在制造公差内)。举例而言，在CMP制程614之后，晶圆20外周处的抛光顶表面在实质上接近晶圆20中心处的抛光顶表面的水平。在CMP制程614完成之后，晶圆20的抛光表面的最高点及晶圆20的抛光表面的最低点之间的差异可高达12nm或更高。此外，CMP制程614允许晶圆20的外周在进行进一步的制程步骤之后降低最小几何部件的尺寸(临界尺寸CD)变异。再者，通过在CMP制程614之前移除硬遮罩层420(先前在图10中示出)结合在CMP制程614期间使用CMP浆料，可减少CMP制程614对抛光时间的敏感度。
在CMP制程614之后，进行湿式清洁，以移除晶圆20上任何剩余的浆料颗粒及残留物。在湿式清洁之后，总共多达8xl02浆料颗粒可在对准标记30的沟槽的底部保持未被移除。
图11C绘示了在CMP制程614完成之后所测量的数据轨迹140及150。轨迹140绘示出外延层700的抛光顶表面及半导体层410的抛光顶表面沿着晶圆20的不同半径位置之间的高度差值(右侧y轴刻度)。半径位置从x轴上的“0”mm至“150”mm，上述“0”mm对应于晶圆20的中心，上述“150”mm对应于晶圆20的边缘。在CMP制程614完成之后，进行多个后续制程步骤。轨迹150绘示出在对晶圆20进行多个后续制程步骤之后外延层700上的最小几何部件的尺寸(临界尺寸CD)与半导体层410上的最小几何部件的尺寸之间沿着晶圆20的不同半径位置之间的差值(左侧的y轴刻度)。轨迹140及150显示作为CMP制程614的结果，晶圆20的抛光顶表面从晶圆20的中心到晶圆20的外周具有更均匀的形貌。此外，晶圆20的外周在进一步制程时降低最小几何部件的尺寸(临界尺寸CD)变异。因此，通过使用实施例CMP浆料提高了晶圆20中的临界尺寸(critical dimension,CD)均匀性。
图12绘示出在CMP制程614完成之后晶圆20的一部分的剖面图。在CMP制程614之后，半导体层410及外延层700的抛光的顶表面为齐平的。外延层700的抛光的顶表面在n型区320的顶表面之上具有高度H2。高度H2可在30nm至约80nm的范围。半导体层410的抛光的顶表面可以相同的高度H2位于p型区400的顶表面之上。举例而言，大于80nm的高度H2可能导致更多的诱导差排缺陷(induced dislocation defects)在外延层700中，且小于30nm的高度H2可能导致后续形成的FinFETs(如图38A至图39B中所述)具有不足的通道体积，这将对装置性能产生负面影响。
图13绘示出在外延层700及半导体层410的平坦化的表面上方沉积半导体层810。半导体层810可包括半导体材料，例如硅等。在一些实施例中，半导体层810的厚度范围可从约1nm至约10nm，并且可用类于成长半导体层410的类似方法来成长半导体层810。随后，可沉积介电层820及介电层830在半导体层810上方。介电层820可包括介电材料，例如氧化硅等。可根据可接受的技术来沉积或热成长介电层820。介电层830可包括可通过CVD制程等来沉积的介电材料，例如氮化硅等。半导体层810、介电层820、及介电层830可在后续蚀刻制程期间保护外延层700及半导体层410。
图14是根据一些实施例，绘示了被蚀刻以形成鳍片52的堆叠800的部分(如图13所示)，其可包括由n型区320所制成的底部、由半导体区510所制成的中间部、及由晶种层460及外延层700所制成的顶部。在一些实施例中，鳍片52也可形成为包括由p型区400所制成的底部部分及由半导体层410所制成的顶部。图14也绘示出区域50N及区域50P。区域50N可用于形成n型装置，例如NMOS晶体管，例如n型FinFETs。区域50P可用于形成p型装置，例如PMOS晶体管，例如p型FinFETs。区域50N可与区域50P实体分离(如分隔器51所示)，并且可设置任何数量的装置部件(例如，其他主动装置、掺杂区、隔离结构等)于区域50N及区域50P之间。
鳍片52可通过任何合适的方法来图案化。例如，鳍片52可使用一种或多种光学微影制程被图案化，包括双重图案化或多重图案化制程。通常，双重图案化或多重图案化制程结合了光学微影及自对准制程，从而允许创建例如节距小于使用单一直接光学微影制程所获得的节距的图案。举例而言，牺牲层形成在介电层830上方并使用光学微影制程来图案化。使用自对准制程在图案化的牺牲层旁边(alongside)形成间隔物。然后移除牺牲层，然后可使用剩余的间隔物来图案化鳍片。
根据一些实施例，鳍片结构900可包括n型区320的底部、半导体区510的中间部、以及晶种层460及外延层700的顶部。鳍片结构910可包括由p型区400所制成的底部及由半导体层410所制成的顶部。位于鳍片结构900及鳍片结构910中的鳍片52的数量为例示性的而非限制性的。因此，取决于鳍片节距及每个鳍片的期望宽度，更少或额外的鳍片是可能的。
图15绘示出在鳍片结构900及鳍片结构910上方沉积介电衬层920，以覆盖鳍片结构900及鳍片结构910的侧壁表面、以及p型区400及n型区320的水平表面。介电衬层920可例如为氮化硅等。可通过CVD制程等来形成介电衬层。在一些实施例中，介电衬层920可在后续制程期间为鳍片结构900及鳍片结构910提供结构支撑。
图16绘示出形成在鳍片结构900及鳍片结构910上方以填充鳍片52之间的空间的绝缘材料54。绝缘材料54可为氧化物，例如氧化硅、氮化物等、或其组合，并且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)、流动式CVD(flowable CVD,FCVD)(例如，CVD基(CVD-based)材料在远端等离子体系统中的沉积及后固化(post curing)，以使其转化为另一种材料，例如氧化物)等、或其组合。可使用通过任何可接受的制程所形成的其他绝缘材料。在所绘示的实施例中，绝缘材料54是通过FCVD制程所形成的氧化硅。一旦形成绝缘材料，就可进行退火制程。在一实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍片52、半导体层810、介电层820、及介电层830。虽然绝缘材料54被绘示为单层，但是一些实施例可利用多个层。举例而言，在一些实施例中，可首先沿着p型区400及n型区320以及鳍片52的表面形成衬层(未绘示)。之后，例如前文讨论的那些填充材料可形成在衬层上方。
图17绘示出用于移除位于鳍片结构900及鳍片结构910上方的绝缘材料54的一部分的CMP制程。此外，也可移除半导体层810、介电层820、及介电层830。在一些实施例中，CMP制程可在介电衬层920上停止。此外，也可将介电衬层920凹蚀至绝缘材料54的水平。
图18绘示了在n型区320及p型区400的水平处凹蚀绝缘材料54的后续回蚀刻制程。凹蚀绝缘材料54以形成浅沟槽隔离(Shallow Trench Isolation,STI)区56。将绝缘材料54凹蚀，使得位于区域50N及区域50P中的鳍片52的上部从相邻的STI区56之间突出。再者，STI区56的顶表面可具有如图所示的平坦表面、凸表面、凹表面(例如碟状)、或其组合。可通过适当的蚀刻将STI区56的顶表面形成为平坦的、凸的、及/或凹的。可使用可接受的蚀刻制程来将STI区56凹蚀，例如对绝缘材料54具有选择性的蚀刻制程(例如，相较于蚀刻鳍片52的材料的速率，以更快的速率蚀刻绝缘材料54的材料)。举例而言，可通过使用例如稀氢氟(dilute hydrofluoric,dHF)酸的合适蚀刻制程来移除化学氧化物。
在替代实施例中，可在p型区400上方的区域50N中制造n型鳍式场效应晶体管(n-type Fin Field-Effect Transistor,NFET)中的应变通道(strained channel)。举例而言，这可通过在鳍片结构910中形成鳍片52来实现，上述鳍片结构910包括成长在硅晶种层上的碳掺杂硅(Si:C)的外延层。
再者，在图18中，可在鳍片52中形成适当的井(未绘示)。在一些实施例中，可在区域50N中形成P井，并且可在区域50P中形成N井。在一些实施例中，在区域50N及区域50P中皆形成P井或N井。
在具有不同井类型的实施例中，区域50N及区域50P的不同布植步骤可使用光阻或其他遮罩(未绘示)来实现。例如，可在区域50N中的鳍片52及STI区域56上方形成光阻。图案化光阻以暴露基板50的区域50P，例如PMOS区。可通过使用旋涂技术来形成光阻，并且可使用可接受的光学微影技术来将光阻图案化。一旦将光阻图案化，在区域50P中进行n型杂质(impurity)布植，并且光阻可用作遮罩以实质上防止将n型杂质布植至区域50N中，例如NMOS区。n型杂质可为布植到该区域中的磷、砷等，其浓度等于或小于1018cm-3，例如在约1017cm-3至约1018cm-3之间。在布植之后，例如通过可接受的灰化制程来移除光阻。
在布植区域50P之后，在区域50P中的鳍52及STI区56上方形成光阻。将光阻图案化以露出基板50的区域50N，例如NMOS区。光阻可通过使用旋涂技术形成并且可使用可接受的光学微影技术进行图案化。一旦将光阻图案化，可在区域50N中进行p型杂质布植，并且光阻可用作遮罩以实质上防止将p型杂质布植至区域50P中，例如PMOS区。p型杂质可为硼、BF2等，将p型杂质布植于区域中的浓度等于或小于1018cm-3，例如在约1017cm-3至约1018cm-3之间。在布植之后，可例如通过可接受的灰化制程来移除光阻。
在区域50N及区域50P的布植之后，可进行退火以活化布植的p型及/或n型杂质。在一些实施例中，可在成长期间将外延鳍片的成长材料原位掺杂，尽管原位掺杂及布植掺杂可一起使用，但原位掺杂可避免布植。
在图19中，在鳍片52上形成虚设介电层60。虚设介电层60可为例如氧化硅、氮化硅、其组合等，并且可根据可接受的技术沉积或热成长(thermally grown)虚设介电层60。在虚设介电层60上方形成虚设栅极层62，在虚设栅极层62上方形成遮罩层64。虚设栅极层62可沉积在虚设介电层60上方，然后例如通过CMP将其平坦化。遮罩层64可沉积在虚设栅极层62上方。虚设栅极层62可为导电材料，并且可选自包括下列材料的群组：多晶硅(polycrystalline-silicon,polysilicon)、多晶硅锗(polycrystalline silicon-germanium,poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属。在一实施例中，非晶硅被沉积及再结晶以产生多晶硅。可通过物理气相沉积(physical vapor deposition,PVD)、CVD、溅镀沉积、或用于沉积导电材料的其他已知技术来沉积虚设栅极层62。虚设栅极层62可由对隔离区的蚀刻具有高蚀刻选择性的其他材料所制成。遮罩层64可包括例如SiN、SiON等。在此示例中，横跨(across)区域50N及区域50P形成单一虚设栅极层62及单一遮罩层64。在一些实施例中，可在区域50N及区域50P中形成分开的虚设栅极层，并且可在区域50N及区域50P中形成分开的遮罩层。应注意的是，仅出于说明的目的，绘示虚设介电层60仅覆盖鳍片52。在一些实施例中，可沉积虚设介电层60，使得虚设介电层60覆盖STI区56，上述虚设介电层60延伸于虚设栅极层62及STI区56之间。
图20A至图39B绘示出制造实施例装置中的各种额外步骤。图20A及图20B绘示了区域50P中的部件，并且图21A及图21B绘示了区域50N中的部件。在图20A至图21B中，可使用可接受的光学微影及蚀刻技术来图案化遮罩层64以形成遮罩74。然后可将遮罩74的图案转移至虚设栅极层62。在一些实施例中(未绘示)，遮罩74的图案也可通过可接受的蚀刻技术转移至虚设介电层60，以形成虚设栅极72。虚设栅极72覆盖鳍片52的相应通道区58。遮罩74的图案可用于将每个虚设栅极72与邻近的虚设栅极实体地间隔开。虚设栅极72也可具有长度方向实质上垂直于相应外延鳍片52的长度方向。
此外，在图20A至图21B中，可在虚设栅极72、遮罩74、及/或鳍片52的露出表面上形成栅极密封(seal)间隔物80。热氧化或沉积然后进行非等向性蚀刻可形成栅极密封间隔物80。
在形成栅极密封间隔物80之后，可进行用于轻掺杂源极/漏极(lightly dopedsource/drain,LDD)区(未明确绘示)的布植。在具有不同装置类型的实施例中，类似于前文在图18中讨论的布植，可在区域50N上方形成例如光阻的遮罩，同时露出区域50P且适当类型(例如，n型或p型)杂质可布植到区域50P中露出的鳍片52中。然后可移除遮罩。随后，可在露出区域50N的同时在区域50P上方形成例如光阻的遮罩，并且可将适当类型的杂质布植到区域50N中的露出的鳍片52中。然后可移除遮罩。n型杂质可为前文讨论的任何n型杂质，并且p型杂质可为前文讨论的任何p型杂质。轻掺杂的源极/漏极区可具有约1015cm-3至约1016cm-3的杂质浓度。可使用退火来活化布植的杂质。
图22A及图22B绘示了区域50P中的部件，并且图23A及图23B绘示了区域50N中的部件。在图22A至图23B中，沿着虚设栅极72及遮罩74的侧壁在栅极密封间隔物80上形成栅极间隔物86。可通过共形地沉积绝缘材料并随后非等向性地蚀刻绝缘材料来形成栅极间隔物86。栅极间隔物86的绝缘材料可为氮化硅(silicon nitride)、SiCN、其组合等。
图24A及图24B绘示了区域50P中的部件，并且图25A及图25B绘示了区域50N中的部件。在图24A至图25B中，外延源极/漏极区82形成在鳍片52中，以在相应的通道区58中施加应力，因此改善性能。外延源极/漏极区82形成在鳍片52中，使得每个虚设栅极72设置在相应的相邻外延源极/漏极区82对之间。在一些实施例中，外延源极/漏极区82可延伸进鳍片52中。在一些实施例中，栅极间隔物86用于以适当的横向距离间隔开外延源极/漏极区82与虚设栅极72，使得外延源极/漏极区82不会与所得的FinFETs随后形成的栅极短路(shortout)。
可通过遮蔽(masking)区域50P(例如PMOS区)并蚀刻区域50N中鳍片52的源极/漏极区以在鳍片52中形成凹槽来形成区域50N(例如NMOS区)中的外延源极/漏极区82。然后，在凹槽中外延成长区域50N中的外延源极/漏极区82。外延源极/漏极区82可包括任何可接受的材料，例如适用于n型FinFETs的材料。例如，如果鳍片52为硅，则区域50N中的外延源极/漏极区82可包括在通道区58中施加拉伸应变(tensile strain)的材料，例如硅、SiC、SiCP、SiP等。区域50N中的外延源极/漏极区82可具有从鳍片52的相应表面凸起的表面并且可具有晶面(facets)。
可通过遮蔽区域50N(例如NMOS区)并蚀刻区域50P中鳍片52的源极/漏极区以在鳍片52中形成凹槽来形成区域50P(例如PMOS区)中的外延源极/漏极区82。然后，在凹槽中外延成长区域50P中的外延源极/漏极区82。外延源极/漏极区82可包括任何可接受的材料，例如适用于p型FinFETs的材料。例如，区域50P中的外延源极/漏极区82可包括例如SiGe、SiB等材料。区域50P中的外延源极/漏极区82也可具有从鳍片52的相应表面凸起的表面并且可具有晶面。
可用与前文讨论用于形成轻掺杂源极/漏极区相似的制程，用掺质来布植外延源极/漏极区82及/或鳍片52，以形成外延源极/漏极区，随后进行退火。源极/漏极区可具有介于约1019cm-3至约1021cm-3之间的杂质浓度。用于源极/漏极区的n型及/或p型杂质可为前文讨论的任何杂质。在一些实施例中，可在成长期间原位掺杂外延源极/漏极区82。
作为用于在区域50P及区域50N中形成外延源极/漏极区82的外延制程的结果，外延源极/漏极区的上表面具有横向扩展向外超过鳍片52侧壁的晶面。在一些实施例中，这些晶面导致相同finFET的邻近外延源极/漏极区82如图26A及图27A所示地合并。在其他实施例中，如图26B及图27B所示，在完成外延制程之后，邻近的外延源极/漏极区82保持分离。
图28A及图28B绘示了区域50P中的部件，并且图29A及图29B绘示了区域50N中的部件。在图28A至图29B中，第一ILD 88沉积在图26A至图27B所示的结构上方。第一ILD 88可由介电材料所形成，并且可通过任何合适的方法沉积，例如CVD、等离子体增强化学气相沉积(plasma-enhanced CVD,PECVD)、或FCVD。介电材料可包括磷硅酸盐玻璃(Phospho-Silicate Glass,PSG)、硼硅酸盐玻璃(Boro-Silicate Glass,BSG)、硼磷硅酸盐玻璃(Boro-Doped Phospho-Silicate Glass,BPSG)、未掺杂的硅酸盐玻璃(Undoped SilicateGlass,USG)等。可通过使用任何可接受的制程形成其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer,CESL)87设置在第一ILD 88及外延源极/漏极区82、硬遮罩74、及栅极间隔物86之间。CESL 87可包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，具有与上方的第一ILD 88的材料不同的蚀刻速率。
图30A及图30B绘示了区域50P中的部件，并且图31A及图31B绘示了区域50N中的部件。在图30A至图31B中，可进行例如CMP的平坦化制程，以将第一ILD 88的顶表面与虚设栅极72的顶表面齐平(level)。平坦化制程也可移除位于虚设栅极72上的遮罩74、以及沿着遮罩74侧壁的栅极密封间隔物80及栅极间隔物86的部分。在平坦化制程之后，虚设栅极72、栅极密封间隔物80、栅极间隔物86、及第一ILD 88的顶表面为齐平的。因此，虚设栅极72的顶表面通过第一ILD 88露出。
图32A及图32B绘示了区域50P中的部件，并且图33A及图33B绘示了区域50N中的部件。在图32A至图33B中，在(多个)蚀刻步骤中移除虚设栅极72，因此形成凹槽90。也可移除凹槽90中虚设介电层60的部分。在一些实施例中，仅将虚设栅极72移除，且将虚设介电层60保留并被凹槽90所露出。在一些实施例中，从晶粒的第一区(例如，核心逻辑(core logic)区)中的凹槽90移除虚设介电层60，并保留在晶粒的第二区(例如，输入/输出区)中的凹槽90中。在一些实施例中，通过非等向性干式蚀刻制程来移除虚设栅极72。例如，蚀刻制程可包括使用(多种)反应气体的干式蚀刻制程，其选择性地蚀刻虚设栅极72而不蚀刻第一ILD88或栅极间隔物86。每个凹槽90露出相应鳍片52的通道区58。每个通道区58设置在相邻的外延源极/漏极区82对之间。在移除制程中，当蚀刻虚设栅极72时，虚设介电层60可用作蚀刻停止层。然后可在移除虚设栅极72之后可选地移除虚设介电层60。
图34A及图34B绘示了区域50P中的部件，并且图35A及图35B绘示了区域50N中的部件。在图34A至图35B中，形成栅极介电层92及栅极电极94用于替代栅极。图35C绘示了图34B及图35B的区域89的详细视图。栅极介电层92共形地沉积在凹槽90中，例如在鳍片52的顶表面及侧壁上以及栅极密封间隔物80/栅极间隔物86的侧壁上。栅极介电层92也可形成在第一ILD 88的顶表面上。根据一些实施例，栅极介电层92包括氧化硅、氮化硅、或其多层。在一些实施例中，栅极介电层92为高k介电材料，并且在这些实施例中，栅极介电层92可具有大于约7.0的k值，并且可包括金属氧化物或下列材料的硅酸盐(silicate)：Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其组合。栅极介电层92的形成方法可包括分子束沉积(Molecular-BeamDeposition,MBD)、ALD、PECVD等。在部分的虚设栅极介电质60保留在凹槽90中的实施例中，栅极介电质层92包括虚设栅极介电质60的材料(例如，SiO)。
栅极电极94分别沉积在栅极介电层92上方，并填充凹槽90的剩余部分。栅极电极94可为例如下列含金属材料：TiN、TiO、TaN、TaC、Co、Ru、Al、W、其组合、或其多层。举例而言，虽然图34B及图35B中绘示出单层栅极电极94，但是如图35C所示栅极电极94可包括任意数量的衬层94A、任意数量的功函数调谐层94B、及填充材料94C。在填充栅极电极94之后，可进行例如CMP的平坦化制程，以移除栅极介电层92的多余部分及栅极电极94的材料，这些多余部分位于ILD88的顶表面上方。栅极电极94及栅极介电层92的材料的剩余部分因此形成所得的FinFETs的替代栅极。栅极电极94及栅极介电层92可统称为“栅极堆叠”。栅极及栅极堆叠可沿着鳍片52的通道区58的侧壁延伸。
区域50N及区域50P中的栅极介电层92的形成可同时发生，使得每个区域中的栅极介电层92是由相同的材料所形成，并且栅极电极94的形成可同时发生，使得每个区域中的栅极电极94是由相同的材料所形成。在一些实施例中，可通过不同的制程来形成每个区域中的栅极介电层92，使得栅极介质层92可为不同的材料，及/或可通过不同的制程来形成每个区域中的栅极电极94，使得栅极电极94可为不同的材料。当使用不同的制程时，可使用各种遮蔽步骤来遮蔽及露出适当的区域。
图36A及图36B绘示了区域50P中的部件，并且图37A及图37B绘示了区域50N中的部件。在图36A至图37B中，第二ILD 108沉积在第一ILD 88上方。在一实施例中，第二ILD 108是通过流动式CVD方法形成的流动式膜(flowable film)。在一些实施例中，第二ILD 108是由例如PSG、BSG、BPSG、USG等的介电材料所形成，并且可通过例如CVD及PECVD的任何合适的方法来沉积。
图38A及图38B绘示了区域50P中的部件，并且图39A及图39B绘示了区域50N中的部件。在图38A至图39B中，根据一些实施例，穿过第二ILD 108及第一ILD 88形成栅极接触件110及源极/漏极接触件112。源极/漏极接触件112的开口穿过第一ILD 88及第二ILD 108形成，且栅极接触件110的开口穿过第二ILD 108形成。可使用可接受的光学微影及蚀刻技术来形成开口。衬层及导电材料形成在开口中，上述衬层例如扩散阻障层、粘着层等。衬层可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍等。可进行例如CMP的平坦化制程，以从ILD 108的表面移除多余的材料。剩余的衬层及导电材料形成开口中的源极/漏极接触件112及栅极接触件110。可进行退火制程以在外延源极/漏极区82及源极/漏极接触件112之间的界面处形成硅化物(silicide)。源极/漏极接触件112实体及电性耦合至外延源极/漏极区82，并且栅极接触件110实体及电性耦合至栅极电极94。源极/漏极接触件112及栅极接触件110可在不同的制程中形成，或者可在相同的制程中形成。尽管将源极/漏极接触件112及栅极接触件110绘示为形成在相同的剖面中，但是应理解的是，每一个源极/漏极接触件112及栅极接触件110中可形成在不同的剖面中，这可避免接触件的短路。
本公开的实施例可达到多个优点。在对晶圆的第一外延层及第二外延层进行CMP制程之前移除硬遮罩层，允许了在CMP制程期间在第一外延层及第二外延层的顶表面上更平衡及均匀的负载效应，并且允许了在CMP制程期间使第一外延层的抛光速率更接近于第二外延层的抛光速率。硬遮罩层在CMP制程期间是潜在的划痕源，因此在CMP制程之前将其移除会导致在CMP制程之后第一外延层及第二外延层的顶表面上的表面划痕的数量减少。此外，本文公开的实施例允许更容易地从对准标记沟槽的底部及从晶圆的表面移除在CMP制程期间所使用的CMP浆料。这将允许在随后的图案化制程期间减少随后沉积在晶圆外周上的膜的剥离。在本文公开的实施例也允许了晶圆的顶表面在CMP制程之后具有更均匀的形貌，以及允许了在进一步制程中晶圆的外周降低最小几何部件的尺寸(临界尺寸CD)变异。在CMP制程之后，晶圆外周的抛光的顶表面的水平面实质上接近晶圆中心处的抛光的顶表面的水平面。再者，通过在CMP制程之前移除硬遮罩层结合在CMP制程期间使用CMP浆料，可降低CMP制程对抛光时间的敏感度。
根据一实施例，一种方法，包括：形成第一外延层于基板上方，以形成晶圆；沉积介电层于第一外延层上方；图案化介电层以形成开口；通过开口蚀刻第一外延层，以形成凹槽；形成第二外延层于凹槽中；蚀刻介电层，以露出第一外延层的顶表面；及平坦化第一外延层的露出的顶表面及第二外延层的顶表面。在一实施例中，介电层包括氧化物或氮化物。在一实施例中，在蚀刻介电层之后，第二外延层的顶表面高于第一外延层的露出的顶表面。在一实施例中，蚀刻介电层的步骤包括使用稀氢氟酸(dilute hydrofluoric acid,dHF)的湿式蚀刻制程。在一实施例中，第一外延层包括第一材料且第二外延层包括第二材料，其中第一材料具有与第二材料不同的晶格常数。在一实施例中，平坦化第一外延层的露出的顶表面及第二外延层的顶表面的步骤包括对晶圆的顶表面进行化学机械平坦化(chemicalmechanical planarization,CMP)制程。在一实施例中，在平坦化第一外延层的露出的顶表面及第二外延层的顶表面之后，晶圆的顶表面上的表面划痕的总数为4x101或更低。在一实施例中，方法还包括在平坦化第一外延层的露出的顶表面及第二外延层的顶表面之后的湿清洁制程，其中晶圆包括形成对准标记的多个沟槽，且其中在湿清洁制程之后，对准标记的所述沟槽的底部具有8xl02或更少的未移除的浆料颗粒。
根据又一实施例，一种方法，包括：形成第一掺杂区及第二掺杂区于基板的顶部；成长第一外延层于基板上方，其中第一外延层直接接触第一掺杂区及第二掺杂区；沉积硬遮罩层于第一外延层上方；蚀刻硬遮罩层的第一部分中的开口，以露出第一外延层的第一顶表面；通过开口蚀刻第一外延层以形成凹槽，其中凹槽位于第一掺杂区正上方；成长第二外延层于凹槽中；移除硬遮罩层的多个剩余部分以露出第一外延层的第二顶表面，其中第二外延层的顶表面高于第一外延层的露出的第二顶表面；及平坦化第二外延层的顶表面及第一外延层的露出的第二顶表面。在一实施例中，在移除硬遮罩层的所述剩余部分之后，第二外延层的一部分直接接触第一外延层的最顶表面。在一实施例中，在平坦化的步骤之后，第二外延层的顶表面以第一高度位于第一掺杂区的顶表面的上，且第一外延层的顶表面以第二高度位于第二掺杂区的顶表面的上，第一高度在约30nm至约80nm的范围，第二高度在约30nm至约80nm的范围。在一实施例中，第一高度与第二高度相同。在一实施例中，第一外延层包括硅且第二外延层包括硅锗。在一实施例中，蚀刻硬遮罩层的第一部分中的开口的步骤包括等离子体蚀刻制程。
根据又一实施例，一种方法，包括：形成第一外延层于基板上方；形成凹槽于第一外延层中；形成第二外延层于凹槽中；及平坦化第一外延层的顶表面及第二外延层的顶表面，其中平坦化第一外延层的顶表面及第二外延层的顶表面的步骤包括使用化学机械抛光(chemical mechanical polish,CMP)浆料，CMP浆料包括选择性地降低第一外延层的移除速率的聚合物，其中浆料包括具有约0.5至约1.5重量百分比的范围的浓度的磨料。在一实施例中，浆料包括增加材料移除的速率的酸。在一实施例中，酸包括乳酸、乙酸、甲酸、柠檬酸、或草酸。在一实施例中，酸的浓度在约5％至约35％的范围。在一实施例中，磨料具有在约25nm至约45nm的范围的平均尺寸。在一实施例中，聚合物包括聚乙二醇。
以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可更加理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且可在不违背本发明的精神及范围下，做各式各样的改变、取代及替换。因此，本发明的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一第一外延层于一基板上方，以形成一晶圆；
沉积一介电层于该第一外延层上方；
图案化该介电层以形成一开口；
通过该开口蚀刻该第一外延层，以形成一凹槽；
形成一第二外延层于该凹槽中；
蚀刻该介电层，以露出该第一外延层的一顶表面；及
平坦化该第一外延层的该露出的顶表面及该第二外延层的一顶表面。
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