CN115019852A - 基于忆阻器的存算一体时序同步计算单元及方法 - Google Patents

基于忆阻器的存算一体时序同步计算单元及方法 Download PDF

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CN115019852A CN202210459799.5A CN202210459799A CN115019852A CN 115019852 A CN115019852 A CN 115019852A CN 202210459799 A CN202210459799 A CN 202210459799A CN 115019852 A CN115019852 A CN 115019852A
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段杰斌
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Abstract

本发明提供一种基于忆阻器的存算一体时序同步计算单元及方法，包括：第一MOS管、第二MOS管、第一、第二忆阻器、电阻以及电流源；第一、第二忆阻器分别输入第一、第二控制电压；第一MOS管的栅极接收开关信号，漏极接收输入的计算电压，源极与忆阻器连接；第二MOS管的栅极与忆阻器连接，源极与电流源的正极连接，漏极输出计算结果；电阻的一端与第二MOS管的栅极连接，另一端与电源负极连接；电流源的负极与电源负极连接；当计算电压以及忆阻器的阻性满足预设条件的情况下，通过第二MOS管M2输出存算一体时序同步的计算结果。本发明能够通过第一忆阻器和第二忆阻器进行同步的乘加计算，实现保证计算过程的并行性，从而提高计算的精确度。

Description

基于忆阻器的存算一体时序同步计算单元及方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于忆阻器的存算一体时序同步计算单元及方法。
背景技术
存算一体技术，旨在把传统以计算为中心的架构转变为以数据为中心的架构，其直接利用存储器进行数据处理，从而把数据存储与计算融合在同一个芯片当中，可以彻底消除冯诺依曼计算架构瓶颈，特别适用于深度学习神经网络这种大数据量大规模并行的应用场景。
当前主流的存算一体电路主要是基于忆阻器实现，忆阻器是一种非易失性器件，通过控制信号可以改变其阻值，高阻为“1”，低阻为“0”通过阻值的变化可以表示存储的数据。
当存算一体的计算速度越来越快的同时也要确保计算的并行性，如果有的计算单元计算速度比较快，有的单元计算速度比较慢，那有可能会影响电路的精确性和时序性，因此如何保证计算的并行性是需要解决的问题。
发明内容
本发明提供一种基于忆阻器的存算一体时序同步计算单元及方法，用以解决现有技术中存算一体电路计算并行性较差的缺陷，实现保证计算过程的并行性，从而提高计算的精确度。
本发明提供一种基于忆阻器的存算一体时序同步计算单元，包括：
第一MOS管M1、第二MOS管M2、相互连接的第一忆阻器RRAM1和第二忆阻器RRAM2、电阻以及电流源；
在设置的时钟信号为时钟下降沿的情况下，所述第一忆阻器RRAM1和第二忆阻器RRAM2分别输入第一控制电压和第二控制电压以呈现不同的阻性；
所述第一MOS管M1的栅极接收开关信号，漏极接收输入的计算电压，源极与所述第一忆阻器RRAM1的一端连接；
在设置的时钟信号为时钟上升沿的情况下，且计算电压大于第一MOS管M1的阈值电压，第一MOS管MI导通；
所述第二MOS管M2的栅极与所述第二忆阻器RRAM2的一端连接，源极与所述电流源的正极连接，漏极输出计算结果；
所述第一MOS管M2输出的计算电压进行分压得到节点电压，在节点电压大于第二MOS管M2的阈值电压的情况下，第二MOS管M2导通；
所述电阻的一端与第二MOS管M2的栅极连接，另一端与电源负极连接；所述电流源的负极与电源负极连接；
当第一MOS管M1接收所述开关信号后，基于所述计算电压以及第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，所述第一MOS管M1和第二MOS管M2均为NMOS管。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，所述第一忆阻器RRAM1和第二忆阻器RRAM2相互并联或串联。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，所述第一忆阻器RRAM1和第二忆阻器RRAM2的电阻的阻性包括低阻态和高阻态；
其中，所述低阻态包括极低阻和低阻，所述高阻态包括高阻和极高阻。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，所述第一忆阻器RRAM1与第一控制电压连接，所述第二忆阻器RRAM2与第二控制电压连接；
所述第一忆阻器RRAM1基于所述第一控制电压的高电平呈现低阻态，基于所述第一控制电压的低电平呈现高阻态；
所述第二忆阻器RRAM2基于所述第二控制电压的高电平呈现低阻态，基于所述第二控制电压的低电平呈现高阻态。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，还包括：第一晶体管和第二晶体管；
所述第一晶体管、第二晶体管和第二MOS管M2共栅共源连接。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，所述电流源为偏置电流源或由MOS管构成的电流镜。
本发明还提供一种基于忆阻器的存算一体时序同步计算方法，包括：
在设置的时钟信号为时钟下降沿的情况下，通过第一忆阻器RRAM1基于第一控制电压确认阻性，通过第二忆阻器RRAM2基于第二控制电压确认阻性；
在设置的时钟信号为时钟上升沿的情况下，输入计算电压并在所述计算电压大于第一MOS管M1的阈值电压的情况下通过所述第一MOS管M1的漏极输出计算电压；
通过所述第一忆阻器RRAM1、第二忆阻器RRAM2和电阻对所述计算电压进行分压得到节点电压以控制所述第二MOS管M2的导通；
在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，基于所述计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算方法，所述在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，基于所述计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果，包括：
在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，判断所述第一忆阻器RRAM1和第二忆阻器RRAM2的阻性是否均为低阻；
在所述第一忆阻器RRAM1和第二忆阻器RRAM2的阻性均为低阻的情况下，结合计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻值，通过第二MOS管M2输出存算一体时序同步的计算结果。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算方法，在设置的时钟信号为时钟下降沿的情况下，通过第一忆阻器RRAM1基于第一控制电压确认阻性，通过第二忆阻器RRAM2基于第二控制电压确认阻性之前，还包括：
设置时钟信号以控制同步计算单元的时序；
其中，所述时钟信号为方波，按周期在低电平和高电平之间进行跳变。
本发明提供的基于忆阻器的存算一体时序同步计算单元及方法，通过接收开关信号使整个计算单元进行工作，输入的计算电压满足第一MOS管M1和第二MOS管M2的导通条件以使电路导通，并基于第一忆阻器RRAM1和第二忆阻器RRAM2的阻性结合输入电压进行计算，得到计算结果。本发明能够通过第一忆阻器RRAM1和第二忆阻器RRAM2进行同步的乘加计算，实现保证计算过程的并行性，从而提高计算的精确度。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的基于忆阻器的存算一体时序同步计算单元的电路图之一；
图2是本发明提供的基于忆阻器的存算一体时序同步计算单元的电路图之二；
图3是本发明提供的基于忆阻器的存算一体时序同步计算单元的电路图之三；
图4是本发明提供的基于忆阻器的存算一体时序同步计算单元的阵列电路图；
图5是本发明提供的基于忆阻器的存算一体时序同步计算方法的流程图之一；
图6是本发明提供的基于忆阻器的存算一体时序同步计算方法的流程图之二。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1-图6描述本发明的基于忆阻器的存算一体时序同步计算单元及方法。
参照图1，本发明提供的基于忆阻器的存算一体时序同步计算单元，包括：第一MOS管M1、第二MOS管M2、相互连接的第一忆阻器RRAM1和第二忆阻器RRAM2、电阻以及电流源；
在设置的时钟信号为时钟下降沿的情况下，所述第一忆阻器RRAM1和第二忆阻器RRAM2分别输入第一控制电压和第二控制电压以呈现不同的阻性；
所述第一MOS管M1的栅极接收开关信号，漏极接收输入的计算电压，源极与所述第一忆阻器RRAM1的一端连接；
在设置的时钟信号为时钟上升沿的情况下，且计算电压大于第一MOS管M1的阈值电压，第一MOS管MI导通；
所述第二MOS管M2的栅极与所述第二忆阻器RRAM2的一端连接，源极与所述电流源的正极连接，漏极输出计算结果；
所述第一MOS管M2输出的计算电压进行分压得到节点电压，在节点电压大于第二MOS管M2的阈值电压的情况下，第二MOS管M2导通；
所述电阻的一端与第二MOS管M2的栅极连接，另一端与电源负极连接；所述电流源的负极与电源负极连接；
当第一MOS管M1接收所述开关信号后，基于所述计算电压以及第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果。
具体地，本实施例可将第一忆阻器RRAM1和第二忆阻器RRAM2看做一个忆阻器组，由忆阻器组实现计算过程的并行性，其中第一忆阻器RRAM1和第二忆阻器RRAM2的连接关系可任意设置为串联或并联。
第一MOS管M1的源极、第一忆阻器RRAM1的一端、第二忆阻器RRAM2的一端共同连接；第一MOS管M1的栅极接计算单元开关信号S11；第一MOS管M1的漏极接计算电压的输入信号VI；第一忆阻器RRAM1的另一端、第二忆阻器RRAM2的另一端、第一电阻的一端以及第二MOS管M2的栅极共同连接；第二MOS管M2的源级接电流源的正极；第一忆阻器RRAM1、第二忆阻器RRAM2分别连接阻值控制电压VSET1、VSET2；第二MOS管M2的漏极作为本同步计算单元的输出端IOUT11，用于输出计算结果；第一电阻的另一端、电流源的负极与电源负极相连。
第一忆阻器RRAM1和第二忆阻器RRAM2分别根据控制电压呈现不同的阻性，在满足预设条件的情况下，即第一忆阻器RRAM1和第二忆阻器RRAM2均为低阻的情况下，结合输入的计算电压、第一忆阻器RRAM1的阻值、第二忆阻器RRAM2的阻值以及电阻的阻值进行乘加计算，通过第二MOS管M2的漏极输出计算结果。
可以理解为，本实施将第一忆阻器RRAM1和第二忆阻器RRAM2的阻性拟定为神经网络的激励值和权重的计算方式。第一忆阻器RRAM1的阻性大小拟定为输入值，即激励值；第二忆阻器RRAM2的阻性大小拟定为权重，通过权重和激励值进行卷积计算可认定为第一忆阻器RRAM1和第二忆阻器RRAM2之间的乘加计算。
需要说明的是，第一MOS管M1和第二MOS管M2的源极和漏极可相互替换。第一MOS管M1和第二MOS管M2均为NMOS管。电阻也可选用为忆阻器，其功能作用和电阻相同。
本发明提供的基于忆阻器的存算一体时序同步计算单元，通过接收开关信号使整个计算单元进行工作，输入的计算电压满足第一MOS管M1和第二MOS管M2的导通条件以使电路导通，并基于第一忆阻器RRAM1和第二忆阻器RRAM2的阻性结合输入电压进行计算，得到计算结果。本发明能够通过第一忆阻器RRAM1和第二忆阻器RRAM2进行同步的乘加计算，实现保证计算过程的并行性，从而提高计算的精确度。
基于以上实施例，所述第一忆阻器RRAM1和第二忆阻器RRAM2相互并联或串联。
参照图2，本实施例中的第一忆阻器RRAM1和第二忆阻器RRAM2之间为相互串联，同样能够实现通过第一忆阻器RRAM1和第二忆阻器RRAM2进行同步的乘加计算，实现保证计算过程的并行性，从而提高计算的精确度。
基于以上实施例，所述第一忆阻器RRAM1和第二忆阻器RRAM2的电阻的阻性包括低阻态和高阻态；
其中，所述低阻态包括极低阻和低阻，所述高阻态包括高阻和极高阻。
所述第一忆阻器RRAM1基于所述第一控制电压的高电平呈现低阻态，基于所述第一控制电压的低电平呈现高阻态；
所述第二忆阻器RRAM2基于所述第二控制电压的高电平呈现低阻态，基于所述第二控制电压的低电平呈现高阻态。
具体地，第一忆阻器RRAM1和第二忆阻器RRAM2的阻性可分为：低低阻(LLRS)、低阻(LRS)、高阻(HRS)、高高阻(HHRS)。
通过调整控制电压从而使得第一忆阻器RRAM1和第二忆阻器RRAM2呈现不同的阻性，具体表现为：
当控制电压VSET1、VSET2输入高电平(1)时，忆阻器写入低阻态LRS；当阻值控制电压VSET1、VSET2输入低电平(0)时，忆阻器写入高阻态HRS。
基于以上实施例，还包括：第一晶体管和第二晶体管；
所述第一晶体管、第二晶体管和第二MOS管M2共栅共源连接。
参照图3，本实施例的第一晶体管M3、第二晶体管M4和第二MOS管M2共栅共源连接，从而增加了电路输出的精确性。
根据本发明提供的一种基于忆阻器的存算一体时序同步计算单元，所述电流源为偏置电流源或由MOS管构成的电流镜。
具体的，电流源可以为偏置电流源IBIAS1，也可以为由MOS管构成的各种电流镜来提供稳定的IO A电流。
参照图4，本发明提供的基于忆阻器的存算一体时序同步计算单元可构成阵列电路，阵列电路由多个计算单元进行扩展得到，从而能够支持更大规模的电流乘加运算。
需要说明的是，节点WL1、节点WL2···节点WLK上的电压为VSET11、VSET12···VL1K；节点WLB1、节点WLB2···节点WLB2K上的电压为VSET21、VSET22···VSET2K；节点WI上的电压为VI。K和N为正整数。
在神经网络中，权重和激励进行卷积运算，将上述实施例中的基于忆阻器的存算一体时序同步单元构成的KxN的阵列，看做一个代表KxN个权重的矩阵矩阵，通过输入的电压信号(激励)，输出一个电流信号代表乘加的结果。
本实施例以第一列为例，K个存算一体时序同步单元的输出电流IOUT11、IOUT21···IOUTK1在节点BL1共同连接；得到乘加电流I1，I1可表示为：
I1＝VI*(W11*Vin1+W21*Vin2+···+WK1*VinK)*IO
(1)
同理可获得剩余N-1列的I2、I3···IN乘加电流的值。
本实施例的阵列电路能够将K x N个所述计算单元的计算同步进行，防止了计算信号以及计算时间不同步的情况。通过时序控制也可以保证乘加电流的稳定性，并且不会存在计算不能同时结束的情况。
参照图5，本发明还提供一种基于忆阻器的存算一体时序同步计算方法，包括以下步骤：
步骤510、在设置的时钟信号为时钟下降沿的情况下，通过第一忆阻器RRAM1基于第一控制电压确认阻性，通过第二忆阻器RRAM2基于第二控制电压确认阻性；
步骤520、在设置的时钟信号为时钟上升沿的情况下，输入计算电压并在所述计算电压大于第一MOS管M1的阈值电压的情况下通过所述第一MOS管M1的漏极输出计算电压；
步骤530、通过所述第一忆阻器RRAM1、第二忆阻器RRAM2和电阻对所述计算电压进行分压得到节点电压以控制所述第二MOS管M2的导通；
步骤540、在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，基于所述计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果。
具体地，本实施例通过根据设置的时钟信号是计算单元电路进行写和读两个操作。具体体现为：
当时钟信号CLK的时钟下降沿到来时，对第一忆阻器RRAM1进行写操作：通过电压输入的第一控制电压VSET1对第一忆阻器RRAM1写入阻值；第一忆阻器RRAM1存储的阻值对应输入值Vin的值。
当CLK的时钟上升沿来临时，对电路乘加结果进行读操作：对电路输入计算电压VI；当电压输入端S11大于M1的阈值电压Vth1，第一MOS管M1导通，计算单元正常工作；VI在第一忆阻器RRAM1、第二忆阻器RRAM2、电阻R3上分压；将第一忆阻器RRAM1的另一端、第二忆阻器RRAM2的另一端、电阻R3的一端、第二MOS管M2的栅极共同连接的节点定义为Vp；Vp的节点电压连接第二MOS管M2的栅极，以控制M2的导通，第二MOS管M2的导通条件可以由如下表达式表示：
Vp＞Vth2>VI x R3/((R1//R2)+R3)
(2)
其中，R1和R2分别为RRAM1和RRAM2的阻值；R1//R2代表第一忆阻器RRAM1和第二忆阻器RRAM2的并联；Vth为第二MOS管M2的导通电压。
举例来说，定义低阻LRS为10K ohms，高阻HRS为100K ohms，Vth>2/3VI。
对于RRAM1来说，当阻值控制电压VSET1为高电平时，R1变为LRS，当阻值控制电压VSET1为低电平时，R1变为HRS。对于R2来说，当阻值为LRS时，权重W代表为1，当阻值为HRS时，权重W代表为0；VSET2用来设定权重值W的大小。下表表示了VI、R1、R2、R3对应的IOUT11的真值表。
表1：
Figure BDA0003620126040000111
由此可以看出，当施加VI计算电压时，只有当R1代表的输入值Vin和R2代表的权重W都为1时，也就是R1、R2都为低阻LRS时。计算单元才输出IO A，其余情况计算单元输出0A。
基于以上实施例，所述在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，基于所述计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果，包括：
在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，判断所述第一忆阻器RRAM1和第二忆阻器RRAM2的阻性是否均为低阻；
在所述第一忆阻器RRAM1和第二忆阻器RRAM2的阻性均为低阻的情况下，结合计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻值，通过第二MOS管M2输出存算一体时序同步的计算结果。
具体地，本实施例根据通过分压后的节点电压与第二MOS管M2的导通电压相比，确认第二MOS管导通。在第一忆阻器RRAM1和第二忆阻器RRAM2均为低阻的情况下，即两者的输入信号均为“1”。将第一忆阻器RRAM1和第二忆阻器RRAM2的阻值大小作为神经网络卷积计算的激励值和权重进行乘加计算，并结合计算电压和电阻，得到计算结果。
基于以上实施例，在设置的时钟信号为时钟下降沿的情况下，通过第一忆阻器RRAM1基于第一控制电压确认阻性，通过第二忆阻器RRAM2基于第二控制电压确认阻性之前，还包括：
设置时钟信号以控制同步计算单元的时序；
其中，所述时钟信号为方波，按周期在低电平和高电平之间进行跳变。
参照图6，图6为本发明提供的基于忆阻器的存算一体时序同步计算方法的流程图之二，包括以下步骤：
步骤610、等待时钟下降沿到来；
步骤611、VSET1设定RRAM1；
步骤612、VSET2设定RRAM2；
步骤620、等待时钟上升沿到来(M1开启)；
步骤630、RRAM1、RRAM2和R1分压；
步骤640、判断分压的节点电压是否大于M2；若是则执行步骤650，若否则返回步骤610；
步骤650、输出I-O。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种基于忆阻器的存算一体时序同步计算单元，其特征在于，包括：第一MOS管M1、第二MOS管M2、相互连接的第一忆阻器RRAM1和第二忆阻器RRAM2、电阻以及电流源；
在设置的时钟信号为时钟下降沿的情况下，所述第一忆阻器RRAM1和第二忆阻器RRAM2分别输入第一控制电压和第二控制电压以呈现不同的阻性；
所述第一MOS管M1的栅极接收开关信号，漏极接收输入的计算电压，源极与所述第一忆阻器RRAM1的一端连接；
在设置的时钟信号为时钟上升沿的情况下，且计算电压大于第一MOS管M1的阈值电压，第一MOS管MI导通；
所述第二MOS管M2的栅极与所述第二忆阻器RRAM2的一端连接，源极与所述电流源的正极连接，漏极输出计算结果；
所述第一MOS管M2输出的计算电压进行分压得到节点电压，在节点电压大于第二MOS管M2的阈值电压的情况下，第二MOS管M2导通；
所述电阻的一端与第二MOS管M2的栅极连接，另一端与电源负极连接；所述电流源的负极与电源负极连接；
当第一MOS管M1接收所述开关信号后，基于所述计算电压以及第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果。
2.根据权利要求1所述的基于忆阻器的存算一体时序同步计算单元，其特征在于，所述第一MOS管M1和第二MOS管M2均为NMOS管。
3.根据权利要求1所述的基于忆阻器的存算一体时序同步计算单元，其特征在于，所述第一忆阻器RRAM1和第二忆阻器RRAM2相互并联或串联。
4.根据权利要求3所述的基于忆阻器的存算一体时序同步计算单元，其特征在于，所述第一忆阻器RRAM1和第二忆阻器RRAM2的电阻的阻性包括低阻态和高阻态；
其中，所述低阻态包括极低阻和低阻，所述高阻态包括高阻和极高阻。
5.根据权利要求4所述的基于忆阻器的存算一体时序同步计算单元，其特征在于，所述第一忆阻器RRAM1基于所述第一控制电压的高电平呈现低阻态，基于所述第一控制电压的低电平呈现高阻态；
所述第二忆阻器RRAM2基于所述第二控制电压的高电平呈现低阻态，基于所述第二控制电压的低电平呈现高阻态。
6.根据权利要求1所述的基于忆阻器的存算一体时序同步计算单元，其特征在于，还包括：第一晶体管和第二晶体管；
所述第一晶体管、第二晶体管和第二MOS管M2共栅共源连接。
7.根据权利要求1所述的基于忆阻器的存算一体时序同步计算单元，其特征在于，所述电流源为偏置电流源或由MOS管构成的电流镜。
8.一种基于权利要求1-7任一所述的基于忆阻器的存算一体时序同步计算单元实现的基于忆阻器的存算一体时序同步计算方法，其特征在于，包括：
在设置的时钟信号为时钟下降沿的情况下，通过第一忆阻器RRAM1基于第一控制电压确认阻性，通过第二忆阻器RRAM2基于第二控制电压确认阻性；
在设置的时钟信号为时钟上升沿的情况下，输入计算电压并在所述计算电压大于第一MOS管M1的阈值电压的情况下通过所述第一MOS管M1的漏极输出计算电压；
通过所述第一忆阻器RRAM1、第二忆阻器RRAM2和电阻对所述计算电压进行分压得到节点电压以控制所述第二MOS管M2的导通；
在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，基于所述计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果。
9.根据权利要求8所述的基于忆阻器的存算一体时序同步计算方法，其特征在于，所述在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，基于所述计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻性，通过第二MOS管M2输出存算一体时序同步的计算结果，包括：
在所述节点电压大于所述第二MOS管M2导通阈值电压的情况下，判断所述第一忆阻器RRAM1和第二忆阻器RRAM2的阻性是否均为低阻；
在所述第一忆阻器RRAM1和第二忆阻器RRAM2的阻性均为低阻的情况下，结合计算电压、电阻、第一忆阻器RRAM1和第二忆阻器RRAM2的阻值，通过第二MOS管M2输出存算一体时序同步的计算结果。
10.根据权利要求8所述的基于忆阻器的存算一体时序同步计算方法，其特征在于，在设置的时钟信号为时钟下降沿的情况下，通过第一忆阻器RRAM1基于第一控制电压确认阻性，通过第二忆阻器RRAM2基于第二控制电压确认阻性之前，还包括：
设置时钟信号以控制同步计算单元的时序；
其中，所述时钟信号为方波，按周期在低电平和高电平之间进行跳变。
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