CN115017071A - 基于fpga srio的多cpu表决系统 - Google Patents

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卿宰波
张瑜
周文
徐金平
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Abstract

本方案属于计算机技术领域，具体涉及基于FPGA SRIO的多CPU表决系统。包括一个FPGA和不少于两个CPU，所述FPGA包括管控单元、内部接口单元和外部接口单元，所述内部接口单元包括不少于两个SRIO接口单元，每个SRIO接口单元与所述CPU对应连接，所述管控单元包括处理流程同步、异常状态管理和三区二表决；所述异常状态管理用于管理系统的异常情况；当发生异常状态后，FPGA通过中断线向CPU发起硬件中断，并提供寄存器，用于指示当前故障类型，CPU获取到当前中断类型之后，启动内部的故障隔离及恢复功能。当表决系统出现异常时，通过本系统实现了自主故障诊断、故障隔离及恢复功能，通过故障诊断隔离恢复手段，延长计算机工作时间，可应用于更广泛工作环境。

Description

基于FPGA SRIO的多CPU表决系统
技术领域
本方案属于计算机技术领域，具体涉及基于FPGA SRIO的多CPU表决系统。
背景技术
由于三冗余计算机独特的优势，在未来的各种类型的上面级、快速响应的液体小火箭、固体小运载、空射小运载和用于载人探月的重型运载火箭上将具有广泛的应用。
运载火箭与航天器采用三冗余架构计算机的型号较多，一般采用单点表决、单点接口或多台冗余等方案，从冗余程度与经济性上无法做到平衡，且无法适应长航时航天器计算机应用。
在实时性、自主性控制要求较高的应用环境，如火星探测、大机动变轨运输器等，不仅需要自主故障诊断与决策的能力，现有航天器计算机一般采用双机冗余、三机不可恢复故障冗余，所以需要设计一种一度故障后恢复与故障隔离技术，通过可重构与降级设计实现长时间的自主故障诊断与决策的能力。
申请号为CN202111342321.6的专利公开了基于三CPU冗余架构的飞行控制任务同步系统及方法，包括三个CPU模块，三个CPU模块之间通信连接；每个CPU模块均包括三个冗余时钟，每个CPU模块分别设置有处理器时钟，该处理器时钟同时对三个CPU模块的同一个冗余时钟发送时钟信号；每个CPU模块包括一FPGA模块，FPGA模块包括中断使能寄存器；FPGA模块对接收的时钟信号分频产生毫秒中断；三个CPU模块之间的毫秒中断通过表决产生一个同步毫秒中断。
上述方案实现了在三CPU各自独立执行高实时飞行控制任务情况下的任务同步，确保了控制输出三取二表决的过程中三CPU使用同一拍运算的结果值。但是在实时性、自主性控制要求较高的应用环境，如火星探测、大机动变轨运输器等，还需要自主故障诊断与决策的能力，解决火箭与航天器计算机系统在实时性较高应用环境下长时间全自主故障诊断问题，以及通过故障恢复重构方法保证长航时工作可靠性。
发明内容
本方案提供一种基于能自主故障诊断与决策修复的FPGA SRIO的多CPU表决系统。
为了达到上述目的，本方案提供一种基于FPGA SRIO的多CPU表决系统，包括一个FPGA和不少于两个CPU，
所述FPGA包括管控单元、内部接口单元和外部接口单元，所述内部接口单元包括不少于两个SRIO接口单元，每个SRIO接口单元与所述CPU对应连接，
所述管控单元包括处理流程同步、异常状态管理和三区二表决；所述异常状态管理用于管理系统的异常情况；
所述内部接口单元包括MESSAGE、DMA READ和DMA WRITE；
所述外部接口单元包括Aurora RX接口和Aurora TX接口，所述Aurora RX接口用于获取到板外系统发送的上行数据和上行帧信息，
管控单元根据帧信息，发起同步写请求，再通过内部接口单元中的SRIO DMAWRITE将数据搬运到CPU指定内存中，数据搬运完成后，向CPU发送MESSAGE，用于指示数据存放的位置、长度以及任务类型；
CPU将数据计算完成后，将数据存放到内存中，并通过MESSAGE通知FPGA当前已处理完成数据存放的位置、长度以及任务类型；
FPGA管控单元将收到的来自CPU的MESSAGE信息存放到相对应的独立的ram中，并启动MESSAGE信息的三取二表决；
表决之后管控单元获取到当前下行数据的帧信息，发起同步读请求，由内部接口单元中的DMA READ向对应CPU发起DMA READ操作；
CPU响应DMA READ请求之后，启动下行数据的三取二表决，并最终输出表决后的下行数据，由Aurora TX模块将数据发往其他系统；
当发生异常状态后，FPGA通过中断线向CPU发起硬件中断，并提供寄存器，用于指示当前故障类型，CPU获取到当前中断类型之后，启动内部的故障隔离及恢复功能。
本方案的有益效果：
（1）当表决系统出现异常时，通过本系统实现了自主故障诊断、故障隔离及恢复功能，通过故障诊断隔离恢复手段，延长计算机工作时间，可应用于更广泛工作环境。
(2)本方案采用三取二的原则进行故障识别，再采用三取二的原则对故障判断结果进行确认，然后通过寄存器，获取当前故障类型，CPU获取到当前中断类型之后，启动内部的故障隔离及恢复功能，进而提高了计算机系统的可靠性。
(3)本发明在编码实现上相对简单，可降低软件复杂度，也符合简单即可靠的编码原则。
进一步，还包括通过硬件复位重启CPU的方式。通过硬件将CPU重启，然后通过同步模块，在CPU重启完成后，将其同步到当前处理进程中。
进一步，所述异常状态具体情况信息如下：
a) CPU超时未完成DMA WRITE操作；
b) CPU超时未回复MESSAGE操作；
c) CPU超时未完成DMA READ操作；
d) CPU回复的MESSAGE错误；
e) CPU回复的DMA READ数据错误。
本系统可对多种异常状态进行管理诊断并修复，适用性强。保障了计算机的工作效率，提升了产品质量和客户体验。
进一步，所述系统包括三个CPU，分别是CPUA、CPUB和CPUC。
进一步，所述内部接口单元包括三个MESSAGE、三个DMA READ和三个DMA WRITE。
进一步，所述三取二表决将异常状态信息发送至异常状态管理。
进一步，所述外部接口单元将上行帧信息发送至处理流程同步，所述三取二表决将下行帧信息发送至处理流程同步。
附图说明
图1为本发明实施例的总体框架图。
具体实施方式
下面通过具体实施方式进一步详细说明：
实施例基本如附图1所示：
一种基于FPGA SRIO的多CPU表决系统，包括一个FPGA和三个CPU，分别是CPUA、CPUB和CPUC。
FPGA包括管控单元、内部接口单元和外部接口单元，内部接口单元包括三个SRIO接口单元，每个SRIO接口单元与CPU对应连接，
管控单元包括处理流程同步、异常状态管理和三区二表决；异常状态管理用于管理系统的异常情况；
异常状态具体情况信息如下：
a) CPU超时未完成DMA WRITE操作；
b) CPU超时未回复MESSAGE操作；
c) CPU超时未完成DMA READ操作；
d) CPU回复的MESSAGE错误；
e) CPU回复的DMA READ数据错误。
本系统可对多种异常状态进行管理诊断并修复，适用性强。
内部接口单元包括三个MESSAGE、三个DMA READ和三个DMA WRITE；
外部接口单元包括Aurora RX接口和Aurora TX接口，Aurora RX接口用于获取到板外系统发送的上行数据和上行帧信息。
管控单元根据外部接口单元发送的上行帧信息，发起同步写请求，再通过内部接口单元中的SRIO DMA WRITE将数据搬运到CPU指定内存中，数据搬运完成后，向CPU发送MESSAGE，用于指示数据存放的位置、长度以及任务类型。
CPU将数据计算完成后，将数据存放到内存中，并通过MESSAGE通知FPGA当前已处理完成数据存放的位置、长度以及任务类型。
FPGA管控单元将收到的来自CPU的MESSAGE信息存放到相对应的独立的ram中，并启动MESSAGE信息的三取二表决； 表决之后管控单元中的处理流程同步获取到当前下行数据的帧信息，发起同步读请求，由内部接口单元中的DMA READ向对应CPU发起DMA READ操作。
CPU响应DMA READ请求之后，启动下行数据的三取二表决，并最终输出表决后的下行数据，由Aurora TX模块将数据发往其他系统。
当发生异常状态后，FPGA通过中断线向CPU发起硬件中断，并提供寄存器，用于指示当前故障类型，CPU获取到当前中断类型之后，启动内部的故障隔离及恢复功能。也可以通过硬件将CPU重启，然后通过同步模块，在CPU重启完成后，将其同步到当前处理进程中。
以上所述的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和专利的实用性。本申请要求的保护范围应当以其权利要求的内容为准，说明书中的具体实施方式等记载可以用于解释权利要求的内容。

Claims (7)

1.基于FPGA SRIO的多CPU表决系统，包括一个FPGA和不少于两个CPU，
其特征在于：所述FPGA包括管控单元、内部接口单元和外部接口单元，所述内部接口单元包括不少于两个SRIO接口单元，每个SRIO接口单元与所述CPU对应连接，
所述管控单元包括处理流程同步、异常状态管理和三区二表决；所述异常状态管理用于管理系统的异常情况；
所述内部接口单元包括MESSAGE、DMA READ和DMA WRITE；
所述外部接口单元包括Aurora RX接口和Aurora TX接口，所述Aurora RX接口用于获取到板外系统发送的上行数据和上行帧信息，
管控单元根据帧信息，发起同步写请求，再通过内部接口单元中的SRIO DMA WRITE将数据搬运到CPU指定内存中，数据搬运完成后，向CPU发送MESSAGE，用于指示数据存放的位置、长度以及任务类型；
CPU将数据计算完成后，将数据存放到内存中，并通过MESSAGE通知FPGA当前已处理完成数据存放的位置、长度以及任务类型；
FPGA管控单元将收到的来自CPU的MESSAGE信息存放到相对应的独立的ram中，并启动MESSAGE信息的三取二表决；
表决之后管控单元获取到当前下行数据的帧信息，发起同步读请求，由内部接口单元中的DMA READ向对应CPU发起DMA READ操作；
CPU响应DMA READ请求之后，启动下行数据的三取二表决，并最终输出表决后的下行数据，由Aurora TX模块将数据发往其他系统；
当发生异常状态后，FPGA通过中断线向CPU发起硬件中断，并提供寄存器，用于指示当前故障类型，CPU获取到当前中断类型之后，启动内部的故障隔离及恢复功能。
2.根据权利要求1所述的基于FPGA SRIO的多CPU表决系统，其特征在于：还包括通过硬件复位重启CPU的方式。
3.根据权利要求1所述的基于FPGA SRIO的多CPU表决系统，其特征在于：
所述异常状态具体情况信息如下：
a)CPU超时未完成DMA WRITE操作；
b)CPU超时未回复MESSAGE操作；
c)CPU超时未完成DMA READ操作；
d)CPU回复的MESSAGE错误；
e)CPU回复的DMA READ数据错误。
4.根据权利要求1所述的基于FPGA SRIO的多CPU表决系统，其特征在于：所述系统CPU设有三个，分别是CPUA、CPUB和CPUC。
5.根据权利要求1所述的基于FPGA SRIO的多CPU表决系统，其特征在于：所述内部接口单元包括三个MESSAGE、三个DMA READ和三个DMA WRITE。
6.根据权利要求1所述的基于FPGA SRIO的多CPU表决系统，其特征在于：所述三取二表决将异常状态信息发送至异常状态管理。
7.根据权利要求1所述的基于FPGA SRIO的多CPU表决系统，其特征在于：所述外部接口单元将上行帧信息发送至处理流程同步，所述三取二表决将下行帧信息发送至处理流程同步。
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