CN115002362A - 具有减少的列固定模式噪声的图像传感器 - Google Patents

Abstract

本发明题为“具有减少的列固定模式噪声的图像传感器”。图像传感器可包括被布置成行和列的图像像素阵列。每列像素可耦接到电流源晶体管和阈值电压减轻电路。阈值电压减轻电路可以包括长p沟道器件，其产生用于电流源晶体管的参考电流。该减轻电路还包括自动归零晶体管和用于将全局控制电压传递到电流源晶体管的采样晶体管。可以使用控制电压生成器生成全局控制电压，该控制电压生成器包括电流镜像电路以及电流源晶体管和阈值电压减轻电路的复制品。

Description

具有减少的列固定模式噪声的图像传感器

技术领域

本发明整体涉及成像设备，并且更具体地讲，涉及具有大的像素阵列的图像传感器。

背景技术

图像传感器常常在诸如移动电话、相机和计算机的电子设备中用来捕获图像。在典型布置中，电子设备设置有布置成像素行和像素列的图像像素阵列。每个像素列连接到相应电流源。实际上，逐列的不同电流源之间可能存在不匹配，这产生了列固定模式噪声和水平阴影。

本文所述的实施方案就是在这种背景下出现的。

附图说明

图1是根据一些实施方案的具有图像传感器的例示性电子设备的示意图。

图2是根据一些实施方案的用于从图像传感器读出图像信号的例示性像素阵列以及相关联的行和列控制电路的示意图。

图3是根据一些实施方案的耦接到例示性电流源和阈值电压失配减轻电路的图像传感器像素的示意图。

图4是根据一些实施方案的例示性阈值电压失配减轻电路的电路图。

图5是根据一些实施方案的例示性控制电压生成器的示意图。

图6是根据一些实施方案的示出在操作结合图3-图5所示类型的电流源和阈值电压失配减轻电路时涉及的例示性信号波形的时序图。

具体实施方式

本发明的实施方案涉及图像传感器。本领域的技术人员应当理解，本发明的例示性实施方案可在不具有一些或所有这些具体细节的情况下实践。在其他情况下，为了避免不必要地模糊本发明的实施方案，未详细描述众所周知的操作。

诸如数码相机、计算机、蜂窝电话和其他电子设备的电子设备可包括图像传感器，该图像传感器收集传入的光以捕获图像。图像传感器可包括像素阵列。图像传感器中的像素可包括将传入的光转换成图像信号的光敏元件，诸如光电二极管。图像传感器可具有任何数量(例如，数百或数千或更多)的像素。典型的图像传感器可例如具有数百或数千或数百万的像素(例如，百万像素)。图像传感器可包括控制电路(诸如用于操作像素的电路)和用于读出与由光敏元件生成的电荷相对应的图像信号的读出电路。

图1是说明性成像和响应系统的图，该成像和响应系统包括使用图像传感器捕获图像的成像系统。图1的系统100可以是电子设备，诸如相机、蜂窝电话、摄像机或捕获数字图像数据的其他电子设备，可以是车辆安全系统(例如，主动制动系统或其他车辆安全系统)，或者可以是监视系统。

如图1所示，系统100可包括成像系统(诸如成像系统10)和主机子系统(诸如主机子系统20)。成像系统10可包括相机模块12。相机模块12可包括一个或多个图像传感器14以及一个或多个透镜。

相机模块12中的每个图像传感器可相同，或者在给定的图像传感器阵列集成电路中可以存在不同类型的图像传感器。在图像捕获操作期间，每个透镜可将光聚焦到相关联的图像传感器14上。图像传感器14可包括将光转换成数字数据的光敏元件(即，图像传感器像素)。图像传感器可具有任何数量(例如，数百、数千、数百万或更多)的像素。典型的图像传感器可例如具有数百万的像素(例如，数兆像素)。例如，图像传感器14还可包括偏置电路(例如，源极跟随器负载电路)、采样和保持电路、相关双采样(CDS)电路、放大器电路、模数转换器电路、数据输出电路、存储器(例如，缓冲电路)、寻址电路等。

可以将来自相机传感器14的静态图像数据和视频图像数据经由路径28提供给图像处理和数据格式化电路16。图像处理和数据格式化电路16可用于执行图像处理功能，诸如数据格式化、调节白平衡和曝光、实现视频图像稳定、脸部检测等。图像处理和数据格式化电路16也可用于根据需要压缩原始相机图像文件(例如，压缩成联合图象专家组格式或简称JPEG格式)。在典型布置(有时被称为片上系统(SoC)布置)中，相机传感器14以及图像处理和数据格式化电路16在共用半导体衬底(例如，共用硅图像传感器集成电路管芯)上实现。如果需要，相机传感器14和图像处理电路16可形成在单独的半导体衬底上。例如，相机传感器14和图像处理电路16可形成在已堆叠的单独衬底上。

成像系统10(例如，图像处理和数据格式化电路16)可通过路径18将采集的图像数据传送到主机子系统20。主机子系统20可包括处理软件，该处理软件用于检测图像中的物体、检测物体在图像帧之间的运动、确定图像中至物体的距离、滤波或以其他方式处理由成像系统10提供的图像。

如果需要，系统100可为用户提供许多高级功能。例如，在计算机或高级移动电话中，可为用户提供运行用户应用的能力。为实现这些功能，系统100的主机子系统20可具有输入-输出设备22(诸如小键盘、输入-输出端口、操纵杆和显示器)以及存储和处理电路24。存储和处理电路24可包括易失性存储器和非易失性存储器(例如，随机存取存储器、闪存存储器、硬盘驱动器、固态驱动器等)。存储和处理电路24还可包括微处理器、微控制器、数字信号处理器、专用集成电路等。

图2中示出了图1的图像传感器14的布置的示例。如图2所示，图像传感器14可包括控制和处理电路44。控制和处理电路44(有时被称为控制和处理逻辑部件)有时可被认为是图1中的图像处理和数据格式化电路16的一部分。图像传感器14可包括像素阵列，诸如像素34(在本文中有时称为图像传感器像素、成像像素或图像像素)的阵列32。控制和处理电路44可经由控制路径27耦接到行控制电路40，并且可经由数据路径26耦接到列控制和读出电路42。

行控制电路40可从控制和处理电路44接收行地址，并可通过控制路径36向图像像素34供应对应的行控制信号(例如，像素复位控制信号、电荷转移控制信号、光晕控制信号、行选择控制信号、双重转换增益控制信号、或任何其他期望像素控制信号)。

列控制和读出电路42可经由一条或多条导线(诸如列线38)耦接到像素阵列32的列。列线38可耦接到图像像素阵列32中的每列图像像素34(例如，每列像素可耦接到对应的列线38)。列线38可用于从图像像素34读出图像信号并且用于向图像像素34供应偏置信号(例如，偏置电流或偏置电压)。在图像像素读出操作期间，可使用行驱动器电路40来选择图像像素阵列32中的像素行，并且与该像素行的图像像素34相关联的图像数据可由列读出电路42在列线38上读出。列读出电路42可包括列电路，诸如用于放大从阵列32读出的信号的列放大器、用于对从阵列32读出的信号进行采样和存储的采样和保持电路、用于将读出的模拟信号转换为对应数字信号的模数转换器电路、以及用于对读出信号和任何其他期望数据进行存储的列存储器。列控制和读出电路42可通过线26将数字像素读出值输出到控制和处理逻辑部件44。

阵列32可具有任何数量的行和列。一般来讲，阵列32的大小以及阵列32中的行和列的数量将取决于图像传感器14的具体实现方式。虽然行和列在本文中一般相应被描述为水平和竖直的，但是行和列可以指任何网格状的结构(例如，本文中描述为行的特征部可竖直地布置，并且本文中描述为列的特征可水平地布置)。

图3是根据一些实施方案的耦接到例示性电流源和阈值电压失配减轻电路的一列图像传感器像素的示意图。如图3所示，图像传感器像素诸如像素34可包括光敏元件诸如光电二极管PD和电荷转移晶体管诸如电荷转移晶体管Ta，该电荷转移晶体管具有耦接到光电二极管PD的第一源极-漏极端子、耦接到浮动扩散节点FD的第二源极-漏极端子，以及被配置为接收电荷转移控制信号TX的栅极端子。电荷转移晶体管Ta有时称为电荷转移栅极。浮动扩散节点FD有时称为浮动扩散区。

像素34还包括复位晶体管Tb，该复位晶体管具有耦接到正电源线的漏极端子(例如，其上提供有正电源电压VDD的电源端子)、耦接到浮动扩散节点FD的源极端子，以及被配置成接收复位控制信号RST的栅极端子。当涉及金属氧化物半导体晶体管的电流传导端子时，术语“源极”端子和“漏极”端子可互换使用，并且有时称为“源极-漏极”端子。

像素34还包括源极跟随器晶体管Tc，该源极跟随器晶体管具有耦接到正电源线的漏极端子、耦接到浮动扩散节点FD的栅极端子以及源极端子。源极跟随器晶体管Tc有时简称为“源极跟随器”。像素34还可包括行选择晶体管Td，该行选择晶体管具有耦接到源极跟随器Tc的源极端子的漏极端子、被配置为接收行选择控制信号RS的栅极端子以及耦接到对应像素输出列线38的源极端子。线38有时也可以称为像素输出线、输出线和/或列线。

晶体管Ta-Tb可全部为n型金属氧化物半导体(NMOS)晶体管(例如，n沟道器件)。尽管图3中仅示出一个像素34，但可将任何数量的像素34耦接到列线38以用于读出。例如，列线38可耦接到列中的多于10个像素、列中的10-100个像素、列中的数百个像素或列中的数千个像素。

列线38可以经由串联连接的晶体管T1和T2耦接到接地线(例如，在其上提供接地电压或其它低电压的接地电源线)。晶体管T1和T2也可以是n型晶体管(例如，NMOS器件)。晶体管T2具有耦接到接地的源极端子、被配置为接收偏置电压Vb的栅极端子以及漏极端子。晶体管T1具有耦接到晶体管T2的漏极端子的源极端子、被配置为接收共源共栅偏置电压Vcascode的栅极端子，以及耦接到列线38的漏极端子。以这种方式配置，晶体管T2作为电流源晶体管操作，而晶体管T1用作共源共栅晶体管。晶体管T1和T2有时统称为极低噪声(VLN)电流源或VLN电流源晶体管。输出电流Iout从列线38流过VLN晶体管。

像素输出线38可耦接到对应的模数转换器(ADC)电路50，该ADC电路被配置为将从所选择的信号读出的模拟信号转换为其数字等效形式。ADC电路50可以被认为是列读出电路42(见图2)的一部分。像素输出线38上的电容的总量可由电容Cpar表示，根据附接到线38的像素34的数量，电容Cpar可相当高。

实际上，耦接到高电容列线38的VLN电流源之间可能存在失配。例如，由于过程、温度或电压(PVT)变化，一个像素列中的晶体管T1和/或T2的阈值电压可以不同于相邻像素列中的晶体管T1和/或T2的阈值电压。阈值电压的失配可能导致逐列的失配Iout电流电平。VLN电流源之间的这种失配是造成列固定模式噪声和水平阴影的重要因素。减少失配的一种方法是增大VLN晶体管的大小。然而，即使大型设备也可在大约百分之一或更多上表现出失配的设备参数，这可能导致不同列之间的复位采样阶段和信号采样阶段期间稳定时间的显著变化，从而导致明显的列固定模式噪声和水平阴影。

根据一个实施方案，VLN晶体管T1和T2可以耦接到失配减轻电路，诸如阈值电压(Vt)失配减轻电路100。每个像素列可以耦接到其自身的Vt失配减轻电路100。阈值电压失配减轻电路100可以被配置为补偿VLN电流源晶体管中的器件变化。

图4是例示性阈值电压失配减轻电路100的电路图。如图4所示，失配减轻电路100可以包括p型晶体管102、使能晶体管104、旁路晶体管105、自动归零晶体管106、采样晶体管108和电容器C1和C2。晶体管104、105、106和108可以全部是n沟道晶体管(例如，n型金属氧化物半导体或NMOS晶体管)。

晶体管102可以是p沟道金属氧化物半导体(PMOS)晶体管，其具有耦接到正电源线的源极端子(例如，在其上提供正电源电压VDD的电源端子)、耦接到接地线的栅极端子、和漏极端子。晶体管102可以是使用高源极到栅极电压(Vsg)偏置的长p沟道器件。在图4的示例中，晶体管102的Vsg被设置为VDD。VDD的Vsg在晶体管102处提供高过驱动条件，这使得在自动归零阶段期间生成高匹配的参考电流Iref。较大的过驱动电压也有助于降低器件对电源端子中IR下降的灵敏度。晶体管102有时也可被称为上拉晶体管。

晶体管102可被实施为串联连接的多个p沟道晶体管。例如，晶体管102可包括至少两个串联连接的PMOS晶体管、三个或更多个串联连接的PMOS晶体管、四个或更多个串联连接的PMOS晶体管、3-5个串联连接的PMOS晶体管、2-6个串联连接的PMOS晶体管、4-10个串联连接的PMOS晶体管、或多于10个串联连接的PMOS晶体管。晶体管102的总有效沟道长度可大于电流源晶体管T2的沟道长度。例如，晶体管102的栅极长度可以比T2的栅极长度长至少10倍，比T2的栅极长度长10-20倍，比T2的栅极长度长至少5倍，比T2的栅极长度长2-5倍，比T2的栅极长度长5-10倍，比T2的栅极长度长2-10倍，比T2的栅极长度长多于20倍等。以这种方式配置，晶体管102可用于输出稳定的参考电流Iref并且有时被称为参考电流生成器。

当使能晶体管104被激活(打开)时，参考电流Iref可以从晶体管102流到VLN晶体管。Iref的值可以根据图像传感器的操作条件而改变(例如，根据电流供应电压电平和操作温度)。使能晶体管104具有耦接到晶体管102的漏极端子的漏极端子、被配置为接收参考电流使能信号Ref_en的栅极端子和耦接到插置在晶体管T1和T2之间的节点X的源极端子。使能信号Ref_en可以被生效(例如，驱动为高)以打开晶体管104，并且可以被失效(例如，驱动为低)以关闭晶体管104。

旁路晶体管105具有耦接到参考电流生成晶体管102的漏极端子的漏极端子、耦接到接地的源极端子，以及被配置为接收参考旁路控制信号Ref_byp的栅极端子。控制信号Ref_byp可以被生效(例如，驱动为高)以打开旁路晶体管105，并且可以被失效(例如，驱动为低)以关闭旁路晶体管105。旁路晶体管105是任选的。当被打开时，旁路晶体管105可以用于确保校准阶段和控制阶段期间接地线上的相同电压降(参见图6)。这可以帮助保持所有像素列的相同输出电流Iout，独立于跨接地线长度的任何电压降。

自动归零晶体管106具有耦接到节点X的第一源-漏端子(例如，源极端子)、耦接到电流源晶体管T2的栅极的第二源-漏端子(例如，漏极端子)，以及被配置为接收校准控制信号Cal的栅极端子。控制信号Cal可以被生效(例如，驱动为高)以打开自动归零晶体管106，并且可以被失效(例如，驱动为低)以关闭自动归零晶体管106。当被打开时，自动归零晶体管106在二极管连接布置中配置电流源晶体管T2。当配置有这种二极管连接时，晶体管T2的栅极端子处的电压将成比例地调整到参考电流Iref并且随T2的阈值电压(Vt)而变化。以这种方式操作，自动归零晶体管106可用于最小化任何Vt失配对不同像素列之间的Iout变化的影响。

电容器C2具有耦接到晶体管T2的栅极的第一端子，以及耦接到接地的第二端子。电容器C1具有耦接到晶体管T2的栅极的第一端子，以及耦接到采样晶体管108的第二端子。电容器C1用作AC耦接电容器，而电容器C2用作临时存储节点以在晶体管T2的栅极处保持采样电压。电容器C1可以小于电容器C2。例如，电容器C1可以是C2大小的1/10，是C2大小的1/5，是C2大小的1/10-1/5，不超过C2大小的1/2，不超过C2大小的1/3，不超过C2大小的1/4，不超过C2大小的1/5，是C2大小的1/20-1/4，或者是电容器C2的其他合适的分数。电容器C1和C2在晶体管T2的栅极处提供电容器分隔器。在考虑到输入信号Vctrl的摆动的情况下，选择C1和C2的比率以提供期望的调整范围。

采样晶体管108具有耦接到电容器C2的第一源-漏端子(例如，源极端子)、被配置为接收信号Vctrl的第二源-漏端子(例如，漏极端子)以及被配置为接收采样控制信号Samp的栅极端子。控制信号Samp可以被生效(例如，驱动为高)以打开采样晶体管108，并且可以被失效(例如，驱动为低)以关闭采样晶体管108。当晶体管108被激活时，控制信号Vctrl可以经由AC耦接电容器C1传递到电流源晶体管T2的栅极。

控制信号Vctrl可以是由控制电压生成器(诸如电压生成器110)生成的全局控制电压(参见例如图5)。虽然每个像素列中存在电路100的一个实例，但是所有减轻电路100都可以共享一个电压生成器110(例如，像素阵列仅需要一个电压生成器110)。如图5所示，控制电压生成器110可以包括p型晶体管128和130、开关126和相关联的复制电路200。

晶体管128具有耦接到正电源线的源极端子、被配置为接收偏置电流输入Ib的漏极端子以及在二极管连接配置中耦接到其漏极端子的栅极端子。偏置电流Ib表示每个像素列中的输出电流Iout的目标电流电平，并且作为输入馈送到电压生成器110。

晶体管130具有耦接到正电源线的源极端子、漏极端子和耦接到晶体管128的栅极端子的栅极端子。因此，晶体管128和130共同用作第二电流镜电路。从晶体管128镜像到晶体管130上的电流量取决于晶体管128的大小与晶体管130的大小的比率。在一个合适的实施方案中，晶体管120、122、128和130的大小均相同，因此晶体管130的漏极端子处生成的对应电流Iout’将等于输入偏置电流电平Ib。

开关126可以是单刀双掷(SPDT)开关。单刀双掷开关126具有被配置为接收输入偏置电压Vb的第一开关端子、耦接到晶体管130的漏极端子的第二开关端子、在其上生成控制电压信号Vctrl的第三开关端子以及被配置为接收反馈使能信号Fb_en的控制端子。生成器110可以包括缓冲电路，诸如缓冲器120，用于驱动其输出处的信号。

当反馈使能信号Fb_en被失效(例如，驱动为低)时，开关126可以被配置为连接其第一开关端子和第三开关端子，使得Vctrl被设置为偏置电压水平Vb。当反馈信号Fb_en被生效(例如，驱动为高)时，开关126可以被配置为连接其第二开关端子和第三开关端子，使得晶体管130的漏极端子处的电压被传递到生成器110的Vctrl输出端口。电压Vb可以表示VDD与接地之间的中间偏置电压电平。根据偏置电流Ib的值，控制输出Vctrl可以上升到Vb之上或下降到Vb之下。例如，电压Vb可以被设置为VDD/2或其它合适的电压电平。

复制电路200可以是Vt失配减轻电路100以及VLN晶体管T1和T2的复制品(副本)(即，复制电路200可以包括图4中所示的每个部件的副本)。尽管结构基本上类似，但是控制信号中的一些控制信号可以不同于图4中所示的控制信号。复制电路200内的晶体管108可以具有被配置为接收由生成器110输出的控制电压Vctrl的源-漏端子。复制电路200内的晶体管T1将具有被配置为接收Vcasc_ctrl的栅极端子，该Vcasc_ctrl可以与图4中所示的Vcascode不同。复制电路200内的使能晶体管104可以具有栅极端子，该栅极端子被配置为接收与图4相同的Ref_en信号。复制电路200内的晶体管105可以具有连接到接地的栅极端子(例如，复制电路内的晶体管105可以始终处于去激活状态)。复制电路200内的自动归零晶体管106可以具有栅极端子，该栅极端子被配置为接收与图4相同的Cal信号。复制电路200内的采样晶体管108可以具有被配置为接收VDD的栅极端子(例如，复制电路内的晶体管108可以始终处于激活状态)。从晶体管130输出的电流Iout’可被馈送到复制电路200内的VLN晶体管T1和T2。以这种方式配置，控制电压生成器110将输出电压Vctrl，其生成流过每个像素列的VLN晶体管的期望电流电平Ib。

图6是示出在操作结合图3-图5所示类型的电流源和阈值电压失配减轻电路时涉及的例示性信号波形的时序图。在时间t1，信号Ref_en和Samp被生效以分别激活晶体管104和108。当信号Ref_en和Samp被驱动为高时，可以将信号Cal脉冲为高(参见脉冲210)以暂时激活自动归零晶体管106。这将允许参考电流Iref通过电流源晶体管T2从长沟道晶体管102向下流至节点X。由于晶体管t2的二极管连接，将适当地设置T2的栅极电压以吸收参考电流Iref。在时间t2，将信号Ref_en驱动为低以关闭晶体管104。t1与t2之间的时间段有时被称为校准阶段。在校准阶段期间，参考电流Iref被迫通过电流源晶体管T2，使得基于Iref调整晶体管T2的栅极电压以去除T2的阈值电压的变化(即，消除Vt变化)。此Vt消除也发生在复制电路200处。

在时间t3，信号Ref_byp、Fb_en和Vcasc_ctrl被生效(驱动为高)。使信号Ref_byp生效将打开每个像素列中的晶体管105，以帮助在校准阶段和控制阶段期间从时间t3到t4在接地线上提供相同的IR降。使信号Fb_en生效将使生成器110的控制输出端口连接到晶体管130的漏极端子，其根据Iref是大于还是小于偏置电流Ib来将控制电压Vctrl从偏置电压电平Vb移位到一些其它电平。如果偏置电流Ib大于参考电流Iref，则控制电压Vctrl将上升(如波形212所示)。如果偏置电流Ib小于参考电流Iref，则控制电压Vctrl将下降(如波形214所示)。

使信号Vcasc_ctrl生效将仅打开生成器110的复制电路200中的共源共栅晶体管T2。注意，每个像素列中的共源共栅晶体管T2将在此时间期间保持关闭，因为如低Vcascode电压所示。t3与t4之间的时间段有时被称为控制阶段。在控制阶段期间，复制电路200被强制成为反馈回路的一部分，并且通过调整控制电压Vctrl，其输出Iout’被设置为等于偏置电流Ib。电压Vctrl也同时被列采样，因为信号Samp在控制阶段期间仍然被生效。信号Ref_byp和Vcasc_ctrl在时间t4之后的一段时间被驱动为低。

在时间t4，信号Vcascode被生效(例如，驱动为高)以激活每个像素列中的VLN共源共栅晶体管。这使得期望的输出电流流过每个列中的像素输出线38(如图所示，Iout在时间t5被调整为期望的偏置电流Ib)。时间t5之后的时间段有时被称为输出使能阶段。以这种方式操作，逐列的任何Iout失配都可以减少5-10倍。

图6所示的操作的定时和顺序仅仅是例示性的。所描述的步骤中的至少一些可被修改或省略；可并行执行所描述的步骤中的一些；可以在所描述的步骤之间添加或插入附加步骤；可颠倒或改变某些步骤的顺序；可以调整所描述的步骤的定时，使得它们在稍微不同的时间发生，或者所描述的步骤可以分布在系统中。

本发明提供了一种图像传感器的各种实施方案。根据一个实施方案，提供了一种图像传感器，其包括：图像传感器像素、耦接到图像传感器像素的像素输出线、耦接到像素输出线且具有阈值电压的电流源晶体管、以及阈值电压减轻电路，所述阈值电压减轻电路耦接到所述电流源晶体管并且被配置为在所述像素输出线上产生输出电流，所述输出电流不随所述电流源晶体管的所述阈值电压而变化。

根据另一实施方案，所述图像传感器还可以包括耦接在像素输出线和电流源晶体管之间的共源共栅晶体管。

根据另一实施方案，所述阈值电压减轻电路可包括参考电流生成器，所述参考电流生成器被配置为将参考电流输出到所述电流源晶体管。

根据另一实施方案，所述电流源晶体管具有第一栅极长度，并且所述参考电流生成器可以包括具有大于第一栅极长度的第二栅极长度的p型晶体管。

根据另一实施方案，所述第二栅极长度比所述第一栅极长度长至少五倍。

根据另一实施方案，所述p型晶体管具有被配置为接收第一电源电压的源极端子，并且具有被配置为接收小于所述第一电源电压的第二电源电压的栅极端子。

根据另一实施方案，所述阈值电压减轻电路可以包括使能晶体管，所述使能晶体管耦接在所述p型晶体管与所述电流源晶体管之间，所述使能晶体管具有被配置为接收使能信号的栅极端子。

根据另一实施方案，所述阈值电压减轻电路可以包括旁路晶体管，所述旁通晶体管被配置为将所述p型晶体管连接到接地线。

根据另一实施方案，所述电流源晶体管具有漏极端子和栅极端子，并且所述阈值电压减轻电路可以包括跨所述电流源晶体管的漏极端子和栅极端子耦接的自动归零晶体管。

根据另一实施方案，所述阈值电压减轻电路可以包括电容器，所述电容器具有耦接到所述电流源晶体管的所述栅极端子的第一端子并且具有耦接到接地线的第二端子。

根据另一实施方案，所述阈值电压减轻电路可以包括附加电容器，所述附加电容器具有耦接到所述电流源晶体管的所述栅极端子的第一端子并且具有第二端子。

根据另一实施方案，所述阈值电压减轻电路可以包括采样晶体管，所述采样晶体管具有耦接到所述附加电容器的所述第二端子的第一源-漏端子，具有被配置为接收控制电压的第二源-漏端子，并且具有被配置为接收采样控制信号的栅极端子。

根据另一实施方案，所述图像传感器还可包括控制电压生成器，所述控制电压生成器被配置为生成控制电压。

根据一个实施方案，提供了一种图像传感器，包括：图像传感器像素；像素输出线，所述像素输出线耦接到所述图像传感器像素；电流源晶体管，所述电流源晶体管耦接到所述像素输出线，所述电流源晶体管具有阈值电压；共源共栅晶体管，所述共源共栅晶体管耦接在所述像素输出线和所述电流源晶体管之间；以及阈值电压减轻电路，所述阈值电压减轻电路耦接到所述电流源晶体管并且被配置为在所述像素输出线上产生输出电流，所述输出电流与所述电流源晶体管的所述阈值电压无关，其中所述阈值电压减轻电路被配置为接收全局控制电压。

根据另一实施方案，所述图像传感器还可包括控制电压生成器，所述控制电压生成器被配置为生成所述全局控制电压，其中所述控制电压生成器包括所述电流源晶体管和所述共源共栅晶体管的复制品。

根据另一实施方案，所述控制电压生成器包括所述阈值电压减轻电路的复制品。

根据另一实施方案，所述阈值电压减轻电路可以包括：过驱动p型晶体管，所述过驱动p型晶体管被配置为生成参考电流，所述参考电流被选择性地馈送到所述电流源晶体管；使能晶体管，所述使能晶体管耦接在所述p型晶体管与所述电流源晶体管之间；自动归零晶体管，所述自动归零晶体管跨所述电流源晶体管的所述栅极端子和所述漏极端子耦接；以及采样晶体管，所述采样晶体管被配置为将所述全局控制电压从所述控制电压生成器传递到所述电流源晶体管的所述栅极端子。

根据一个实施方案，提供了一种图像传感器，包括：图像传感器像素；列线，所述列线耦接到所述图像传感器像素；电流源晶体管，所述电流源晶体管耦接到所述列线，所述电流源晶体管具有阈值电压；以及阈值电压减轻电路，所述阈值电压减轻电路耦接到所述电流源晶体管。所述阈值电压减轻电路可以在以下情况中操作：(1)校准阶段，在所述校准阶段期间，所述阈值电压减轻电路向所述电流源晶体管提供参考电流；(2)控制阶段，在所述控制阶段期间，将全局控制信号提供给所述电流源晶体管；以及(3)输出使能阶段，在所述输出使能阶段期间，所述电流源晶体管吸收不随所述阈值电压而变化的输出电流。

根据另一实施方案，所述阈值电压减轻电路可包括过驱动p沟道晶体管和使能晶体管，所述过驱动p沟道晶体管和所述使能晶体管被激活以在所述校准阶段期间生成所述参考电流。

根据另一实施方案，所述阈值电压减轻电路可包括采样晶体管，所述采样晶体管被激活以在所述控制阶段期间将所述全局控制信号传递到所述电流源晶体管的栅极端子，并且所述使能晶体管在所述控制阶段期间被去激活。

根据另一实施方案，所述图像传感器还可以包括耦接在列线和电流源晶体管之间的共源共栅晶体管。所述共源共栅晶体管在所述输出使能阶段期间被激活，并且所述使能晶体管和所述采样晶体管在所述输出使能阶段期间被去激活。

前述内容仅仅是对本发明原理的例示性说明，本领域技术人员可以在不脱离本发明的范围和实质的前提下进行多种修改。上述实施方案可单个实施或以任意组合方式实施。

Claims (10)

1.一种图像传感器，包括：

图像传感器像素；

像素输出线，所述像素输出线耦接到所述图像传感器像素；

电流源晶体管，所述电流源晶体管耦接到所述像素输出线，所述电流源晶体管具有阈值电压；和

阈值电压减轻电路，所述阈值电压减轻电路耦接到所述电流源晶体管并且被配置为在所述像素输出线上产生输出电流，所述输出电流不随所述电流源晶体管的所述阈值电压而变化。

2.根据权利要求1所述的图像传感器，还包括：

耦接在所述像素输出线和所述电流源晶体管之间的共源共栅晶体管。

3.根据权利要求1所述的图像传感器，其中：

所述阈值电压减轻电路包括参考电流生成器，所述参考电流生成器被配置为将参考电流输出到所述电流源晶体管；

所述电流源晶体管具有第一栅极长度；

所述参考电流生成器包括具有大于所述第一栅极长度的第二栅极长度的p型晶体管；并且

所述p型晶体管具有被配置为接收第一电源电压的源极端子，并且具有被配置为接收小于所述第一电源电压的第二电源电压的栅极端子。

4.根据权利要求3所述的图像传感器，其中所述阈值电压减轻电路包括：

使能晶体管，所述使能晶体管耦接在所述p型晶体管与所述电流源晶体管之间，所述使能晶体管具有被配置为接收使能信号的栅极端子；和

旁路晶体管，所述旁路晶体管被配置为将所述p型晶体管连接到接地线。

5.根据权利要求1所述的图像传感器，其中：

所述电流源晶体管具有漏极端子和栅极端子；

所述阈值电压减轻电路包括跨所述电流源晶体管的漏极端子和栅极端子耦接的自动归零晶体管；并且

所述阈值电压减轻电路包括：

电容器，所述电容器具有耦接到所述电流源晶体管的栅极端子的第一端子并且具有耦接到接地线的第二端子；

附加电容器，所述附加电容器具有耦接到所述电流源晶体管的栅极端子的第一端子并且具有第二端子；和

采样晶体管，所述采样晶体管具有耦接到所述附加电容器的第二端子的第一源-漏端子，具有被配置为接收控制电压的第二源-漏端子，并且具有被配置为接收采样控制信号的栅极端子。

6.一种图像传感器，包括：

图像传感器像素；

像素输出线，所述像素输出线耦接到所述图像传感器像素；

电流源晶体管，所述电流源晶体管耦接到所述像素输出线，所述电流源晶体管具有阈值电压；

共源共栅晶体管，所述共源共栅晶体管耦接在所述像素输出线和所述电流源晶体管之间；和

阈值电压减轻电路，所述阈值电压减轻电路耦接到所述电流源晶体管并且被配置为在所述像素输出线上产生输出电流，所述输出电流与所述电流源晶体管的阈值电压无关，其中所述阈值电压减轻电路被配置为接收全局控制电压。

7.根据权利要求6所述的图像传感器，还包括：

控制电压生成器，所述控制电压生成器被配置为生成所述全局控制电压，其中所述控制电压生成器包括所述电流源晶体管和所述共源共栅晶体管的复制品。

8.根据权利要求7所述的图像传感器，其中所述控制电压生成器包括所述阈值电压减轻电路的复制品，并且其中所述阈值电压减轻电路包括：

过驱动p型晶体管，所述过驱动p型晶体管被配置为生成参考电流，所述参考电流被选择性地馈送到所述电流源晶体管；

使能晶体管，所述使能晶体管耦接在所述p型晶体管与所述电流源晶体管之间；

自动归零晶体管，所述自动归零晶体管跨所述电流源晶体管的栅极端子和漏极端子耦接；和

采样晶体管，所述采样晶体管被配置为将所述全局控制电压从所述控制电压生成器传递到所述电流源晶体管的栅极端子。

9.一种图像传感器，包括：

图像传感器像素；

列线，所述列线耦接到所述图像传感器像素；

电流源晶体管，所述电流源晶体管耦接到所述列线，所述电流源晶体管具有阈值电压；和

阈值电压减轻电路，所述阈值电压减轻电路耦接到所述电流源晶体管，其中所述阈值电压减轻电路能够在以下情况中操作：

校准阶段，在所述校准阶段期间，所述阈值电压减轻电路向所述电流源晶体管提供参考电流；

控制阶段，在所述控制阶段期间，将全局控制信号提供给所述电流源晶体管；和

输出使能阶段，在所述输出使能阶段期间，所述电流源晶体管吸收不随所述阈值电压而变化的输出电流。

10.根据权利要求9所述的图像传感器，其中：

所述阈值电压减轻电路包括过驱动p沟道晶体管和使能晶体管，所述过驱动p沟道晶体管和所述使能晶体管被激活以在所述校准阶段期间生成所述参考电流；

所述阈值电压减轻电路包括采样晶体管，所述采样晶体管被激活以在所述控制阶段期间将所述全局控制信号传递到所述电流源晶体管的栅极端子；并且

所述使能晶体管在所述控制阶段期间被去激活。

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