CN115000010A - 接触插塞的形成方法 - Google Patents

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Abstract

本发明提供一种接触插塞的形成方法，包括：提供一衬底，衬底上形成有介质层、导电材料层以及接触孔；以介质层作为侦测终点执行第一研磨工艺，以至少部分暴露介质层；执行第一预设时间的第二研磨工艺，以去除介质层上剩余的的导电材料层；执行第二预设时间的第三研磨工艺，以形成接触插塞。本发明中，在第一研磨工艺中利用介质层作为侦测终点以及大于3000埃/每分钟的研磨速度提高研磨效率，再利用第二研磨工艺中对导电材料层与介质层的大于1:1的研磨选择比，去除介质层表面剩余的导电材料层，再利用第三研磨工艺修复介质层表面，并使得接触插塞凸出于介质层，从而提高接触插塞的形成效率。

Description

接触插塞的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种接触插塞的形成方法。
背景技术
在半导体制程的互连结构中，钨塞以其较佳的导电性及较低的成本广泛应用。
钨塞的形成过程包括：在具有接触孔的衬底上形成钨层，钨层填充接触孔并覆盖衬底，在第一研磨台上通过控制研磨时间的方式去除衬底表面上部分厚度（例如小于衬底上的钨层的一半厚度）的钨层，接着，在第二研磨台上通过侦测研磨终点的方式以较慢的研磨速度去除衬底上剩余的钨层，并继续执行一定时间的过研磨以防止衬底上钨的残留，接触孔中剩余的钨层作为接触钨塞。
以衬底上的钨层的厚度为3000埃为例，衬底在第一研磨台的研磨速度较快，其研磨时间较短，例如为5秒，接着，在第二研磨台的研磨速度较慢且还包括过研磨，导致其研磨时间较长例如为92秒（侦测研磨的时间例如为72秒，过研磨的时间例如为20秒），由此使得整个研磨过程的研磨效率较低，从而影响半导体器件的制造效率。
发明内容
本发明的目的在于提供一种接触插塞的形成方法，用于提高接触插塞的形成效率。
为解决上述技术问题，本发明提供一种接触插塞的形成方法，包括：提供一衬底，所述衬底上形成有介质层、导电材料层以及接触孔，所述介质层覆盖所述衬底，所述接触孔贯穿所述介质层，所述导电材料层填充所述接触孔并覆盖所述介质层；以所述介质层作为侦测终点执行第一研磨工艺，以至少部分暴露所述介质层，所述第一研磨工艺的研磨速度大于3000埃/每分钟；执行第一预设时间的第二研磨工艺，以去除所述介质层上剩余的的导电材料层，其中，所述第二研磨工艺对所述导电材料层与所述介质层的研磨选择比大于1:1，所述接触孔中的导电材料层的顶面低于所述介质层的表面；执行第二预设时间的第三研磨工艺，去除部分厚度的所述介质层，以使所述接触孔中的导电材料层的顶面凸出于所述介质层的表面，所述接触孔中的导电材料层作为接触插塞。
可选的，所述第一研磨工艺通过侦测所述导电材料层的反射光强变化以判定是否达到所述侦测终点。
可选的，采用研磨设备形成所述接触插塞，所述研磨设备包括第一研磨台、第二研磨台及第三研磨台，在所述第一研磨台上执行所述第一研磨工艺，在所述第二研磨台上执行所述第二研磨工艺，在所述第三研磨台上执行第三研磨工艺。
可选的，所述第二研磨工艺的研磨液与所述第一研磨工艺的研磨液相同。
可选的，所述第一研磨工艺的研磨速度大于所述第二研磨工艺的研磨速度。
可选的，所述第一研磨工艺包括第一阶段和第二阶段，所述第一阶段的研磨速度大于所述第二阶段的研磨速度。
可选的，所述第三研磨工艺对所述导电材料层与所述介质层的研磨选择比小于1:1。
可选的，所述介质层的材质包括氧化硅，所述导电材料层包括钨。
可选的，所述介质层上还形成有钛层及氮化钛，所述钛层覆盖所述介质层，所述氮化钛层覆盖所述钛层，所述导电材料层覆盖所述氮化钛层。
可选的，所述第一预设时间为10秒~30秒，所述第二预设时间为10秒~30秒。
综上所述，本发明提供的接触插塞的形成方法：在第一研磨工艺中利用介质层作为侦测终点以及大于3000埃/每分钟的研磨速度去除介质层上的绝大部分厚度的导电材料层，再利用第二研磨工艺中对导电材料层与介质层的大于1:1的研磨选择比，去除介质层表面剩余的导电材料层，再利用第三研磨工艺去除部分厚度的介质层，去除介质层表面以提高介质层表面的平整度，并使得接触插塞凸出于介质层的表面以利于金属互连，通过提高第一研磨工艺和第二研磨工艺之间的工艺平衡率及再利用第三研磨工艺进行修复，不仅提高了整个研磨工艺的产能利用率以提高接触插塞的形成效率，还有利于提高后续的互连效果。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1为本申请实施例提供的接触插塞的形成方法的流程图。
图2a~图2d是本申请实施例提供的接触插塞的形成方法的相应步骤对应的结构示意图。
附图中：10-衬底；11-介质层；12-接触孔；21-粘附层；22-阻挡层；23-导电材料层，24-残余材料。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图1为本申请实施例提供的接触插塞的形成方法的流程图。
如图1所示，本实施例提供的接触插塞的形成方法，包括：
S01：提供一衬底，所述衬底上形成有介质层、导电材料层以及接触孔，所述介质层覆盖所述衬底，所述接触孔贯穿所述介质层，所述导电材料层填充所述接触孔并覆盖所述介质层；
S02：以所述介质层作为侦测终点执行第一研磨工艺，以至少部分暴露所述介质层，所述第一研磨工艺的研磨速度大于3000埃/每分钟；
S03：执行第一预设时间的第二研磨工艺，以去除所述介质层上剩余的的导电材料层，其中，所述第二研磨工艺对所述导电材料层与所述介质层的研磨选择比大于1:1，所述接触孔中的导电材料层的顶面低于所述介质层的表面；
S04：执行第二预设时间的第三研磨工艺，去除部分厚度的所述介质层，以使所述接触孔中的导电材料层的顶面凸出于所述介质层的表面，所述接触孔中的导电材料层作为接触插塞。
图2a~图2d是本申请实施例提供的接触插塞的形成方法的相应步骤对应的结构示意图。接下来，将结合图2a~图2d对接触插塞的形成方法进行详细说明。
首先，请参照图2a，执行步骤S01，提供一衬底10，衬底10上形成有介质层11、导电材料层23以及接触孔12，介质层11覆盖衬底10，接触孔12贯穿介质层11，导电材料层23填充接触孔12并覆盖介质层11。
其中，衬底10可以是本领域技术人员所熟知的任意合适的基底材料，例如可以是以下所提到的材料中的至少一种：硅、锗化硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)等。本实施例中以衬底10的材质为硅为例加以说明。
介质层11覆盖衬底10，接触孔12贯穿介质层11，导电材料层23覆盖介质层11并填充接触孔12至介质层11之上。本实施例中，衬底10上还可形成有元件层（未示出），介质层11覆盖元件层，元件层可为待互连的为器件单元或者上一级的互连层（互连线），介质层11可为层间介质层（或金属间介质层），介质层11的材质包括氧化硅或者掺杂有硼或磷等元素的氧化硅，接触孔12可贯穿介质层11并与衬底10上的元件层连通，导电材料层23可为金属材料层，例如金属钨。实际中，介质层11与导电材料层23之间还形成有粘附层21及阻挡层22，粘附层21覆盖介质层11的表面（包括接触孔12的内壁），阻挡层22覆盖粘附层21，粘附层21的材料例如为钛（钛层），阻挡层22的材质例如为氮化钛（氮化钛层）。
接着，请参照图2b，执行步骤S02，以介质层11作为侦测终点执行第一研磨工艺，以至少部分暴露所述介质层11，第一研磨工艺的研磨速度大于3000埃/每分钟。
可采用磨设备执行本实施例中的研磨工艺，该研磨设备可具有多个研磨台，例如第一研磨台、第二研磨台及第三研磨台等。
具体的，可在第一研磨台上通过侦测介质层11作为研磨终点的方式执行第一研磨工艺，在大于3000埃/每分钟的研磨速度下，去除绝大部分厚度的导电材料层23、粘附层21及阻挡层22，使得具有较高研磨效率的同时防止研磨过度。其中，可利用较大的研磨压力及较大的研磨转速实现较高的研磨速度，使得研磨速度大于3000埃/每分钟。以衬底10上导电材料层23的厚度为3000埃为例，可将第一研磨工艺的研磨时间控制在40秒~60秒。
优选的，在第一研磨工艺中，还可包括先后执行的第一阶段及第二阶段，第一阶段的研磨速度大于第二阶段的研磨速度，用以进一步提高第一研磨工艺的研磨效率，并利用在第二阶段中的终点侦测防止研磨过度。当然，第一阶段研磨去除的厚度可小于第一研磨工艺整体的研磨去除厚度（例如为介质层11上的粘附层21、阻挡层22及导电材料层23的厚度）的一半，并可直接利用研磨时间进行控制，例如第一阶段的研磨时间可为5秒~10秒。然而，在另一具体实施例中，由于第一研磨工艺整体的研磨去除厚度较小，或者衬底10上导电材料层23的厚度相对较小（例如小于2000埃），则也可在第一研磨工艺中采用同一研磨速度进行研磨。
另外，在本实施例中可通过侦测导电材料层23的反射的光强信号（反射光）变化以判定是否到达研磨终点，导电材料层23、粘附层21及阻挡层22的材质均为金属或者金属化合物，具有较高的反射率，而介质层11（例如氧化硅）的反射率较低，从而可以在介质层11与导电材料层23（粘附层或阻挡层22）的界面形成较大的反射光强变化，以实现研磨终点的判断。优选的，可以侦测到的反射率为略高于介质层11的正常反射率约1%~5%的反射率作为侦测终点，以防止研磨过度。
需要说明的是，在较高研磨速度下利用侦测研磨终点方式以暴露介质层11时，介质层11上可能还形成有残余材料24，残余材料24包括剩余部分的导电材料层23、剩余部分的粘附层21或剩余部分的阻挡层22，而且介质层11及接触孔12中的导电材料层23的表面上具有划伤等缺陷，其表面平坦度不佳。在一优选实施例中，可采用对在研磨时对导电材料层23与介质层11的研磨选择比大于1:1的研磨液，以利于尽量提高研磨停止后的介质层表面的平坦度。
接着，请参照图2c，执行步骤S03，执行第一预设时间的第二研磨工艺，以去除介质层11上剩余的的导电材料层23，其中，第二研磨工艺对导电材料层23与介质层11的研磨选择比大于1:1，接触孔12中的导电材料层23的顶面低于介质层11的表面。
在第二研磨工艺中可利用相对第一研磨工艺较低的研磨速度，以及第二研磨工艺对导电材料层23与介质层11的研磨选择比大于1:1，提高第二研磨工艺的研磨精度，不仅有利于完全去除介质层11上的残余材料24，并同时还可以至少部分修复介质层11及导电材料层23（接触孔12中）的表面上的划伤等缺陷，进而降低介质层11及接触孔12中的导电材料层23的粗糙度。其中，第二研磨工艺的研磨速度可例如小于1000埃/每分钟，第二研磨工艺的第一研磨时间为10秒~30秒。不难理解，由于在第二研磨工艺中对导电材料层23与介质层11的研磨选择比大于1:1，接触孔12中导电材料层23的表面低于介质层11的表面，使接触孔12内的导电材料层23相对介质层11呈内凹状。
在本实施例中，可在第二研磨台上执行第二研磨工艺，介质层11的材质包括氧化硅，导电材料层23的材质包括钨，第二研磨工艺的研磨液可例如包括氧化铝悬浮颗粒或铁粉悬浮颗粒等，实际中，第一研磨工艺的研磨液也以与第二研磨工艺的研磨液相同，以提高第一研磨工艺的研磨速度。
由此，即可通过提高在第一研磨台上第一研磨工艺的研磨效率，再利用在第二研磨台上的第二研磨工艺的研磨选择性，不仅可通过使在两个研磨台上的研磨时间尽量接近，以提高研磨工序（两者）的平衡率，以获得更高的单位时间产出（wafer per hour，WPH），还具有较佳的研磨效果。以第一研磨工艺的时间为55秒且第二研磨工艺的时间为20秒为例（介质层上的导电材料层的厚度为3000埃），本实施例中第一研磨工艺与第二研磨工艺的平衡率为68%，优于背景技术中两次研磨工艺的平衡率53%，从而提高了前两道研磨工艺的WPH。其中，平衡率的计算可参考：平衡率=各工序时间综合/(瓶颈工序时间*工序数)*100%。
接着，请参照图2d，执行步骤S04，执行第二预设时间的第三研磨工艺，去除部分厚度的介质层11，以使接触孔12中的导电材料层23的顶面凸出于介质层11的表面，接触孔12中的导电材料层23作为接触插塞。
可在第三研磨台上执行第三研磨工艺，在利用较为精细的研磨修复介质层11表面的划伤等缺陷，并使接触孔12中的导电材料层23（接触插塞）略微凸出于介质层11的表面，以利于后续金属线与接触插塞的电性连接。优选的，第三研磨工艺对导电材料层23与介质层11的研磨选择比小于1:1，以便于实现前述效果，其中，第三研磨工艺的研磨液包括氧化硅悬浮颗粒等。第三研磨工艺的研磨速度可为200埃/每分钟~1000埃/每分钟，并将去除介质层11的厚度例如控制在200埃~1000埃，以实现较精细的研磨，第三研磨工艺的第二研磨时间可为10秒~30秒。
当然，本实施例也可在例如第一研磨台上先后执行第一研磨工艺及第二研磨工艺，再在第二研磨台上执行第三研磨工艺，即使采用两个研磨平台，也可达到提高研磨效率及后续互连质量的效果。
综上所述，本发明提供的接触插塞的形成方法：在第一研磨工艺中利用介质层作为侦测终点以及大于3000埃/每分钟的研磨速度去除介质层上的绝大部分厚度的导电材料层，再利用第二研磨工艺中对导电材料层与介质层的大于1:1的研磨选择比，去除介质层表面剩余的导电材料层，再利用第三研磨工艺去除部分厚度的介质层，去除介质层表面以提高介质层表面的平整度，并使得接触插塞凸出于介质层的表面以利于金属互连，通过提高第一研磨工艺和第二研磨工艺之间的工艺平衡率及再利用第三研磨工艺进行修复，不仅提高了整个研磨工艺的产能利用率以提高接触插塞的形成效率，还有利于提高后续的互连效果。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种接触插塞的形成方法，其特征在于，包括：
提供一衬底，所述衬底上形成有介质层、导电材料层以及接触孔，所述介质层覆盖所述衬底，所述接触孔贯穿所述介质层，所述导电材料层填充所述接触孔并覆盖所述介质层；
以所述介质层作为侦测终点执行第一研磨工艺，以至少部分暴露所述介质层，所述第一研磨工艺的研磨速度大于3000埃/每分钟；
执行第一预设时间的第二研磨工艺，以去除所述介质层上剩余的的导电材料层，其中，所述第二研磨工艺对所述导电材料层与所述介质层的研磨选择比大于1:1，所述接触孔中的导电材料层的顶面低于所述介质层的表面；
执行第二预设时间的第三研磨工艺，去除部分厚度的所述介质层，以使所述接触孔中的导电材料层的顶面凸出于所述介质层的表面，所述接触孔中的导电材料层作为接触插塞。
2.根据权利要求1所述的接触插塞的形成方法，其特征在于，所述第一研磨工艺通过侦测所述导电材料层的反射光强变化以判定是否达到所述侦测终点。
3.根据权利要求1所述的接触插塞的形成方法，其特征在于，采用研磨设备形成所述接触插塞，所述研磨设备包括第一研磨台、第二研磨台及第三研磨台，在所述第一研磨台上执行所述第一研磨工艺，在所述第二研磨台上执行所述第二研磨工艺，在所述第三研磨台上执行第三研磨工艺。
4.根据权利要求3所述的接触插塞的形成方法，其特征在于，所述第二研磨工艺的研磨液与所述第一研磨工艺的研磨液相同。
5.根据权利要求3所述的接触插塞的形成方法，其特征在于，所述第一研磨工艺的研磨速度大于所述第二研磨工艺的研磨速度。
6.根据权利要求5所述的接触插塞的形成方法，其特征在于，所述第一研磨工艺包括第一阶段和第二阶段，所述第一阶段的研磨速度大于所述第二阶段的研磨速度。
7.根据权利要求1所述的接触插塞的形成方法，其特征在于，所述第三研磨工艺对所述导电材料层与所述介质层的研磨选择比小于1:1。
8.根据权利要求1至7中任一项所述的接触插塞的形成方法，其特征在于，所述介质层的材质包括氧化硅，所述导电材料层包括钨。
9.根据权利要求8所述的接触插塞的形成方法，其特征在于，所述介质层上还形成有钛层及氮化钛，所述钛层覆盖所述介质层，所述氮化钛层覆盖所述钛层，所述导电材料层覆盖所述氮化钛层。
10.根据权利要求9所述的接触插塞的形成方法，其特征在于，所述第一预设时间为10秒~30秒，所述第二预设时间为10秒~30秒。
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