CN114999927A - 半导体封装结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体封装结构及其制造方法，该制造方法包括：提供封装基板；将半导体芯片置于封装基板的上表面并与封装基板电连接；采用化学电镀的方式于封装基板的下表面形成多个具有可润湿侧翼结构的封装引脚；对封装基板上的半导体芯片进行封装，以形成封装结构。本发明通过多次化学电镀的方式形成可润湿侧翼结构，同时兼顾了精度和成本的要求。

Description

半导体封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种半导体封装结构及其制造方法。
背景技术
传统的无引脚封装，例如DFN(quad flat no leads，方形扁平无引脚封装)、LGA(Land Grid Array，栅格阵列封装)，通常呈正方形或矩形，封装底部中央位置有一个大面积裸露基岛用来导热，围绕大基岛的封装外围四周有实现电气连结的导电引脚。引脚面积较小，并且无引脚封装产品与印刷电路板之间的焊接高度低，当无引脚封装产品与印刷电路板热膨胀系数不同时，会导致引脚焊锡开裂。
传统无引脚封装产品引脚在塑封体正下方形成，因此，检查焊点质量时，采用传统视觉检查技术，困难且耗时，需要将PCB倾斜一定的角度才可能进行检测确认；采用X-ray检查技术，因焊锡高度低，焊锡量少也需要精度更高的专用设备才能满足检查要求。此时，电测试是确定焊接端子电连接性的唯一方法。但是在某些应用中，所有终端的全电测试比较困难或不完整。
针对上述问题，现有技术中通常采用化学蚀刻或者机械切割的方式来在封装结构中增加Wettable Flank(可润湿侧翼)结构，以此来克服传统无引脚封装产品因引脚面积过小、焊接高度低而产生PCB贴装焊锡易开裂以及PCB贴装焊锡后无法检测确认焊点质量或检测确认困难的问题。但是化学刻蚀的精度较差，对于小于等于0.4um长度的管脚，无法保证蚀刻后的剩余长度仍可实现ATE测试，机械两次切割的方式虽然可以避免蚀刻精度的问题，但是切割时，管脚金属位置会有毛刺问题，需要特殊处理，从而增加成本。
因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
发明内容
为了解决上述技术问题，本发明提供了一种半导体封装结构及其制造方法，通过多次化学电镀的方式形成可润湿侧翼结构，可同时兼顾精度和成本的要求，可应用于小间距、短管脚的封装产品中。
根据本公开第一方面，提供了一种半导体封装结构的制造方法，包括：提供封装基板；
将半导体芯片置于所述封装基板的上表面并与所述封装基板电连接；
采用化学电镀的方式于所述封装基板的下表面形成多个具有可润湿侧翼结构的封装引脚；
对所述封装基板上的所述半导体芯片进行封装，以形成封装结构。
可选地，采用化学电镀的方式于所述封装基板的下表面形成多个具有可润湿侧翼结构的封装引脚包括：
采用化学电镀的方式于所述封装基板的下表面形成第一金属层；
采用化学电镀的方式于所述第一金属层的下表面形成第二金属层，
其中，所述第一金属层和所述第二金属层之间形成有靠近所述封装基板外围区域的倒台阶结构。
可选地，在形成多个具有可润湿侧翼结构的封装引脚之后，所述制造方法还包括：
形成覆盖多个封装引脚中每个封装引脚外表面的保护层。
可选地，在形成多个具有可润湿侧翼结构的封装引脚之后，所述制造方法还包括：
于所述封装基板的下表面形成阻焊层。
可选地，所述阻焊层覆盖多个封装引脚中每个分装引脚的部分外表面。
可选地，所述阻焊层的厚度大于封装引脚的厚度。
根据本公开第二方面，提供了一种半导体封装结构，包括：封装基板；
半导体芯片，置于所述封装基板的上表面并与所述封装基板电连接；
多个封装引脚，位于所述封装基板的下表面，且所述多个封装引脚中的每个封装引脚均具有可润湿侧翼结构；
塑封体，用于对所述封装基板上的所述半导体芯片进行封装，
其中，所述多个封装引脚被配置为采用化学电镀的方式形成于所述封装基板的下表面。
可选地，所述多个封装引脚中的每个封装引脚均包括：
第一金属层，形成于所述封装基板的下表面；
第二金属层，形成于所述第一金属层的下表面，
其中，所述第一金属层和所述第二金属层均采用化学电镀的方式形成，且所述第一金属层和所述第二金属层之间具有靠近所述封装基板外围区域的倒台阶结构。
可选地，所述半导体封装结构还包括：
保护层，被配置为覆盖所述多个封装引脚中每个封装引脚的外表面。
可选地，所述半导体封装结构还包括：
阻焊层，形成于所述封装基板的下表面，且所述阻焊层覆盖所述多个封装引脚中每个分装引脚的部分外表面。
可选地，所述阻焊层的厚度大于所述多个封装引脚中每个封装引脚的厚度。
本发明的有益效果至少包括：
本发明实施例中采用多次化学电镀的方式来形成多个封装引脚，在此过程中，只需要改变每次电镀开窗的位置即可形成具有可润湿侧翼结构的多个封装引脚，从而实现对小间距、短管脚的封装产品的焊点质量检测，方便快捷，且由于电镀精度相较于化学蚀刻和机械切割的精度更高，因此可提高对封装引脚的制造精度，同时也不会增加额外的制造成本，很好的实现了对精度和成本的兼顾。
应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
图1a和图1b分别示出本发明不同实施例所提供的半导体封装结构的截面示意图；
图2示出图1b中的半导体封装结构焊锡时的截面示意图；
图3a～图3d分别示出图1b中封装引脚的各个制造阶段的截面示意图示意图；
图4示出根据本发明实施例提供的半导体封装结构的制造方法的流程示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
本发明所公开的半导体封装结构可应用于例如QFN(Quad Fiat Nolead，方形扁平无引脚封装)、DFN(dual flat No-lead，双列扁平无引脚封装)、PDFN(Power Dual FlatNo-lead，双列扁平无引脚功率封装)、LGA(Land Grid Array，栅格阵列封装)等无引脚封装结构中。
结合图1a、图1b和图4，本发明实施例提供的半导体封装结构(本文中可简称为封装结构)的制造方法包括执行如下步骤：
在步骤S1中，提供封装基板。
可选地，该封装基板2可以为单层板，也可以为包含有例如介质层、线路层、焊盘等的组合结构。本实施例中，该封装基板2的结构及制造方法与本发明所要解决的技术问题相关性不大，因此可参考现有技术进行理解，本文中不再详述。
在步骤S2中，将半导体芯片置于封装基板的上表面并与封装基板电连接。
示例性地，半导体芯片1可通过粘接剂粘附于封装基板2的上表面，并通过打线或线路层实现与封装基板2之间的电连接。可以理解，本实施例中步骤S2的具体实现方法可参考现有技术进行理解，本文中不再详述。以及当封装基板2为一组合结构时，本文中所描述的封装基板2的上表面和下表面即对应为该封装基板2的整体的对应表面。
在步骤S3中，采用化学电镀的方式于封装基板的下表面形成多个具有可润湿侧翼结构的封装引脚。
进一步地，本实施例中，多个封装引脚中的每个封装引脚3的形成方法具体包括：首先，采用化学电镀的方式于封装基板2的下表面形成第一金属层31，如图3a所示。之后，采用化学电镀的方式于第一金属层31的下表面形成第二金属层32，如图3b所示。其中，第一金属层31和第二金属层32的形成材料例如为铝、铜、金或银等。
需要说明的是，本实施例中在进行第一金属层31和第二金属层32的化学电镀时所采用的电镀开窗的尺寸和位置不同，进而如图3b所示，可使得最终所形成的第一金属层31和第二金属层32之间形成有靠近封装基板2外围区域的倒台阶结构，即形成了具有可润湿侧翼结构的封装引脚3。参考图2，基于该倒台阶状的可润湿侧翼结构，当将该封装引脚3与外部连接板如PCB板8通过焊锡7进行电连接时，部分焊锡7可通过该可润湿侧翼结构溢出，从而，通过观察半导体封装结构的每个封装引脚3处的焊锡7的外溢情况即可方便快速的实现对每个封装引脚3处的焊点质量检测。可以理解的是，在进行化学电镀的过程中，只需要改变每次电镀开窗的位置即可形成具有台阶状的可润湿侧翼结构的多个封装引脚3，成本相对较低，同时由于电镀精度相较于化学蚀刻和机械切割的精度更高，因此可提高对封装引脚的制造精度，进而很好的实现了对半导体封装的精度和成本的兼顾。
进一步地，本发明还包括在封装基板2上设置多个过孔和/或金属柱，通过该过孔来实现多个封装引脚3与半导体芯片1的对应引出端之间的电连接。
进一步地，本发明在形成多个封装引脚3之后还包括形成覆盖多个封装引脚3中每个封装引脚3的外表面的保护层4，包括沉积镍钯金、镍金、锡、银等化学稳定的金属，亦或是通过其他方式例如使用有机保焊膜进行表面覆盖形成的防氧化保护层，以防止封装引脚3发生氧化，如图3d所示。
进一步地，本发明在形成多个封装引脚3之后还包括于封装基板2的下表面形成阻焊层5，该阻焊层5可用于防止锡焊时多个封装引脚3相互之间的电连接，如图3c所示。
本实施例中，阻焊层5覆盖多个封装引脚3中每个分装引脚3的部分外表面，以更好的阻挡焊锡的内流。
本实施例中，阻焊层5的厚度大于每个封装引脚3的厚度，如此，如图2所示，在将该封装引脚3与外部连接板如PCB板8通过焊锡7进行电连接时，可使得焊锡7能够填充于封装引脚3的下表面即第二金属层32的下表面与外部连接板8之间，从而保证半导体封装结构与外部连接板8之间的信号传输的稳定性和可靠性。
可选地，在本发明的部分实施例中，可先形成保护层4之后再形成阻焊层5，以确保对封装引脚3的外表面的全面覆盖，此时，最终可形成如图1a中所示出的封装结构。而在本发明的另一部分实施例中，可先形成阻焊层5之后再形成保护层4，以节省所需的保护层材料，降低制作成本，此时，最终可形成如图1b中所示出的封装结构。
在步骤S4中，对封装基板上的半导体芯片进行封装，以形成封装结构。
本实施例中，可通过塑封模具对封装基板2上的半导体芯片3进行封装。且可选地，封装过程时可采用具有绝缘属性且结合力强的材料，如为环氧树脂。
基于前述制造方法中的步骤最终可形成如图1a/图1b，及图2所示的半导体封装结构。该半导体封装结构具体包括：封装基板2、半导体芯片1、多个封装引脚3、保护层4、阻焊层5和塑封体6。其中，半导体芯片1被配置为置于封装基板2的上表面并与封装基板电连接。多个封装引脚3被配置为采用化学电镀的方式形成于封装基板2的下表面，且多个封装引脚3中的每个封装引脚3均具有可润湿侧翼结构。保护层4被配置为覆盖多个封装引脚3中每个封装引脚3的外表面。阻焊层5形成于封装基板2的下表面，且阻焊层5覆盖多个封装引脚3中每个分装引脚3的部分外表面。塑封体6用于对封装基板2上的半导体芯片1进行封装。
进一步地，多个封装引脚3中的每个封装引脚3均包括：形成于封装基板2的下表面的第一金属层31；以及形成于第一金属层31的下表面的第二金属层32。其中，第一金属层31和第二金属层32均采用化学电镀的方式形成，且第一金属层31和第二金属层32之间具有靠近封装基板2外围区域的倒台阶结构。
进一步地，阻焊层5的厚度大于多个封装引脚3中每个封装引脚3的厚度。
综上，本发明实施例中采用多次化学电镀的方式来形成多个封装引脚，在此过程中，只需要改变每次电镀开窗的位置即可形成具有可润湿侧翼结构的多个封装引脚，从而实现对小间距、短管脚的封装产品的焊点质量检测，方便快捷，且由于电镀精度相较于化学蚀刻和机械切割的精度更高，因此可提高对封装引脚的制造精度，同时也不会增加额外的制造成本，很好的实现了对精度和成本的兼顾。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (11)

1.一种半导体封装结构的制造方法，其中，包括：
提供封装基板；
将半导体芯片置于所述封装基板的上表面并与所述封装基板电连接；
采用化学电镀的方式于所述封装基板的下表面形成多个具有可润湿侧翼结构的封装引脚；
对所述封装基板上的所述半导体芯片进行封装，以形成封装结构。
2.根据权利要求1所述的制造方法，其中，采用化学电镀的方式于所述封装基板的下表面形成多个具有可润湿侧翼结构的封装引脚包括：
采用化学电镀的方式于所述封装基板的下表面形成第一金属层；
采用化学电镀的方式于所述第一金属层的下表面形成第二金属层，
其中，所述第一金属层和所述第二金属层之间形成有靠近所述封装基板外围区域的倒台阶结构。
3.根据权利要求1所述的制造方法，其中，在形成多个具有可润湿侧翼结构的封装引脚之后，所述制造方法还包括：
形成覆盖多个封装引脚中每个封装引脚外表面的保护层。
4.根据权利要求1所述的制造方法，其中，在形成多个具有可润湿侧翼结构的封装引脚之后，所述制造方法还包括：
于所述封装基板的下表面形成阻焊层。
5.根据权利要求4所述的制造方法，其中，所述阻焊层覆盖多个封装引脚中每个分装引脚的部分外表面。
6.根据权利要求5所述的制造方法，其中，所述阻焊层的厚度大于封装引脚的厚度。
7.一种半导体封装结构，其中，包括：
封装基板；
半导体芯片，置于所述封装基板的上表面并与所述封装基板电连接；
多个封装引脚，位于所述封装基板的下表面，且所述多个封装引脚中的每个封装引脚均具有可润湿侧翼结构；
塑封体，用于对所述封装基板上的所述半导体芯片进行封装，
其中，所述多个封装引脚被配置为采用化学电镀的方式形成于所述封装基板的下表面。
8.根据权利要求7所述的半导体封装结构，其中，所述多个封装引脚中的每个封装引脚均包括：
第一金属层，形成于所述封装基板的下表面；
第二金属层，形成于所述第一金属层的下表面，
其中，所述第一金属层和所述第二金属层均采用化学电镀的方式形成，且所述第一金属层和所述第二金属层之间具有靠近所述封装基板外围区域的倒台阶结构。
9.根据权利要求7所述的半导体封装结构，其中，所述半导体封装结构还包括：
保护层，被配置为覆盖所述多个封装引脚中每个封装引脚的外表面。
10.根据权利要求7所述的半导体封装结构，其中，所述半导体封装结构还包括：
阻焊层，形成于所述封装基板的下表面，且所述阻焊层覆盖所述多个封装引脚中每个分装引脚的部分外表面。
11.根据权利要求10所述的半导体封装结构，其中，所述阻焊层的厚度大于所述多个封装引脚中每个封装引脚的厚度。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108206170A (zh) * 2017-12-29 2018-06-26 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN109494200A (zh) * 2017-09-09 2019-03-19 艾马克科技公司 形成具有增进可湿侧翼的经封装半导体装置的方法及结构
CN109801906A (zh) * 2018-12-28 2019-05-24 江苏长电科技股份有限公司 一种Wettable Flank封装结构及其制备方法
TWI745213B (zh) * 2021-01-06 2021-11-01 南茂科技股份有限公司 半導體封裝結構及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494200A (zh) * 2017-09-09 2019-03-19 艾马克科技公司 形成具有增进可湿侧翼的经封装半导体装置的方法及结构
CN108206170A (zh) * 2017-12-29 2018-06-26 江苏长电科技股份有限公司 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN109801906A (zh) * 2018-12-28 2019-05-24 江苏长电科技股份有限公司 一种Wettable Flank封装结构及其制备方法
TWI745213B (zh) * 2021-01-06 2021-11-01 南茂科技股份有限公司 半導體封裝結構及其製造方法

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