CN114995048A - Euv光掩模版的制造方法及euv光掩模版 - Google Patents

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CN114995048A CN202210563447.4A CN202210563447A CN114995048A CN 114995048 A CN114995048 A CN 114995048A CN 202210563447 A CN202210563447 A CN 202210563447A CN 114995048 A CN114995048 A CN 114995048A
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Abstract

本发明提供了一种EUV光掩模版的制造方法及EUV光掩模版，在EUV掩模坯体中形成第一图案和/或第二图案后，对所述第一图案和/或所述第二图案的暴露表面进行等离子体处理，以至少使所述第一图案的暴露表面被处理为掺杂的且疏水性的疏水层(厚度较薄，例如小于2nm或小于1nm)，不仅对EUV光掩模版的光反射率或吸光度的影响最小，而且水分或颗粒或其他污染物等不容易吸附在EUV光掩模版的疏水层表面上，方法简单，且不再需要EUV防护罩，降低成本。

Description

EUV光掩模版的制造方法及EUV光掩模版
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种EUV光掩模版的制造方法及EUV光掩模版。
背景技术
随着集成电路制造工业的不断发展，例如极紫外光刻(extreme ultravioletlithography，简写为EUVL)等先进光刻技术已被广泛用。其中，EUV光掩模版(photo mask)是光刻工艺中的重要组件。光刻工艺通常是，先在晶圆表面涂布光阻等光致抗蚀剂层，在光致抗蚀剂层干燥后，通过曝光设备将EUV光掩模版上的图案以特定光源(例如极紫外光EUV)曝在该光致抗蚀剂层上，随后，再以显影剂将曝光后的光致抗蚀剂层显影，并利用显影出来的光致抗蚀剂层图形作为掩模，对晶圆进行蚀刻等工艺，并最终完成EUV光掩模版上的图案向晶圆上的转移。
现有的EUV光刻技术中，通常会在EUV光掩模版上安装防护罩，来保护EUV光掩模版免受空气中悬浮颗粒、水分和其它形式的污染物的影响。虽然应用EUV防护罩后可以避免颗粒、水分和其它形式的污染物引起光刻图案的缺陷，但是EUV防护罩的成本较高，且会吸收曝光能量，降低曝光后形成的图案的对比度和分辨率。
发明内容
本发明的目的在于提供一种EUV光掩模版的制造方法和EUV光掩模版，能够在无需使用EUV防护罩的前提下，避免颗粒、水分和其它形式的污染物污染到EUV光掩模版表面。
为实现上述目的，本发明提供一种EUV光掩模版的制造方法，其包括：
基于一衬底制造EUV掩模坯体；
蚀刻所述EUV掩模坯体，以在所述EUV掩模坯体中形成第一图案；
蚀刻所述第一图案外围的所述EUV掩模坯体，且蚀刻停止在所述衬底的第一表面上，以在所述EUV掩模坯体中形成第二图案；
该方法还包括，在形成所述第一图案和/或所述第二图案后，对所述第一图案和/或所述第二图案的暴露表面进行等离子体处理的步骤，以至少使所述第一图案的暴露表面被处理为掺杂的且疏水性的疏水层。
可选地，基于一衬底制造EUV掩模坯体的步骤包括：在所述衬底的第一表面上依次形成反射膜堆栈层、覆盖层和吸收层，所述反射膜堆栈层包括交替层叠的第一反射膜和第二反射膜，所述EUV掩模坯体的表层为吸收层。
可选地，蚀刻所述EUV掩模坯体，以在所述EUV掩模坯体中形成第一图案的步骤包括：
对所述吸收层进行光刻和蚀刻，且蚀刻停止在所述覆盖层的表面或者所述反射膜堆栈层的顶面上，以在所述吸收层中形成第一图案。
可选地，所述第一图案的暴露表面和/或所述第二图案的暴露表面的疏水层的膜厚小于2nm。
可选地，采用包含C、F、H元素中的至少一种进行至少一步所述等离子体处理。
可选地，所述等离子体处理的工艺条件包括：工艺温度为室温；和/或，工艺压力为10mTorr～100mTorr。
可选地，当使用C元素进行所述等离子体处理时，采用工艺气体包括CO2；当使用F元素进行所述等离子体处理时，采用工艺气体包括F2；当使用H元素进行所述等离子体处理时，采用工艺气体包括H2。
可选地，至少包括使用CO2进行所述等离子体处理。
基于同一发明构思，本发明还提供一种EUV光掩模版，其包括基于一衬底形成的EUV掩模坯体，所述EUV掩模坯体中形成有第一图案和第二图案，所述第二图案位于所述第一图案的外围且暴露出所述衬底的表面；
且至少所述第一图案的暴露表面为掺杂的且疏水性的疏水层。
可选地，所述第二图案的暴露表面为掺杂的且疏水性的疏水层。
可选地，所述第一图案和/或所述第二图案的暴露表面上的疏水层的膜厚小于2nm。
可选地，所述疏水层中掺杂的元素包含C、F、H元素中的至少一种。
与现有技术相比，本发明的技术方案至少具有以下有益效果：
在EUV掩模坯体中形成第一图案和/或第二图案后，对所述第一图案和/或所述第二图案的暴露表面进行等离子体处理，以至少使所述第一图案的暴露表面被处理为掺杂的且疏水性的疏水层(厚度较薄，例如小于2nm或小于1nm)，不仅对EUV光掩模版的光反射率或吸光度的影响最小，而且也使得水分或颗粒或其他污染物等不容易吸附在EUV光掩模版的疏水层的表面上，方法简单，且不再需要EUV防护罩，降低成本。
附图说明
图1是现有的一种EUV光掩模版的剖面结构示意图。
图2是现有的EUV光刻设备的结构示意图。
图3是本发明第一实施例的EUV光掩模版的制造方法的流程图。
图4至图10是本发明第一具体实施例的EUV光掩模版的制造方法中的剖面结构示意图。
图11是本发明第二实施例的EUV光掩模版的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、部分和/或工艺，这些元件、部件、区、层、部分和/或工艺不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、部分和/或工艺与另一个元件、部件、区、层、部分和/或工艺。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、部分和/或工艺可表示为第二元件、部件、区、层、部分和/或工艺。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”、“顶面上”、“底面上”、“正面”、“背面”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”或“在底面上”或“在其背面上”元件或特征将取向为在其它元件或特征“上”或“顶”或“正”。因此，示例性术语“在…下面”、“在…下”和“在…背面”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
请参考图1，现有的EUV光掩模版的结构包括：衬底100，依次层叠在衬底100的正面(即第一表面)上的反射膜堆栈层101、覆盖层102以及吸收层103，形成在衬底100的背面(即第二表面)上的背面导电层105。其中，反射膜堆栈层101通常为在衬底100上交替沉积的钼(Mo)膜和硅(Si)膜。反射膜堆栈层101、覆盖层102以及吸收层103沉积在衬底100的正面上形成EUV掩模坯体。吸收层103中形成有第一图案103a，该第一图案103a通常为集成电路制造所需的电路和/或器件的图案。EUV光掩模版还具有第二图案104，第二图案104形成在第一团103a外围且贯穿吸收层103、覆盖层102和反射膜堆栈层101，以暴露出衬底100的部分正面，第二图案104通常为集成电路制造所需的边框图案。
目前的EUV光刻设备的典型结构如图1所示，包括：EUV光源10、照明系统11、用于放置EUV掩模版20的掩模台12、投影系统13以及用于放置晶圆30的硅片台14。在利用EUV光掩模版20对晶圆30进行光刻的过程中，EUV光掩模版20的暴露表面(即第一图案103a和第二图案104的暴露表面)容易受到空气中悬浮颗粒和其它形式的污染物影响，导致在晶圆上制造的图案出现缺陷。
为此，现有技术中通常利用EUV防护罩来保护EUV掩模版20免受空气中悬浮颗粒和其它形式的污染物影响，且该防护罩通常包括防护膜30以及边框31，边框31固定连接防护膜30，且能够安装到EUV掩模版20的边缘或者掩模台12上，使得防护膜30相对于EUV掩模版20固定，且与EUV掩模版20的吸收层之间形成气隙，由此利用该气隙降低EUV防护罩引入的光损失。
但是上述方案中，一方面，由于EUV防护罩的折射率通常大于空气，因此相对应没有EUV防护罩的情况下光损伤较大，导致入射到晶圆表面的光能量相对降低，曝光效果难以进一步提高；另一方面，由于额外使用了EUV防护罩，且EUV防护罩的制造和安装均会增加额外的工艺和成本。
基于此，本发明提供一种新的EUV光掩模版的制造方法及EUV光掩模版，能够将EUV光掩模版的暴露表面通过等离子体处理工艺处理为不厚于2nm的掺杂的疏水层，不仅对光反射率或吸光度的影响最小，而且水分、烟雾或颗粒等污染物也不容易吸附在EUVEUV光掩模版的疏水性表面上，由此在EUV光刻中可以省去EUV防护罩，降低成本。
下面结合图3至图11和具体的实施例，来详细说明本发明的EUV光掩模版的制造方法及EUV光掩模版。
第一实施例
请参考图3，本实施例提供一种EUV光掩模版的制造方法，其包括以下步骤：
S11，基于一衬底制造EUV掩模坯体；
S12，蚀刻所述EUV掩模坯体，以在所述EUV掩模坯体中形成第一图案；
S13，对所述第一图案的暴露表面进行等离子体处理，使所述第一图案的暴露表面被处理为掺杂的且疏水性的疏水层；
S14，蚀刻所述第一图案外围的所述EUV掩模坯体，以在所述EUV掩模坯体中形成第二图案。
请参考图4，在步骤S11中，基于一衬底200制造EUV掩模坯体的具体过程包括：
首先，提供衬底200，衬底200优选为低热膨胀、高热传导的材料，例如低热膨胀的玻璃或石英，具体可为石英玻璃、微晶玻璃(Zerodur)、超低膨胀系数石英玻璃(ULE，又称为零膨胀玻璃)等。在一些实施例中低的热膨胀玻璃能够透射可见波长、接近可见光谱的一部分红外波长(近红外)、以及一部分紫外波长的光。进一步地，衬底200可吸收极紫外波长以及接近极紫外的深紫外波长。
然后，通过相应的沉积工艺在衬底200的第一表面(可称为衬底200的正面)上形成反射膜堆栈层201。通常要求反射膜堆栈层201对特定波长的曝光光线具有较高的反射率，例如，对13.5nm的极紫外光的反射率高于60％，较优的高于65％。本实施例中，反射膜堆栈层201主要由第一反射膜(未标记)和第二反射膜(未标记)交替层叠而成。其中的第一反射膜的层数例如为40～50，且膜厚例如为3nm～4nm。第一反射膜和第二反射膜可以是能够对特定波长(例如13.5nm)的极紫外光有高反射率(例如高于70％)的任意合适的材料。例如第一反射膜的材料为硅(Si)，第二反射膜的材料为钼(Mo)。再例如第一反射膜的材料为Mo，第二反射膜的材料为铍(Be)。具体地，可以通过溅射、化学气相沉积(Chemical VaporDeposition，CVD)、等离子体增强CVD(Plasma Enhanced Chemical Vapor Deposition，PECVD)、原子层沉积(Atomic Layer Deposition，ALD、等离子体增强ALD(PEALD)等任意合适的沉积工艺来交替形成第一反射膜和第二反射膜，进而形成所需的反射膜堆栈层201。其中，为了尽可能地减小反射膜堆栈层201形成过程中的热应力诱导缺陷，反射膜堆栈层201中各膜层的沉积温度尽可能地靠近室温，例如控制在介于室温和100℃之间。
接着，通过溅射、CVD、PECVD、ALD、PEALD、IBD等任意合适的常规沉积工艺，在反射膜堆栈层201的顶面上形成覆盖层202。覆盖层202用于防止反射膜堆栈层201受刻蚀工艺的破坏。其材料可以包括钌(Ru)、钌合金(例如RuB、RuSi或RuNb)或氧化钌(例如RuO2或RuNbO)中的至少一种，其可以是单层膜结构，也可以是多层膜层叠而成的结构，覆盖层202厚度例如为2nm至4nm。在本发明的其他实施例中，当反射膜堆栈层201的顶层膜为硅时，也可以省略覆盖层202的制造，或者说，在形成反射膜堆栈层201时，多沉积一层硅膜(即顶层的第一反射膜)来作为覆盖层202。
之后，通过溅射(PVD)、CVD、PECVD、ALD、PEALD、IBD等任意合适的沉积工艺，在覆盖层202的顶面上形成吸收层203。其中，吸收层203可以是单层膜结构，也可以是多层膜堆叠而成的复合结构，其材料包括钴(Co)、碲(Te)、铪(Hf)、镍(Ni)、钽(Ta)、铬(Cr)、钽基材料、铬基材料等中的至少一种。吸收层203的总厚度例如为50nm～75nm，当吸收层203为多层膜堆叠而成的复合结构时，其中的单层膜的厚度例如为3nm～6nm。其中，为了尽可能地减小反射膜堆栈层201形成过程中的热应力诱导缺陷，吸收层203中各膜层的沉积温度尽可能地靠近室温，例如控制在介于室温和100℃之间。
之后，通过溅射、CVD、PECVD、ALD、PEALD、IBD等任意合适的沉积工艺，在吸收层203的顶面上形成硬掩模层204。其中，硬掩模层204的材料可以是钽(Ta)、钽基材料(例如硼化钽TaB、氧化钽TaO、氮化钽TaN、硼氧化钽TaBO或硼氮化钽TaBN等)、硅、硅基材料(例如氮化硅SiN或氮氧化硅SiON)、钌、钌基材料(例如硼化钌RuB)中的至少一种制成，硬掩模层204的厚度例如为4nm～20nm。
接着，通过溅射、蒸镀、CVD、PECVD、ALD、PEALD、分子束外延、IBD等任意合适的常规沉积工艺，在衬底200的第二表面(与衬底200的第一表面相对设置，可称为衬底200的背面)上沉积背面导电层205。背面导电层205的材料可以包括铬、铬基材料(例如氮化铬CrN或氮氧化铬CrON)、钽或钽基材料(例如硼化钽TaB、氧化钽TaO、氮化钽TaN、硼氧化钽TaBO或硼氮化钽TaBN等)中的至少一种导电材料。背面导电层205的厚度例如为60nm～75nm。
至此，完成了步骤S11中的EUV掩模坯体的制造。
应当理解的是，本实施例中，背面导电层205在硬掩模层204的沉积之后形成，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，背面导电层205的沉积，可以先于反射膜堆栈层201的沉积执行，也可以在反射膜堆栈层201沉积之后且在覆盖层202沉积之前执行，亦可以在覆盖层202沉积之后且在吸收层203沉积之前执行，还可以在吸收层203沉积之后且在硬掩模层204沉积之前执行。
在步骤S12中，在沉积硬掩模层204之后，在执行以下过程：
首先，请继续参考图4，涂覆第一光阻层206，并对第一光阻层206进行曝光、显影，以图案化第一光阻层206。
然后，请参考图4和图5，以图案化后的第一光阻层206为掩模，通过等离子体蚀刻、原子层蚀刻等任意合适的蚀刻工艺，蚀刻硬掩模层204至EUV掩模坯体的顶面(即吸收层203的顶面)，以将图案化第一光阻层206转移到硬掩模层204中，形成图案化的硬掩模层204’。
之后，请继续参考图5，通过合适的干法去胶或湿法去胶工艺，去除第一光阻层206；
接着，请参考图6，以图案化的硬掩模层204’为掩模，通过等离子体蚀刻、原子层蚀刻等任意合适的蚀刻工艺，蚀刻吸收层203至覆盖层202的顶面或者反射膜堆栈层201的最顶层反射膜的顶面，以在吸收层203中形成第一图案203a，第一图案203a为集成电路制造所需的电路和/或器件的图案。
请参考图7，在步骤S13中，采用包括C、F或H元素中的至少一种，对第一图案203a的暴露表面(即吸收层203的暴露表面以及覆盖层203的暴露表面)进行等离子体处理，使得第一图案203a的暴露表面被处理为掺杂的且疏水性的。也就是说，吸收层203被暴露出的表层以及覆盖层203被暴露出的表层与相应的等离子体中的C、F或H原子结合(包括发生键合等化学反应)，形成一层厚度较薄且富含C、F或H原子中的至少一种的疏水层203b。
可选地，疏水层203b的厚度不大于2nm，例如小于1nm，以避免对最终制得的EUV光掩模版的光反射率或吸光度产生影响。
为了提高疏水层203b的疏水能力，较佳地，采用C、F、H等离子体中的至少两种，形成混合等离子体来对第一图案203a的暴露表面进行等离子体处理，形成疏水层203b；或者，采用C、F、H等离子体中的至少两种，并以单一等离子体的方式顺序对第一图案203a的暴露表面进行多步等离子体处理，且各步等离子体处理均在一个腔室中进行，以形成疏水层203b。
可选地，上述用于形成疏水层203b的等离子体处理工艺的温度为室温，由此避免温度过高会向EUV掩模坯体的膜层中引入热应力，进而产生不可忽视的热应力诱导缺陷的问题。
可选地，上述用于形成疏水层203b的等离子体处理工艺的压力为10mTorr～100mTorr，由此避免工艺压力过高会向EUV掩模坯体的膜层中引入内应力，进而产生不可忽视的内应力诱导缺陷(包括变形、翘曲等)的问题。
可选地，当使用C元素进行所述等离子体处理时，采用工艺气体包括CO2；当使用F元素进行所述等离子体处理时，采用工艺气体包括F2；当使用H元素进行所述等离子体处理时，采用工艺气体包括H2。
可选地，在步骤S13中，至少包括使用CO2对第一图案203a的暴露表面进行等离子体处理，使得第一图案203a的暴露表面被处理为掺杂的且疏水性的疏水层203b。
作为一种示例，在步骤S13中，对第一图案203a的暴露表面(即吸收层203的暴露表面以及覆盖层203的暴露表面)进行等离子体碳(C)处理，使得第一图案203a的暴露表面被处理为碳掺杂的且疏水性的疏水层203b，其工艺条件包括：工艺温度为室温，工艺压力为10mTorr～100mTorr，工艺时间为10min～30min，工艺气体为CO2。
作为另一种示例，在步骤S13中，对第一图案203a的暴露表面(即吸收层203的暴露表面以及覆盖层203的暴露表面)进行等离子体氟(F)处理，使得第一图案203a的暴露表面被处理为氟掺杂的且疏水性的疏水层203b，其工艺条件包括：工艺温度为室温，工艺压力为10mTorr～100mTorr，工艺时间为10min～30min，工艺气体为F2和载气(载气例如为Ar和/或N2)。
作为又一种示例，在步骤S13中，对第一图案203a的暴露表面(即吸收层203的暴露表面以及覆盖层203的暴露表面)进行等离子体氢(H)处理，使得第一图案203a的暴露表面被处理为氢掺杂的且疏水性的疏水层203b，其工艺条件包括：工艺温度为室温，工艺压力为10mTorr～100mTorr，工艺时间为10min～30min，工艺气体为H2和载气(载气例如为Ar和/或N2)。
在步骤S14中，首先，请参考图8，在图案化的硬掩模层204’和疏水层203b上涂覆第二光阻层207，并对第二光阻层207进行曝光、显影，以图案化第二光阻层207，图案化后的第二光阻层207能够保护第一图案203a的形成区域，并暴露出EUV掩模坯体待形成第二图案的区域，该区域位于第一图案203a的外围。然后，请参考图9，以图案化后的第二光阻层207为掩模，合适的蚀刻工艺蚀刻硬掩模层204’、吸收层203、覆盖层202以及反射膜堆栈层201，蚀刻停止在衬底200的第一表面上，形成第二图案208，其中第二图案208为EUV光掩模版的边框。之后，请参考图9和图10，通过合适去胶工艺去除第二光阻层207，并进一步通过合适工艺去除剩余的硬掩模层204’，由此形成具有第一图案203a、第二图案208以及疏水层203b的EUV光掩模版。
可选地，请参考图10，在形成第二图案208且去除硬掩模层204’之后，进一步对所述第二图案208的暴露表面以及吸收层203被重新暴露的表面进行等离子体处理，使第二图案208的暴露表面以及吸收层203被重新暴露的表面被处理为掺杂的且疏水性的疏水层209。其中，可以采用包括C、F或H元素中的至少一种，对第二图案208的暴露表面以及吸收层203被重新暴露的表面进行等离子体处理，形成一层厚度较薄且富含C、F或H原子中的至少一种的疏水层209。该等离子体处理的过程与步骤S13类似，在此不再详述。且该等离子体处理中的C、F或H原子可以进一步与疏水层203b底部的膜层反应，以进一步增厚疏水层203b，加强其疏水性能。
应当注意的是，在形成第二图案208且去除硬掩模层204’之后，进一步对所述第二图案208的暴露表面以及吸收层203被重新暴露的表面进行等离子体处理后，吸收层203表面的任意位置的疏水层的膜厚应不大于2nm，以避免对最终制得的EUV光掩模版的光反射率或吸光度产生影响。
此外，需要理解的是，在形成第二图案208且去除硬掩模层204’之后，进一步对所述第二图案208的暴露表面以及吸收层203被重新暴露的表面进行等离子体处理的步骤是可选的，因为第二图案位于EUV光掩模版的边界区域且能够暴露出衬底200的表面，因此，不经任何用于形成疏水层的等离子体处理或仅经任何一种等离子体(C、F或H)处理来形成相应的疏水层，就可以使得EUV光掩模版的边界区域中的污染物不影响到EUV光刻效果。
请参考图10，本实施例还提供一种采用本实施例的EUV光掩模版的制造方法所制得的EUV光掩模版，其包括基于衬底200形成的EUV掩模坯体，该EUV掩模坯体包括：衬底200，依次层叠在衬底200的第一表面上的反射膜堆栈层201、覆盖层202和吸收层203，以及，层叠在衬底200的第二表面上的背面导电层205。该EUV掩模坯体还具有第一图案203以及位于第一图案203外围的第二图案208，该第一图案203为器件所需的电路图案且贯穿吸收层203，第二图案208为边框图案且贯穿吸收层203、覆盖层202和反射膜堆栈层201至暴露出衬底200的第一表面。其中，第一图案203的暴露表面是掺杂的且疏水性的。
可选地，第一图案203a的暴露表面上的疏水层203b的膜厚小于2nm，例如小于1nm。
可选地，第一图案203a的暴露表面用于形成疏水层203b所掺杂的元素包含C、F、H元素中的至少一种。
可选地，第二图案208的暴露表面是掺杂的且疏水性的。第二图案208的暴露表面形成的疏水层209的膜厚小于2nm，例如小于1nm。第二图案208的暴露表面用于形成的疏水层209所掺杂的元素包含C、F、H元素中的至少一种。
综上所述，本实施例的EUV光掩模版及其制造方法，至少在形成第一图案之后，对第一图案的暴露表面进行等离子体处理，使所述第一图案的暴露表面被处理为掺杂的且疏水性的，由此在EUV光掩模版的表面形成薄疏水层，不仅对EUV光掩模版的光反射率或吸光度的影响最小，而且水分或颗粒或其他污染物等也不容易吸附在EUV光掩模版的疏水层的表面上，方法简单，且不再需要EUV防护罩，降低成本。
第二实施例
请参考图11，本实施例提供一种EUV光掩模版的制造方法，其包括以下步骤：
S21，基于一衬底制造EUV掩模坯体；
S22，蚀刻所述EUV掩模坯体，以在所述EUV掩模坯体中形成第一图案；
S23，蚀刻所述第一图案外围的所述EUV掩模坯体，以在所述EUV掩模坯体中形成第二图案；
S24，对所述第一图案和所述第二图案的暴露表面进行等离子体处理，使所述第一图案的暴露表面和所述第二图案的暴露表面被处理为掺杂的且疏水性的疏水层。
请参考图4，本实施例的EUV光掩模版的制造方法与第一实施例相比，步骤S21与步骤S11相同，步骤S22与步骤S12相同，步骤S23与步骤S14相同，因此，步骤S21～S23可以参考第一实施例的步骤S11～步骤S12以及步骤S14的内容描述，在此不再赘述。
而步骤S24与步骤S13相类似，区别在于，步骤S13仅仅对第一图案203a的暴露表面进行等离子体处理，而且步骤S24可以对第一图案203a的暴露表面和第二图案208的暴露表面同时进行等离子体处理，以形成覆盖EUV掩模版全局暴露表面的疏水层，且该疏水层在EUV掩模版全局暴露表面的膜厚均匀。因此，本实施例的步骤S24的具体实施例过程可以参考第一实施例的步骤S13中的描述，在此不再详述。
本实施例还提供一种采用本实施例的EUV光掩模版的制造方法所制得的EUV光掩模版，其包括EUV掩模坯体，该EUV掩模坯体包括：衬底200，依次层叠在衬底200的第一表面上的反射膜堆栈层201、覆盖层202和吸收层203，以及，层叠在衬底200的第二表面上的背面导电层205。该EUV掩模坯体还具有第一图案203以及位于第一图案203外围的第二图案208，该第一图案203为器件所需的电路图案且贯穿吸收层203，第二图案208为边框图案且贯穿吸收层203、覆盖层202和反射膜堆栈层201至暴露出衬底200的第一表面。其中，第一图案203的暴露表面和第二图案208的暴露表面均是掺杂的且疏水性的。即EUV光掩模版的暴露表面上形成有膜厚均匀的疏水层，该疏水层从第一图案203的暴露表面连续延伸到第二图案208的暴露表面上，且膜厚小于2nm，例如小于1nm。
由上所述，本实施例的EUV光掩模版及其制造方法，能同时对第一图案的暴露表面和第二图案的暴露表面进行等离子体处理，由此在EUV光掩模版的全局暴露表面形成薄疏水层，不仅对EUV光掩模版的光反射率或吸光度的影响最小，而且水分或颗粒或其他污染物等也不容易吸附在EUV光掩模版的疏水层的表面上，方法简单，且不再需要EUV防护罩，降低成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

Claims (12)

1.一种EUV光掩模版的制造方法，其特征在于，包括：
基于一衬底制造EUV掩模坯体；
蚀刻所述EUV掩模坯体，以在所述EUV掩模坯体中形成第一图案；
蚀刻所述第一图案外围的所述EUV掩模坯体，且蚀刻停止在所述衬底的第一表面上，以在所述EUV掩模坯体中形成第二图案；
该方法还包括，在形成所述第一图案和/或所述第二图案后，对所述第一图案和/或所述第二图案的暴露表面进行等离子体处理的步骤，以至少使所述第一图案的暴露表面被处理为掺杂的且疏水性的疏水层。
2.如权利要求1所述的EUV光掩模版的制造方法，其特征在于，基于一衬底制造EUV掩模坯体的步骤包括：在所述衬底的第一表面上依次形成反射膜堆栈层、覆盖层和吸收层，所述反射膜堆栈层包括交替层叠的第一反射膜和第二反射膜，所述EUV掩模坯体的表层为吸收层。
3.如权利要求2所述的EUV光掩模版的制造方法，其特征在于，蚀刻所述EUV掩模坯体，以在所述EUV掩模坯体中形成第一图案的步骤包括：
对所述吸收层进行光刻和蚀刻，且蚀刻停止在所述覆盖层的表面或者所述反射膜堆栈层的顶面上，以在所述吸收层中形成第一图案。
4.如权利要求1所述的EUV光掩模版的制造方法，其特征在于，所述第一图案的暴露表面和/或所述第二图案的暴露表面的疏水层的膜厚小于2nm。
5.如权利要求1-4中任一项所述的EUV光掩模版的制造方法，其特征在于，采用包含C、F、H元素中的至少一种进行至少一步所述等离子体处理。
6.如权利要求5所述的EUV光掩模版的制造方法，其特征在于，所述等离子体处理的工艺条件包括：工艺温度为室温；和/或，工艺压力为10mTorr～100mTorr。
7.如权利要求6所述的EUV光掩模版的制造方法，其特征在于，当使用C元素进行所述等离子体处理时，采用工艺气体包括CO2；当使用F元素进行所述等离子体处理时，采用工艺气体包括F2；当使用H元素进行所述等离子体处理时，采用工艺气体包括H2。
8.如权利要求6所述的EUV光掩模版的制造方法，其特征在于，至少包括使用CO2进行所述等离子体处理。
9.一种EUV光掩模版，其特征在于，包括基于一衬底形成的EUV掩模坯体，所述EUV掩模坯体中形成有第一图案和第二图案，所述第二图案位于所述第一图案的外围且暴露出所述衬底的表面；
且至少所述第一图案的暴露表面为掺杂的且疏水性的疏水层。
10.如权利要求9所述的EUV光掩模版，其特征在于，所述第二图案的暴露表面为掺杂的且疏水性的疏水层。
11.如权利要求9或10所述的EUV光掩模版，其特征在于，所述第一图案和/或所述第二图案的暴露表面上的疏水层的膜厚小于2nm。
12.如权利要求9或10所述的EUV光掩模版，其特征在于，所述疏水层中掺杂的元素包含C、F、H元素中的至少一种。
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