CN114981979A - 氮化物半导体装置 - Google Patents

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Abstract

一种氮化物半导体装置，包括第一氮化物半导体层、形成于第一氮化物半导体层上的第二氮化物半导体层、配置在第二氮化物半导体层上、至少一部分具有脊部、含有受主型杂质的第三氮化物半导体层、配置在脊部上的栅极电极、以及隔着脊部配置在第二氮化物半导体层上的源极电极和漏极电极，具有有源区和非有源区。非有源区具有第一区域，第一区域中第二氮化物半导体层的膜厚与有源区中未形成脊部、源极电极和漏极电极的区域中第二氮化物半导体层的膜厚不同。

Description

氮化物半导体装置
技术领域
本发明涉及包含III族氮化物半导体(以下有时简单地称为“氮化物半导体”)的氮化物半导体装置。
背景技术
III族氮化物半导体是使用氮作为III-V族半导体中的V族元素的半导体。代表例子为氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)。III族氮化物半导体一般可以用AlxInyGa1-x-yN(0≦x≦1，0≦y≦1，0≦x+y≦1)来表示。
有人提出了使用这样的氮化物半导体的HEMT(High Electron MobilityTransistor，高电子迁移率晶体管)。这样的HEMT例如包含由GaN构成的电子移动层和由在该电子移动层上外延生长的AlGaN构成的电子供应层。以与电子供应层接触的方式形成有一对源极电极和漏极电极，栅极电极配置在它们之间。
由于GaN与AlGaN的晶格失配引起的极化，在电子移动层内，在距离电子移动层与电子供应层的界面仅数
Figure BDA0003750596250000011
的内侧位置形成了二维电子气。以该二维电子气为通道，源极/漏极间被连接。如果通过对栅极电极施加控制电压将二维电子气阻断，则源极/漏极间被阻断。在未对栅极电极施加控制电压的状态下，源极/漏极间导通，因而构成常开型器件。
使用氮化物半导体的器件具有高耐压、高温工作、大电流密度、高速切换和低导通电阻的特征，因此例如在专利文献1中，提出了其在功率器件中的应用。
专利文献1公开了下述构成：在AlGaN电子供应层上层叠脊状p型GaN栅极层(对应于本发明的第三氮化物半导体层的脊部)，在其上配置栅极电极，利用从上述p型GaN栅极层扩展的耗尽层使通道消失，从而实现常关。
此外，专利文献2中，为了使用p型GaN栅极层实现常关，将高浓度P型GaN层与栅极电极欧姆连接。因为是欧姆连接，所以是以通过使电流流过栅极电极、从栅极电极向高浓度P型GaN层注入空穴，以此来进行电导率调制为要点的欧姆GIT(Gate InjectionTransistor，栅极注入晶体管)。
现有技术文献
专利文献
专利文献1：日本特开2017-73506号公报
专利文献2：日本特开2006-339561号公报
发明内容
发明所要解决的课题
本发明的目的在于，提供一种可在形成第三氮化物半导体层的脊部之前直接测定第三氮化物半导体层的材料膜的膜厚的氮化物半导体装置及其制造方法。
用于解决课题的方法
本发明的一个实施方式提供一种氮化物半导体装置，包括基板、配置在上述基板上方且构成电子移动层的第一氮化物半导体层、形成于上述第一氮化物半导体层上且构成电子供应层的第二氮化物半导体层、配置在上述第二氮化物半导体层上且至少一部分具有脊部并含有受主型杂质的第三氮化物半导体层、配置在上述脊部上的栅极电极以及配置在上述第二氮化物半导体层上且隔着上述脊部的源极电极和漏极电极；在平面图中具有帮助晶体管工作的有源区和不帮助晶体管工作的非有源区；上述非有源区具有第一区域，上述第一区域中上述第二氮化物半导体层的膜厚与上述有源区中未形成上述脊部、上述源极电极和上述漏极电极的区域中的上述第二氮化物半导体层的膜厚不同。
该构成中，可在形成第三氮化物半导体层的脊部之前直接测定第一区域中第三氮化物半导体层的材料膜的膜厚。
本发明的一个实施方式中，上述第一区域中的上述第二氮化物半导体层的膜厚比上述有源区中的未形成上述脊部、上述源极电极和上述漏极电极的区域中的上述第二氮化物半导体层的膜厚更厚。
本发明的一个实施方式中，上述第一区域中的上述第二氮化物半导体层的膜厚比上述有源区中的未形成上述脊部、上述源极电极和上述漏极电极的区域中的上述第二氮化物半导体层的膜厚薄。
本发明的一个实施方式中，上述第一区域与上述第三氮化物半导体层相邻。
本发明的一个实施方式中，上述氮化物半导体装置在平面图中具有四边形形状，上述第一区域在平面图中存在于上述氮化物半导体装置的周缘与上述有源区之间。
本发明的一个实施方式中，上述第三氮化物半导体层具有从上述脊部的端部延伸的延长区域，在上述非有源区，在上述延长区域内形成有贯穿上述栅极电极和上述第三氮化物半导体层达到上述第二氮化物半导体层的开口部，上述第一区域是在平面图中形成有上述开口部的区域。
本发明的一个实施方式中，在平面图中，与上述第一区域相邻的上述脊部上的上述栅极电极中的上述第一区域侧的侧缘相对于该脊部上表面中的上述第一区域侧的侧缘向内侧后退。
本发明的一个实施方式中，在上述第二氮化物半导体层上形成有覆盖上述第二氮化物半导体层、上述第三氮化物半导体层和上述栅极电极的露出面的钝化膜，在上述钝化膜中形成有源极接触孔和漏极接触孔，上述源极电极贯穿上述源极接触孔并与第二氮化物半导体层接触，上述漏极电极贯穿上述漏极接触孔并与第二氮化物半导体层接触。
本发明的一个实施方式中，上述源极电极具有贯穿上述源极接触孔并与第二氮化物半导体层接触的源极主电极部以及从上述源极主电极部延伸并覆盖相邻的上述栅极电极的延长部。
本发明的一个实施方式中，上述源极主电极部与上述脊部平行延伸，在上述源极主电极部表面的宽度中间部形成有在上述源极主电极部的长度方向上延伸的源极电极凹部。
本发明的一个实施方式中，上述漏极电极与上述脊部平行延伸，在上述漏极电极表面的宽度中间部形成有在上述漏极电极的长度方向上延伸的漏极电极凹部。
本发明的一个实施方式中，在上述氮化物半导体装置的周缘部形成有贯穿上述钝化膜和上述第二氮化物半导体层达到上述第一氮化物半导体层且上表面和外侧面开口的第一凹部，在上述第一凹部底面的外周缘部形成有贯穿上述第一氮化物半导体层达到上述基板且上表面和外侧面开口的第二凹部。
本发明的一个实施方式中，上述第三氮化物半导体层的膜厚大于100nm。
本发明的一个实施方式中，上述栅极电极由TiN、TiW、Ti和W中的任一单膜或由它们中的两个以上的任意组合形成的复合膜构成。
本发明的一个实施方式中，上述第二氮化物半导体层由AlxGa1-xN(0＜x1＜1)层构成，上述第二氮化物半导体层由GaN层构成。
本发明的一个实施方式中，上述受主杂质为Mg、Zn或它们的共掺杂。
本发明的一个实施方式提供一种氮化物半导体装置的制造方法，包含：准备包括基板、配置在上述基板上方且构成电子移动层的第一氮化物半导体层、形成于上述第一氮化物半导体层上且构成电子供应层的第二氮化物半导体层以及配置在上述第二氮化物半导体层上且含有受主型杂质的第三氮化物半导体层的氮化物半导体层叠结构的工序，在上述氮化物半导体层叠结构上形成栅极电极膜的工序，通过对上述栅极电极膜和上述第三氮化物半导体层进行选择性蚀刻来形成贯穿上述栅极电极膜和上述第三氮化物半导体层达到上述第二氮化物半导体层的开口区域的第一蚀刻工序，以及在上述第一蚀刻工序后通过对上述栅极电极膜和上述第三氮化物半导体层进行选择性蚀刻来在上述第二氮化物半导体层上形成脊状栅极电极部的第二蚀刻工序；上述第一蚀刻工序与上述第二蚀刻工序的蚀刻条件不同。
该制造方法中，可在第一蚀刻工序后直接测定第三氮化物半导体层的材料膜的膜厚。由此，可在形成第三氮化物半导体层的脊部之前直接测定第三氮化物半导体层的材料膜的膜厚。
本发明的一个实施方式中，利用上述开口区域测定上述第三氮化物半导体层的膜厚，基于该测定结果确定上述第二蚀刻工序的蚀刻条件。
本发明的一个实施方式中，上述第一蚀刻工序兼为对准形成工序。
本发明的一个实施方式中，上述第一蚀刻工序包括对上述栅极电极膜进行蚀刻的第三蚀刻工序和对上述第三氮化物半导体层进行蚀刻的第四蚀刻工序，上述第二蚀刻工序包括对上述栅极电极膜进行蚀刻的第五蚀刻工序和对上述第三氮化物半导体层进行蚀刻的第六蚀刻工序，上述第三蚀刻工序与上述第四蚀刻工序的蚀刻条件互不相同，上述第五蚀刻工序与上述第六蚀刻工序的蚀刻条件互不相同。
本发明的一个实施方式中，上述第四蚀刻工序与上述第六蚀刻工序的蚀刻条件互不相同。
本发明的一个实施方式中，上述第三蚀刻工序与上述第五蚀刻工序的蚀刻条件相同。
本发明的一个实施方式中，上述第一蚀刻工序具有用于使上述栅极电极膜中的上述开口区域的周缘相对于上述第三氮化物半导体层中的上述开口区域的周缘向上述开口区域外侧后退的工序。
本发明的一个实施方式中，在上述第一蚀刻工序中，在上述栅极电极膜的周缘部全域形成上述开口区域。这种情况下，在上述第一蚀刻工序与上述第二蚀刻工序之间，可以包括在利用上述开口区域进行上述第三氮化物半导体层的膜厚测定后在整个表面形成绝缘膜的工序以及以在平面图中覆盖栅极电极制作预定区域和比上述栅极电极制作预定区域更外侧的区域的方式在上述绝缘膜上选择性形成抗蚀膜的工序。
本发明的一个实施方式中，上述栅极电极膜在平面图中为四边形形状，上述第一蚀刻工序中，在接近上述栅极电极膜拐角的位置形成上述开口区域。这种情况下，在上述第一蚀刻工序与上述第二蚀刻工序之间，可以包括在利用上述开口区域进行上述第三氮化物半导体层的膜厚测定后在整个表面形成绝缘膜的工序以及以在平面图中覆盖栅极电极制作预定区域的方式在上述绝缘膜上选择性形成抗蚀膜的工序。
本发明的上述或进一步的其他目的、特征和效果通过下面参照附图描述的实施方式说明来阐明。
附图说明
图1为用于对本发明第一实施方式涉及的氮化物半导体装置的构成进行说明的截面图。
图2为沿图1的II-II线的放大截面图。
图3A为显示图1的氮化物半导体装置的制造工序的一例的截面图。
图3B为显示图3A之后的工序的截面图。
图3C为显示图3B之后的工序的截面图。
图3D为显示图3C之后的工序的截面图。
图3E为显示图3D之后的工序的截面图。
图3F为显示图3E之后的工序的截面图。
图3G为显示图3F之后的工序的截面图。
图3H为显示图3G之后的工序的截面图。
图3I为显示图3H之后的工序的截面图。
图3J为显示图3I之后的工序的截面图。
图3K为显示图3J之后的工序的截面图。
图3L为显示图3K之后的工序的截面图。
图3M为显示图3L之后的工序的截面图。
图3N为显示图3M之后的工序的截面图。
图3O为显示图3N之后的工序的截面图。
图3P为显示图3O之后的工序的截面图。
图3Q为显示图3P之后的工序的截面图。
图3R为显示图3Q之后的工序的截面图。
图3S为显示图3R之后的工序的截面图。
图4为用于对图1的氮化物半导体装置的制造工序的变形例进行说明的截面图。
图5为用于对本发明第二实施方式涉及的氮化物半导体装置的构成进行说明的截面图。
图6为沿图5的VI-VI线的放大截面图。
具体实施方式
图1为用于对本发明第一实施方式涉及的氮化物半导体装置的构成进行说明的平面图。图2为沿图1的II-II线的放大截面图。
其中，图1中，为了便于说明，省略了钝化膜15(参照图2)。此外，图1中，作为源极电极3，仅显示了源极主电极部3A，省略了延长部3B。此外，如下所述，虽然第三氮化物半导体层21的脊部21A的宽度比栅极电极22的栅极主电极部22A的宽度大，但在图1中，显示为脊部21A的宽度与栅极主电极部22A的宽度相等。
为了便于说明，以下有时将图1纸面的左右方向称为横向，将图1纸面的上下方向称为纵向。
氮化物半导体装置1在平面图中具有拥有横向平行的两条边和纵向平行的两条边的四边形形状。氮化物半导体装置1包含半导体层叠结构2(参照图2)和配置在半导体层叠结构2上的电极金属结构。
如图1所示，电极金属结构包含多个源极电极3、栅极电极22和多个漏极电极4。源极电极3和漏极电极4是纵向延伸的。
栅极电极22包含互相平行地纵向延伸的多个栅极主电极部22A以及将这些栅极主电极部22A的对应端部彼此分别连接的2个基部22B。
1个源极电极3由在平面图中配置在相邻的2个栅极主电极部22A之间的源极主电极部3A和源极主电极部3A周围的延长部3B(参照图2)构成。本实施方式中，源极主电极部3A是指在平面图中，源极电极3的整个区域中由源极接触孔5的轮廓包围的区域及其周边区域构成的区域。延长部3B是指在平面图中，源极电极3的整个区域中源极主电极部3A以外的部分。如图2所示，延长部3B覆盖配置在源极主电极部3A两侧的一对栅极主电极部22A。
在1个源极电极3的两侧分别配置有漏极电极4。相邻的漏极电极4和源极主电极部3A在平面图中隔着栅极主电极部22A而相互对置。本实施方式中，漏极电极4的长度与源极主电极部3A的长度大体相等，漏极电极4两端的纵向位置与源极主电极部3A的对应端部的纵向位置大体一致。
图1的例子中，源极主电极部3A(S)、栅极主电极部22A(G)和漏极电极4(D)在横向上按DGSGDGS的顺序周期性配置。由此，由源极主电极部3A(S)和漏极电极4(D)夹着栅极主电极部22A(G)，构成元件结构。
半导体层叠结构2上表面的区域包含帮助晶体管工作的有源区31和不帮助晶体管工作的非有源区32。图1和图2中，点划线33表示的是有源区31与非有源区32的交界线。本实施方式中，有源区31是指在对栅极电极22施加接通电压时源极-漏极间有电流流过的区域。
如图2所示，半导体层叠结构2包含基板11、形成于基板11表面的缓冲层12、在缓冲层12上外延生长的第一氮化物半导体层13以及在第一氮化物半导体层13上外延生长的第二氮化物半导体层14。
基板11例如可以是低电阻的硅基板。低电阻的硅基板例如可以是具有0.001Ωmm～0.5Ωmm(更具体地，为0.01Ωmm～0.1Ωmm左右)的电阻率的p型基板。此外，除了低电阻的硅基板以外，基板11还可以是低电阻的SiC基板、低电阻的GaN基板等。此外，基板11可以是蓝宝石基板等绝缘基板。基板11的厚度在半导体工艺中例如为650μm左右，在芯片化前的阶段磨削至300μm以下程度。基板11与源极电极3电连接。
本实施方式中，缓冲层12由多个氮化物半导体膜层叠而成的多层缓冲层构成。本实施方式中，缓冲层12由由与基板11表面接触的AlN膜形成的第一缓冲层(图示略)和由层叠在该第一缓冲层表面(与基板11相反侧的表面)的AlN/AlGaN超晶格层形成的第二缓冲层(图示略)构成。第一缓冲层的膜厚为100nm～500nm左右。第二缓冲层的膜厚为500nm～2μm左右。缓冲层12例如可以由AlGaN的单膜或复合膜构成。
需说明的是，为了使缓冲层12为半绝缘性，可以导入杂质。这种情况下，杂质的浓度优选为4×1016cm-3以上。此外，杂质例如为Fe(铁)。
第一氮化物半导体层13构成电子移动层。第一氮化物半导体层13由GaN层构成，其厚度为0.5μm～2μm左右。此外，出于抑制流经第一氮化物半导体层13的漏电流的目的，第一氮化物半导体层13中，可以在表层部以外的区域导入用于使其为半绝缘性的杂质。这种情况下，杂质的浓度优选为1×1017cm-3以上。此外，杂质例如为C(碳)。
第二氮化物半导体层14构成电子供应层。第二氮化物半导体层14由带隙比第一氮化物半导体层13大的氮化物半导体构成。本实施方式中，第二氮化物半导体层14由Al组分比第一氮化物半导体层13高的氮化物半导体构成。氮化物半导体中，Al组分越高则带隙越大。本实施方式中，第二氮化物半导体层14由Alx1Ga1-x1N层(0＜x1＜1)构成，其厚度为5nm～25nm左右。
以这种方式，第一氮化物半导体层(电子移动层)13和第二氮化物半导体层(电子供应层)14由带隙(Al组成)不同的氮化物半导体构成，它们之间发生晶格失配。而且，由于第一氮化物半导体层13和第二氮化物半导体层14的自发极化以及它们之间的晶格失配引起的压电极化，第一氮化物半导体层13与第二氮化物半导体层14的界面中第一氮化物半导体层13的导带能级变得比费米能级低。由此，在第一氮化物半导体层13的表层部内，二维电子气9在接近第一氮化物半导体层13与第二氮化物半导体层14界面的位置(例如离界面数
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左右的距离)扩散。
在第二氮化物半导体层14与栅极电极22之间存在第三氮化物半导体层(半导体栅极层)21。第三氮化物半导体层21通过外延生长在第二氮化物半导体层14的表面形成。第三氮化物半导体层21在平面图中具有与栅极电极22大体相同的形状。具体地，第三氮化物半导体层21包含互相平行地纵向延伸的多个脊部21A和将这些脊部21A的对应端部彼此分别连接的2个连接部21B(参照图1)。
栅极电极22在第三氮化物半导体层21上形成。更具体地，在第三氮化物半导体层21的脊部21A上分别形成有栅极电极22的栅极主电极部22A。在第三氮化物半导体层21的2个连接部21B上分别形成有栅极电极22的基部22B。由第三氮化物半导体层21的脊部21A和其上形成的栅极主电极部22A形成了脊状栅极部20。
需说明的是，由图2最左侧的脊部21A及其上的栅极主电极部22A构成的栅极部20作为护圈(ガードリンク)发挥功能，对晶体管的工作没有贡献。由图1最右侧的脊部21A及其上的栅极主电极部22A构成的栅极部20也作为护圈发挥功能，对晶体管的工作没有贡献。
脊部21A和栅极主电极部22A的横截面为矩形。栅极主电极部22A的宽度比脊部21A的宽度窄。栅极主电极部22A在脊部21A上表面的宽度中间部上形成。因此，在栅极主电极部22A上表面与脊部21A的一个侧部的上表面之间形成高低差，同时在栅极主电极部22A上表面与脊部21A的另一侧部的上表面之间形成高低差。此外，在平面图中，栅极主电极部22A的两侧缘相对于脊部21A的对应侧缘向内侧后退。
本实施方式中，栅极电极22与第三氮化物半导体层21上表面肖特基接触。栅极电极22由TiN构成。栅极电极22的膜厚为50nm～150nm左右。栅极电极22可以由Ti膜、TiN膜、TiW膜和W中的任一单膜或由它们中的两个以上的任意组合形成的复合膜构成。
第三氮化物半导体层21由掺杂了受主型杂质的氮化物半导体构成。本实施方式中，第三氮化物半导体层21由掺杂了受主型杂质的GaN层(p型GaN层)构成。本实施方式中，受主型杂质为Mg(镁)。受主型杂质可以是Zn(锌)等Mg以外的受主型杂质。此外，受主型杂质可以是Mg与Zn的共掺杂。
第三氮化物半导体层21的膜厚优选大于100nm，更优选为110nm以上。第三氮化物半导体层21的膜厚更优选为110nm以上150nm以下。因为如果第三氮化物半导体层21的膜厚为110nm以上150nm以下，则能够提高正向的栅极最大额定电压。本实施方式中，第三氮化物半导体层21的膜厚为120nm左右。
第三氮化物半导体层21是为了在栅极部20之下的区域改变第一氮化物半导体层13与第二氮化物半导体层14之间的界面的导带能级、使未施加栅极电压的状态下在栅极部20之下的区域不产生二维电子气9而设置的。
如图2所示，在第二氮化物半导体层14上形成有覆盖第二氮化物半导体层14、第三氮化物半导体层21和栅极电极22的露出面的钝化膜15。因此，栅极部20的侧面和表面被钝化膜15覆盖。本实施方式中，钝化膜15由SiN膜构成，其厚度50nm～200nm左右。钝化膜15可以由SiN、SiO2和SiON中的任一单膜或由它们中的两个以上的任意组合形成的复合膜构成。
在钝化膜15中形成有源极接触孔5和漏极接触孔6。源极接触孔5和漏极接触孔6以夹着栅极部20的配置来形成。
源极电极3的源极主电极部3A贯穿源极接触孔5并与第二氮化物半导体层14接触。如图2所示，源极电极3的延长部3B覆盖栅极部20。在源极主电极部3A表面的宽度中间部形成有在源极主电极部3A的长度方向上延伸的凹部(源极电极凹部)。漏极电极4贯穿漏极接触孔6并与第二氮化物半导体层14接触。在漏极电极4表面的宽度中间部形成有在漏极电极4的长度方向上延伸的凹部(漏极电极凹部)。
源极电极3和漏极电极4例如包含与第二氮化物半导体层14接触的第一金属层(欧姆金属层)、层叠在第一金属层上的第二金属层(主电极金属层)、层叠在第二金属层上的第三金属层(密合层)以及层叠在第三金属层上的第四金属层(阻挡金属层)。第一金属层例如为厚度10nm～20nm左右的Ti层。第二金属层例如为厚度100nm～300nm左右的AlCu层。第三金属层例如为厚度10nm～20nm左右的Ti层。第四金属层例如为厚度10nm～50nm左右的TiN层。
非有源区32中，在氮化物半导体装置1的周缘部形成有贯穿钝化膜15和第二氮化物半导体层14达到第一氮化物半导体层13且上表面和外侧面(外周面)开口的第一凹部16。此外，在第一凹部16底面的外周缘部形成有贯穿第一氮化物半导体层13和缓冲层12达到基板11且上表面和外侧面(外周面)开口的第二凹部17。在第一凹部16和第二凹部17内嵌入有用于使基板11与源极电极3电连接的基板接触金属(图示略)。
本实施方式中，非有源区32包含用于在氮化物半导体装置1的制造过程中直接测定第二氮化物半导体层14的膜厚的第一区域32a。本实施方式中，在平面图中，在氮化物半导体装置1的周缘和有源区31之间的区域内形成有第一区域32a。更具体地，第一区域32a是平面图中图1和图2的第三氮化物半导体层21的外周缘与第一凹部16之间的区域。因此，第一区域32a与第三氮化物半导体层21的外周缘相邻。图1中，将第一区域32a用圆点区域表示。
第一区域32a中第二氮化物半导体层14的膜厚与有源区31中未形成脊部21A、源极接触孔5和漏极接触孔6的区域(以下称为“存取区域(アクセス領域)34”)的第二氮化物半导体层14的膜厚是不同的。本实施方式中，第一区域32a中第二氮化物半导体层14的膜厚比存取区域34的膜厚更厚。需说明的是，第一区域32a中第二氮化物半导体层14的膜厚可以比存取区域34的膜厚薄。
在该氮化物半导体装置1中，在第一氮化物半导体层(电子移动层)13上形成有带隙(Al组成)不同的第二氮化物半导体层(电子供应层)14，从而形成了异质接合。由此，在第一氮化物半导体层13与第二氮化物半导体层14界面附近的第一氮化物半导体层13内形成二维电子气9，形成了利用该二维电子气9作为通道的HEMT。栅极电极22的栅极主电极部22A夹着第三氮化物半导体层21的脊部21A与第二氮化物半导体层14面对面。
在栅极主电极部22A的下方，由于由p型GaN层构成的脊部21A所含的离子化受主，第一氮化物半导体层13和第二氮化物半导体层14的能级提升。因此，第一氮化物半导体层13与第二氮化物半导体层14之间的异质接合界面的导带能级比费米能级大。因此，在栅极主电极部22A(栅极部20)之下，形成由第一氮化物半导体层13和第二氮化物半导体层14的自发极化以及它们的晶格失配导致的压电极化所引起的二维电子气9。
因此，未对栅极电极22施加偏压时(零偏压时)，二维电子气9形成的通道在栅极主电极部22A之下被阻断。这样就实现了常关型HEMT。如果对栅极电极22施加适当的接通电压(例如5V)，则在栅极主电极部22A之下的第一氮化物半导体层13内诱发了通道，栅极主电极部4A两侧的二维电子气9被连接。由此，源极-漏极间导通。
使用时，例如在源极电极3与漏极电极4之间，施加漏极电极4侧为正的规定电压(例如50V～100V)。在这种状态下，以源极电极3为基准电位(0V)，对栅极电极22施加关断电压(0V)或接通电压(5V)。
图3A～图3S为用于对上述氮化物半导体装置1的制造工序的一例进行说明的截面图，显示的是制造工序中多个阶段的截面结构。
首先，如图3A所示，通过MOCVD(Metal Organic Chemical Vapor Deposition，金属有机化学气相沉积)法，使缓冲层12、第一氮化物半导体层(电子移动层)13和第二氮化物半导体层(电子供应层)14在基板11上外延生长。由此得到半导体层叠结构2。进一步通过MOCVD法，使作为第三氮化物半导体层21的材料膜的第三半导体材料膜41在第二氮化物半导体层14上外延生长。本实施方式中，第三半导体材料膜41为p型GaN膜。
接下来，如图3B所示，例如通过溅射法在第三半导体材料膜41上形成作为栅极电极22的材料膜的栅极电极膜42。
接下来，如图3C所示，在栅极电极膜42的除了周缘部以外的区域上形成抗蚀剂43。这里，栅极电极膜42的周缘部是指相当于图1和图2中比第三氮化物半导体层21的外周缘更外侧的区域。
接下来，如图3D所示，以抗蚀剂43为掩模，进行栅极电极膜42的干蚀刻。接下来，如图3E所示，以第一抗蚀剂43和栅极电极膜42为掩模，进行第三半导体材料膜41的干蚀刻。由此，在相当于图1和图2中比第三氮化物半导体层21的外周缘更外侧的区域形成贯穿栅极电极膜42和第三半导体材料膜41的开口区域44。
接下来，如图3F所示，对栅极电极膜42进行各向同性蚀刻。由此，栅极电极膜42中开口区域44侧的侧缘相对于第三半导体材料膜41中开口区域44侧的侧缘向开口区域44的外侧后退。
下文中，将图3D～图3F的蚀刻工序(未如下所述进行图3F的蚀刻时，为图3D～图3E的蚀刻工序)称为第一蚀刻工序。此外，将如图3D所示对第一区域32a的TiN(栅极电极膜42)进行蚀刻的工序称为第三蚀刻工序，将如图3E所示对第一区域32a的p型GaN(第三半导体材料膜41)进行蚀刻的工序称为第四蚀刻工序。
第三蚀刻工序与第四蚀刻工序的蚀刻条件是不同的。第三蚀刻工序中，作为蚀刻气体，例如使用CF4/Cl2/N2。第四蚀刻工序中，作为蚀刻气体，例如使用Cl2/O2/Ar。需说明的是，本实施方式中，第一蚀刻工序兼为对准形成工序。即，本实施方式中，通过第一蚀刻工序形成对准标记。
接下来，如图3G所示，将第一抗蚀剂43除去。然后，利用例如AFM(Atomic ForceMicroscope：原子力显微镜)直接测定第三半导体材料膜41的膜厚。图3G中，符号45表示的是AFM探头。以这种方式直接测定第三半导体材料膜41的膜厚是因为，如果第三半导体材料膜41的膜厚大于100nm，则在通常的间接测定法中，难以高精度测定第三半导体材料膜41的膜厚。通常的间接测定法有在晶体生长中在晶圆上照射激光，根据其反射光的强度周期来确定膜厚的方法、薄膜观察用的XRR(X-Ray Reflectivity，X射线反射)等。
接下来，如图3H所示，在露出的整个表面形成SiN膜(绝缘膜)46。
接下来，如图3I所示，以覆盖平面图中的栅极电极制作预定区域和比栅极电极制作预定区域的外周缘更外侧的区域的方式，在SiN膜46上选择性形成抗蚀膜47。
接下来，如图3J所示，通过以抗蚀膜47为掩模进行干蚀刻，进行SiN膜46和栅极电极膜42的图案化。由此形成栅极电极22。之后，抗蚀膜47被除去。
接下来，如图3K所示，例如通过等离子化学沉积法(PECVD法)，以覆盖露出的整个表面的方式形成SiO2膜48。
接下来，如图3L所示，例如通过干蚀刻进行SiO2膜48的回蚀刻，从而形成覆盖栅极电极22及其上的SiN膜46的侧面的SiO2膜48。
接下来，如图3M所示，通过以SiN膜46和SiO2膜48为掩模的干蚀刻，进行第三半导体材料膜41的图案化。由此得到第三氮化物半导体层21。
下文中，将图3J和图3M的蚀刻工序称为第二蚀刻工序。此外，将如图3J所示对有源区31的TiN(栅极电极膜42)进行蚀刻的工序称为第五蚀刻工序，将如图3M所示对有源区31的p型GaN(第三半导体材料膜41)进行蚀刻的工序称为第六蚀刻工序。第二蚀刻工序的蚀刻条件基于通过图3G的工序直接测定的第三半导体材料膜41的膜厚来确定。
第五蚀刻工序与第六蚀刻工序的蚀刻条件是不同的。第五蚀刻工序中，作为蚀刻气体，例如使用CF4/Cl2/N2。第六蚀刻工序中，作为蚀刻气体，例如使用Cl2/O2/Ar。
第三蚀刻工序(参照图3D)与第五蚀刻工序(参照图3J)的蚀刻条件可以是相同的。
本实施方式中，第四蚀刻工序(参照图3E)与第六蚀刻工序(参照图3M)的蚀刻条件是不同的。具体地，第四蚀刻工序中的氧流量比第六蚀刻工序中的氧流量大。氧流量越大则第三半导体材料膜41和第二氮化物半导体层14越容易氧化，因此蚀刻速度变慢。因此，第四蚀刻工序(参照图3E)的蚀刻时间设定为比第六蚀刻工序(参照图3M)的蚀刻时间长。
第二氮化物半导体层14的蚀刻速度比第三半导体材料膜41慢，氧流量越大则两者之间的蚀刻速度差别越大。因此，氧流量越大则越容易以更高的精度对第三半导体材料膜41进行蚀刻直至第二氮化物半导体层14表面的深度。因此，与第六蚀刻工序(参照图3M)相比，第四蚀刻工序(参照图3E)更容易以高精度对第三半导体材料膜41进行蚀刻。但是，氧流量越大则蚀刻面越容易粗糙。因此，与用于制作第一区域32a的第四蚀刻工序相比，在用于制作元件结构的第六蚀刻工序中减少了氧流量。
以这种方式，第四蚀刻工序与第六蚀刻工序在不同时刻进行，同时，蚀刻条件是不同的，因此第一区域32a中第二氮化物半导体层14的膜厚与存取区域34中第二氮化物半导体层14的膜厚是不同的。本实施方式中，与第四蚀刻工序中第二氮化物半导体层14表层部的蚀刻量相比，第六蚀刻工序中第二氮化物半导体层14表层部的蚀刻量更多，因此存取区域34中第二氮化物半导体层14的膜厚比第一区域32a中第二氮化物半导体层14的膜厚薄。
其中，根据第四蚀刻工序的蚀刻条件和第六蚀刻工序的蚀刻条件，也存在第一区域32a中第二氮化物半导体层14的膜厚比存取区域34中第二氮化物半导体层14的膜厚薄的情况。
接下来，如图3N所示，通过湿蚀刻，SiN膜46和SiO2膜48被除去。由此，得到由第三氮化物半导体层21的脊部21A和在第三氮化物半导体层21上表面的宽度中间部上形成的栅极主电极部22A构成的栅极部20。
接下来，如图3O所示，以覆盖露出的整个表面的方式形成钝化膜15。钝化膜15例如由SiN构成。
接下来，如图3P所示，在钝化膜15中形成达到第二氮化物半导体层14的源极接触孔5和漏极接触孔6。
接下来，如图3Q所示，以覆盖露出的整个表面的方式形成源极-漏极电极膜49。
接下来，如图3R所示，通过光刻和蚀刻进行源极-漏极电极膜49的图案化，从而形成与第二氮化物半导体层14接触的源极电极3和漏极电极4。
接下来，如图3S所示，在第二氮化物半导体层14和钝化膜15中形成达到第一氮化物半导体层13的第一凹部16。
最后，在第一凹部16底面的外周缘部形成达到基板11的第二凹部17。这样就得到了图1和图2所示那样结构的氮化物半导体装置1。
上述制造方法中，在图3E工序之后，通过图3F的蚀刻工序，使栅极电极膜42中的开口区域44侧的侧缘相对于第三半导体材料膜41中的开口区域44侧的侧缘向开口区域44外侧后退。但也可以在图3E工序之后，如图4所示在将栅极电极膜42上的抗蚀剂43除去后测定第三半导体材料膜41的膜厚。具体地，例如通过AFM直接测定栅极电极膜42的膜厚d1与第三半导体材料膜41的膜厚d2之和d3。此外，通过通常的间接测定法测定栅极电极膜42的膜厚d1。然后，算出(d3-d1)，从而求出第三半导体材料膜41的膜厚d2。
在图3E工序之后进行图4的工序的情况下，可以在图4工序之后进入图3H的工序。
根据上述实施方式，可在形成第三氮化物半导体层21的脊部21A之前，直接测定第三氮化物半导体层21的材料膜(第三半导体材料膜41)的膜厚。由此，能够适当确定用于形成第三氮化物半导体层21的脊部21A的蚀刻条件。
因此，为了提高正向的栅极最大额定电压而使第三氮化物半导体层21的膜厚大于100nm的情况下，本实施方式是特别有效的。
图5为用于对本发明第二实施方式涉及的氮化物半导体装置的构成进行说明的平面图。图6为沿图5的VI-VI线的放大截面图。图5中，对于与上述图1的各部对应的部分，标以与图1相同的符号进行显示。图6中，对于与上述图2的各部对应的部分，标以与图1相同的符号进行显示。
其中，图5中，为了便于说明，省略了钝化膜15(参照图6)。此外，图5中，与第一实施方式同样地，作为源极电极3，仅显示源极主电极部3A，省略了延长部3B。此外，与第一实施方式同样地，虽然第三氮化物半导体层21的脊部21A的宽度比栅极电极22的栅极主电极部22A的宽度大，但在图5中，显示为脊部21A的宽度与栅极主电极部22A的宽度相等。
第二实施方式涉及的氮化物半导体装置1A中，与第一实施方式涉及的氮化物半导体装置1相比，在非有源区32内形成的第一区域32a是不同的。
第二实施方式中，第三氮化物半导体层21的连接部21B内形成有第一区域32a。更具体地，如图5所示，第三氮化物半导体层21的连接部21B中，在靠近第三氮化物半导体层21的左上拐角的位置形成有在平面图中为矩形的第一区域32a。第三氮化物半导体层21的连接部21B是本发明中“从脊部的端部延伸的延长区域”的一例。
如图6所示，该第一区域32a中形成有贯穿栅极电极22的基部22B和第三氮化物半导体层21的连接部21B达到第二氮化物半导体层14的平面四边形形状的开口部51。开口部51由第一开口部51a和第二开口部51b构成，第一开口部51a贯穿栅极电极22的基部22B，在平面图中为四边形形状，第二开口部51b连通第一开口部51a且贯穿第三氮化物半导体层21的连接部21B在平面图中为四边形形状。因此，第一区域32a与第三氮化物半导体层21相邻。
在平面图中，第一开口部51a比第二开口部51b大，第一开口部51a的四条边分别与第二开口部51b的四条边平行。此外，在平面图中，第二开口部51b位于第一开口部51a的中央。因此，栅极电极22的开口部51(第一开口部51a)的周缘相对于第三氮化物半导体层21的开口部51(第二开口部51b)的周缘向开口部51的外侧后退。
简单地对氮化物半导体装置1A的制造方法进行说明。氮化物半导体装置1A的制造方法中也与上述图3A的工序和图3B的工序是同样的。如果图3B的工序结束，则通过光刻和蚀刻形成贯穿栅极电极膜42和第三半导体材料膜41的开口部51。然后，例如利用AFM直接测定第三半导体材料膜41的膜厚。
之后，进行与上述图3H～图3S同样的工序。其中，在制造氮化物半导体装置1A时，图3I的工序中，SiN膜46表面中的与栅极电极制作预定区域对应的区域被抗蚀膜47覆盖，比栅极电极制作预定区域的外周缘更外侧的区域不被抗蚀膜47覆盖。因此，比栅极电极制作预定区域的外周缘更外侧的区域的栅极电极膜42和比第三氮化物半导体层制作预定区域的外周缘更外侧的区域的第三半导体材料膜41通过图3I～图3N的工序被蚀刻(除去)。
如果图3S的工序结束，则在第一凹部16底面的外周缘部形成了达到基板11的第二凹部17。这样，就得到了图5和图6所示那样结构的氮化物半导体装置1A。
第二实施方式中也可获得与第一实施方式同样的效果。
以上对本发明的第一和第二实施方式进行了说明，但本发明也可以通过进一步的其他实施方式来实施。
例如，处于源极电极3和漏极电极4之下的第二氮化物半导体层14可以含有Si。
此外，上述实施方式中，例示了硅作为基板11的材料例，另外也可以运用蓝宝石基板、QST基板等任意基板材料。
虽然详细地对本发明的实施方式进行了说明，但它们不过是为了说明本发明的技术内容而使用的具体例子而已，不应当理解为本发明限定于这些具体例，本发明的范围仅由所附权利要求书来限定。
本申请对应于2020年1月28日向日本特许厅提出的特愿2020-011740号，该申请的全部公开内容通过引用并入本发明。
符号说明
1：氮化物半导体装置，2：半导体层叠结构，3：源极电极，3A：源极主电极部，3B：延长部，4：漏极电极，5：源极接触孔，6：漏极接触孔，9：二维电子气)，11：基板，12：缓冲层，13：第一氮化物半导体层(电子移动层)，14：第二氮化物半导体层(电子供应层)，15：钝化膜，16：第一凹部，17：第二凹部，20：栅极部，21：第三氮化物半导体层(半导体栅极层)，21A：脊部，21B：连接部，22：栅极电极，22A：栅极主电极部，22B：基部，31：有源区，32：非有源区，32a：第一区域，33：边界，41：第三半导体材料膜，42：栅极电极膜，43：抗蚀剂，44：开口区域，45：AFC探头，46：SiN膜，47：抗蚀膜，48：SiO2膜，49：源极-漏极电极膜，51：开口部，51a：第一开口部，51b：第二开口部。

Claims (27)

1.一种氮化物半导体装置，包括：
基板，
配置在所述基板上方且构成电子移动层的第一氮化物半导体层，
形成于所述第一氮化物半导体层上且构成电子供应层的第二氮化物半导体层，
配置在所述第二氮化物半导体层上且至少一部分具有脊部并含有受主型杂质的第三氮化物半导体层，
配置在所述脊部上的栅极电极，以及
隔着所述脊部配置在所述第二氮化物半导体层上的源极电极和漏极电极；
在平面图中，具有帮助晶体管工作的有源区和不帮助晶体管工作的非有源区；
所述非有源区具有第一区域；
所述第一区域中所述第二氮化物半导体层的膜厚与所述有源区中未形成所述脊部、所述源极电极和所述漏极电极的区域中的所述第二氮化物半导体层的膜厚不同。
2.根据权利要求1所述的氮化物半导体装置，其中，
所述第一区域中的所述第二氮化物半导体层的膜厚比所述有源区中的未形成所述脊部、所述源极电极和所述漏极电极的区域中的所述第二氮化物半导体层的膜厚更厚。
3.根据权利要求1所述的氮化物半导体装置，其中，
所述第一区域中的所述第二氮化物半导体层的膜厚比所述有源区中的未形成所述脊部、所述源极电极和所述漏极电极的区域中的所述第二氮化物半导体层的膜厚薄。
4.根据权利要求1～3中任一项所述的氮化物半导体装置，其中，
所述第一区域与所述第三氮化物半导体层相邻。
5.根据权利要求1～4中任一项所述的氮化物半导体装置，其中，
所述氮化物半导体装置在平面图中具有四边形形状，
所述第一区域在平面图中存在于所述氮化物半导体装置的周缘与所述有源区之间。
6.根据权利要求1～4中任一项所述的氮化物半导体装置，其中，
所述第三氮化物半导体层具有从所述脊部的端部延伸的延长区域，
在所述非有源区中，在所述延长区域内形成有贯穿所述栅极电极和所述第三氮化物半导体层达到所述第二氮化物半导体层的开口部，
所述第一区域是在平面图中形成有所述开口部的区域。
7.根据权利要求1～6中任一项所述的氮化物半导体装置，其中，
在平面图中，与所述第一区域相邻的所述脊部上的所述栅极电极中的所述第一区域侧的侧缘相对于该脊部上表面中的所述第一区域侧的侧缘向内侧后退。
8.根据权利要求1～7中任一项所述的氮化物半导体装置，其中，
在所述第二氮化物半导体层上形成有覆盖所述第二氮化物半导体层、所述第三氮化物半导体层和所述栅极电极的露出面的钝化膜，
在所述钝化膜中形成有源极接触孔和漏极接触孔，
所述源极电极贯穿所述源极接触孔并与第二氮化物半导体层接触，
所述漏极电极贯穿所述漏极接触孔并与第二氮化物半导体层接触。
9.根据权利要求8所述的氮化物半导体装置，其中，
所述源极电极具有贯穿所述源极接触孔并与第二氮化物半导体层接触的源极主电极部以及从所述源极主电极部延伸并覆盖相邻的所述栅极电极的延长部。
10.根据权利要求9所述的氮化物半导体装置，其中，
所述源极主电极部与所述脊部平行延伸，在所述源极主电极部表面的宽度中间部，形成有在所述源极主电极部的长度方向上延伸的源极电极凹部。
11.根据权利要求8～10中任一项所述的氮化物半导体装置，其中，
所述漏极电极与所述脊部平行延伸，在所述漏极电极表面的宽度中间部，形成有在所述漏极电极的长度方向上延伸的漏极电极凹部。
12.根据权利要求8～11中任一项所述的氮化物半导体装置，其中，
在所述氮化物半导体装置的周缘部，形成有贯穿所述钝化膜和所述第二氮化物半导体层达到所述第一氮化物半导体层且上表面和外侧面开口的第一凹部，
在所述第一凹部底面的外周缘部，形成有贯穿所述第一氮化物半导体层达到所述基板且上表面和外侧面开口的第二凹部。
13.根据权利要求1～12中任一项所述的氮化物半导体装置，其中，
所述第三氮化物半导体层的膜厚大于100nm。
14.根据权利要求1～13中任一项所述的氮化物半导体装置，其中，
所述栅极电极由TiN、TiW、Ti和W中的任一单膜或由它们中的两个以上的任意组合形成的复合膜构成。
15.根据权利要求1～14中任一项所述的氮化物半导体装置，其中，
所述第二氮化物半导体层由AlxGa1-xN层构成且0＜x1＜1，
所述第二氮化物半导体层由GaN层构成。
16.根据权利要求1～15中任一项所述的氮化物半导体装置，其中，
所述受主杂质为Mg、Zn或它们的共掺杂。
17.一种氮化物半导体装置的制造方法，包括：
准备氮化物半导体层叠结构的工序，所述氮化物半导体层叠结构包括基板、配置在所述基板上方且构成电子移动层的第一氮化物半导体层、形成于所述第一氮化物半导体层上且构成电子供应层的第二氮化物半导体层以及配置在所述第二氮化物半导体层上且含有受主型杂质的第三氮化物半导体层，
在所述氮化物半导体层叠结构上形成栅极电极膜的工序，
通过对所述栅极电极膜和所述第三氮化物半导体层进行选择性蚀刻，形成贯穿所述栅极电极膜和所述第三氮化物半导体层达到所述第二氮化物半导体层的开口区域的第一蚀刻工序，以及
在所述第一蚀刻工序后，通过对所述栅极电极膜和所述第三氮化物半导体层进行选择性蚀刻，在所述第二氮化物半导体层上形成脊状的栅极电极部的第二蚀刻工序；
其中，所述第一蚀刻工序与所述第二蚀刻工序的蚀刻条件不同。
18.根据权利要求17所述的氮化物半导体装置的制造方法，其中，
利用所述开口区域测定所述第三氮化物半导体层的膜厚，基于该测定结果确定所述第二蚀刻工序的蚀刻条件。
19.根据权利要求17或18所述的氮化物半导体装置的制造方法，其中，
所述第一蚀刻工序兼为对准形成工序。
20.根据权利要求17～19中任一项所述的氮化物半导体装置的制造方法，其中，
所述第一蚀刻工序包括对所述栅极电极膜进行蚀刻的第三蚀刻工序和对所述第三氮化物半导体层进行蚀刻的第四蚀刻工序，
所述第二蚀刻工序包括对所述栅极电极膜进行蚀刻的第五蚀刻工序和对所述第三氮化物半导体层进行蚀刻的第六蚀刻工序，
所述第三蚀刻工序与所述第四蚀刻工序的蚀刻条件互不相同，
所述第五蚀刻工序与所述第六蚀刻工序的蚀刻条件互不相同。
21.根据权利要求20所述的氮化物半导体装置的制造方法，其中，
所述第四蚀刻工序与所述第六蚀刻工序的蚀刻条件互不相同。
22.根据权利要求21所述的氮化物半导体装置的制造方法，其中，
所述第三蚀刻工序与所述第五蚀刻工序的蚀刻条件相同。
23.根据权利要求17～22中任一项所述的氮化物半导体装置的制造方法，其中，
所述第一蚀刻工序具有用于使所述栅极电极膜中的所述开口区域的周缘相对于所述第三氮化物半导体层中的所述开口区域的周缘向所述开口区域外侧后退的工序。
24.根据权利要求17～23中任一项所述的氮化物半导体装置的制造方法，其中，
在所述第一蚀刻工序中，在所述栅极电极膜的周缘部全域形成所述开口区域。
25.根据权利要求24所述的氮化物半导体装置的制造方法，其中，
在所述第一蚀刻工序与所述第二蚀刻工序之间，包括：
在利用所述开口区域进行所述第三氮化物半导体层的膜厚测定后，在整个表面形成绝缘膜的工序，以及
以在平面图中覆盖栅极电极制作预定区域和比所述栅极电极制作预定区域更外侧的区域的方式在所述绝缘膜上选择性形成抗蚀膜的工序。
26.根据权利要求17～23中任一项所述的氮化物半导体装置的制造方法，其中，
所述栅极电极膜在平面图中为四边形形状，
在所述第一蚀刻工序中，在接近所述栅极电极膜拐角的位置形成所述开口区域。
27.根据权利要求26所述的氮化物半导体装置的制造方法，其中，
在所述第一蚀刻工序与所述第二蚀刻工序之间，包括：
在利用所述开口区域进行所述第三氮化物半导体层的膜厚测定后，在整个表面形成绝缘膜的工序，以及
以在平面图中覆盖栅极电极制作预定区域的方式在所述绝缘膜上选择性形成抗蚀膜的工序。
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WO2023042617A1 (ja) * 2021-09-14 2023-03-23 ローム株式会社 半導体装置
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* Cited by examiner, † Cited by third party
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WO2010118087A1 (en) * 2009-04-08 2010-10-14 Efficient Power Conversion Corporation Enhancement mode gan hemt device and method for fabricating the same
WO2010118092A1 (en) * 2009-04-08 2010-10-14 Efficient Power Conversion Corporation Back diffusion suppression structures
JP6170007B2 (ja) * 2014-04-10 2017-07-26 トヨタ自動車株式会社 スイッチング素子
JP2018163928A (ja) * 2017-03-24 2018-10-18 住友電気工業株式会社 半導体装置の製造方法
JP6600720B2 (ja) * 2018-08-06 2019-10-30 ルネサスエレクトロニクス株式会社 半導体装置

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