CN114914249A - 半导体晶片及其制造方法 - Google Patents

半导体晶片及其制造方法 Download PDF

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CN114914249A
CN114914249A CN202110687176.9A CN202110687176A CN114914249A CN 114914249 A CN114914249 A CN 114914249A CN 202110687176 A CN202110687176 A CN 202110687176A CN 114914249 A CN114914249 A CN 114914249A
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gate
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array
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林孟汉
黄家恩
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体晶片及其制造方法，半导体晶片包含装置部分和接口部分。此装置部分包含在第一方向上延伸的主动记忆体装置的阵列。接口部分在第一方向上与装置部分的轴向端部相邻。接口部分在垂直方向上具有阶梯形轮廓，并且包含虚设记忆体装置的阵列和栅极孔的阵列。虚设记忆体装置在第一方向上与主动记忆体装置轴向地对齐，每个虚设记忆体装置包含至少一个接口孔。此外，栅极孔的阵列的每一行都在第一方向上延伸，并且在垂直于第一方向的第二方向上与虚设记忆体装置的阵列的行平行。每个栅极孔电耦合到位于其附近的虚设记忆体装置的至少一个接口孔。

Description

半导体晶片及其制造方法
技术领域
本公开涉及半导体晶片及其制造方法。
背景技术
本公开总体上涉及半导体装置，并且特别地涉及制造三维(3-dimesional,3D)记忆体装置的方法。
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断地提高，半导体工业经历了快速的增长。大部分情况下，集成密度的提高来自最小特征尺寸的不断地减小，这使得更多的元件可以整合到给定的区域中。
发明内容
依据本公开的部分实施例，提供一种半导体晶片，包含：装置部分和至少一个接口部分。装置部分包含多个主动记忆体装置的阵列，这些主动记忆体装置的阵列的每一行在第一方向上延伸。至少一个接口部分在第一方向上邻近于靠近装置部分的轴向端部，至少一个接口部分在垂直方向上具有阶梯形轮廓。至少一个接口部分包含：多个虚设记忆体装置的阵列和多个栅极孔的阵列。这些虚设记忆体装置的阵列的每一行在第一方向上与这些主动记忆体装置的阵列的对应行轴向地对齐，每个虚设记忆体装置包含至少一个接口孔。这些栅极孔的阵列的每一行在第一方向上延伸，并在垂直于第一方向的第二方向上与这些虚设记忆体装置的阵列的一行平行，每个栅极孔电耦合到位于每个栅极孔附近的虚设记忆体装置的至少一个接口孔。
依据本公开的部分实施例，提供一种半导体晶片，包含：装置部分和至少一个接口部分。装置部分包含多个主动记忆体装置的一阵列。这些主动记忆体装置的阵列的每一行沿第一方向延伸，其中，每个主动记忆体装置包含：源极、漏极、通道层、记忆体层和堆叠。漏极在第一方向上与源极间隔开。通道层设置在源极和漏极的多个径向外表面上，通道层在第一方向上延伸。记忆体层设置在通道层的径向外表面上并在第一方向上延伸。堆叠设置在记忆体层的多个外表面上并沿第一方向延伸，堆叠包含多个绝缘层和多个栅极层，这些绝缘层和这些栅极层交替地堆叠在彼此的顶部上。至少一个接口部分在第一方向上位于靠近装置部分的轴向端部，至少一个接口部分在垂直方向上具有阶梯形轮廓，至少一个接口部分包含多个虚设记忆体装置的阵列。这些虚设记忆体装置的阵列的每一行在第一方向上与这些主动记忆体装置的阵列的一相应行轴向地对齐，其中，记忆体层沿着这些主动记忆体装置的各自的行到这些虚设记忆体装置的阵列的一对应的行从装置部分延伸到至少一个接口部分，记忆体层从装置部分到至少一个接口部分是连续的。
依据本公开的部分实施例，提供一种制造半导体晶片的方法，包含：提供包含多个绝缘层和多个牺牲层的堆叠，这些绝缘层和这些牺牲层交替地堆叠在彼此的顶部上；形成沿第一方向在堆叠的多个轴向端部上的多个接口部分，使得堆叠形成位在这些接口部分之间的装置部分，这些接口部分在垂直方向上具有阶梯形轮廓；沉积层间介电质于接口部分上；形成在第一方向上延伸穿过堆叠的多个沟槽，这些沟槽延伸穿过装置部分和这些接口部分；以及形成多个主动记忆体装置的阵列于装置部分中，并形成多个虚设记忆体装置的阵列于这些接口部分中，其中，这些主动记忆体装置的阵列中的每一行和这些虚设记忆体装置的阵列的一对应行包含记忆体层，记忆体层沿着这些主动记忆体装置的各自的行到这些虚设记忆体装置的阵列的相应的行从装置部分延伸到至少一个接口部分，记忆体层从装置部分到至少一个接口部分是连续的。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。应理解，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，可以任意地增加或减小各种特征的尺寸。
图1是根据一个实施例的半导体晶片的顶部透视图，此半导体晶片包含装置部分和接口部分，其中装置部分包含主动记忆体装置的阵列而接口部分包含虚设记忆体装置的阵列；
图2是在图1中由箭头A指示的图1的半导体晶片的一部分的俯视图；
图3是图1的半导体晶片的顶部透视图，其具有虚设记忆体装置的通孔盖，并且主动记忆体装置的驱动器线被移除；
图4A是主动记忆体装置的侧横截面的示意图；图4B是在图3中用箭头B表示的图1的半导体晶片的一部分的俯视图；
图5是沿着图2中的线X-X截取的图1的半导体装置的一部分的侧横截面图，其绘示根据一个实施例的耦合到外部装置的虚设记忆体装置；
图6A是半导体晶片的接口部分的一部分的俯视图，此半导体晶片包含虚设忆体装置和栅极孔，其中通孔盖被去除；图6B是根据一个实施例的包含通孔盖的部分的另一视图；
图7A是半导体晶片的接口部分的一部分的俯视图，此半导体晶片包含虚设记忆体装置和栅极孔，其中通孔盖被去除；图7B是根据另一实施例的包含通孔盖的部分的另一视图；
图8A是半导体晶片的接口部分的一部分的俯视图，此半导体晶片包含虚设记忆体装置和栅极孔，其中通孔盖被去除；图8B是根据又另一实施例的包含通孔盖的部分的另一视图；
图9A是半导体晶片的接口部分的一部分的俯视图，此半导体晶片包含虚设记忆体装置和栅极孔，其中通孔盖被去除；图9B是根据又另一实施例的包含通孔盖的部分的另一视图；
图10A至图10C是根据一个实施例的用于形成半导体晶片的方法的示意性流程图；
图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30和图31绘示根据部分实施例的根据图10A至图10C的方法在各个制造阶段期间制造的示例性半导体晶片(或示例性半导体晶片的一部分)的各种视图；
图32A是根据另一实施例的半导体晶片的顶部透视图，此半导体晶片包含装置部分和接口部分，其中装置部分包含主动记忆体装置的阵列而接口部分包含虚设记忆体装置的阵列；图32B是由在图32A中的箭头C所示的图32A的半导体晶片的一部分的俯视图。
【符号说明】
10:外部装置
12:外部装置孔
14:电路
100:半导体晶片
102:装置部分
104:接口部分、轴向端部、端部部分
106:第一装置部分
107:基材
108:堆叠
109:主动装置结构
110:记忆体装置
111:牺牲层
112:绝缘层
113:隔离结构
114:记忆体层
115:通道层结构
116:通道层
117:凹洞
118:内部间隔物
119:遮罩层
120:源极
121:第二装置部分
122:漏极
124:栅极层
125:粘合层
126:层间介电质
128:沟槽
129:虚设装置结构
130:虚设记忆体装置
131:接口孔
132:接口孔
133:第二沟槽
136:虚设通道层
138:虚设内部间隔物
140:绝缘层
150:栅极孔
160:通孔盖
162:栅极通孔
163:接口通孔
164:接口通孔
170:驱动器线
180:源极通孔
181:源极通孔
182:漏极通孔
200:方法
204:接口部分
214:记忆体层
226:层间介电质
230:虚设记忆体装置
232:接口孔
236:虚设通道层
250:栅极孔
260:通孔盖
262:栅极通孔
264:接口通孔
304:接口部分
314:记忆体层
326:层间介电质
330:虚设记忆体装置
332:接口孔
336:虚设通道层
350:栅极孔
360:通孔盖
362:栅极通孔
364:接口通孔
404:接口部分
414:记忆体层
426:层间介电质
430:虚设记忆体装置
432:接口孔
436:虚设通道层
450:栅极孔
460:通孔盖
462:栅极通孔
464:接口通孔
504:接口部分
514:记忆体层
526:层间介电质
530:虚设记忆体装置
532:接口孔
536:虚设通道层
550:栅极孔
560:通孔盖
562:栅极通孔
564:接口通孔
600:方法
602:操作
604:操作
606:操作
608:操作
610:操作
612:操作
614:操作
616:操作
618:操作
620:操作
622:操作
624:操作
626:操作
628:操作
630:操作
632:操作
634:操作
636:操作
638:操作
640:操作
642:操作
644:操作
646:操作
648:操作
650:操作
652:操作
700:半导体晶片
800:半导体晶片
802:装置部分
804:接口部分
850:栅极孔
A:箭头
B:箭头
C:箭头
W1:第一宽度
W2:第二宽度
X:方向
X-X:线
Y:方向
Z:方向
具体实施方式
以下公开提供了用于实现本公开的不同特征的许多不同的实施例或示例。以下描述元件和配置的特定示例以简化本公开。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加的特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或文字。此重复是出于简单和清楚的目的，并且其本身并不指示所讨论的不同的实施例和/或配置之间的关系。
更甚者，空间相对的词汇(例如，“低于”、“下方”、“之下”、“上方”、“之上”等相关词汇)于此用以简单描述如图所示的元件或特征与另一元件或特征的关系。在使用或操作时，除了图中所绘示的转向之外，这些空间相对的词汇涵盖装置的不同转向。再者，这些装置可旋转(旋转90度或其他角度)，且在此使用的空间相对的描述语可作对应的解读。
通常，三维记忆体包含形成在绝缘层和栅极层的堆叠中的记忆体装置的阵列，并且可以包含双栅极或多个栅极层。这样的双栅极结构可以提供更高的蚀刻深宽比。在制造期间，形成包含记忆体装置的阵列的晶片，使得在记忆体装置的阵列的任一侧上形成接口部分，以允许在阵列中包含记忆体装置的电接口。这样的接口部分可以具有阶梯形轮廓。在位于接口部分之间的装置部分中形成记忆体装置之后，通常在接口部分中形成被配置为耦合到外部装置的接口孔，以及电耦合到一个或多个栅极层的栅极孔。这会造成额外的制造步骤(例如，使用额外的遮罩和微影、蚀刻和/或沉积步骤)，而增加了制造复杂性和成本。
本公开的实施例是在形成半导体晶片的背景下讨论的(特别是在以绝缘层和栅极层的堆叠型式形成三维记忆体装置的情况下)。例如，本公开提供了半导体晶片，此半导体晶片包含装置部分(此装置部分包含主动记忆体装置的阵列)以及与此装置部分相邻的至少一个接口部分。至少一个接口部分具有阶梯形轮廓。至少一个接口部分包含与主动记忆体装置同时形成(例如，在相同的制造过程中和/或使用相同的遮罩)的虚设记忆体装置的阵列。虚设记忆体装置包含源极和/或漏极状结构(source and/or drain likestructures)，这些源极和/或漏极状结构作为耦合到栅极孔的接口孔。因此，省去了在形成主动记忆体装置之后形成接口孔的制造步骤，从而降低了制造复杂性和成本。在部分实施例中，栅极孔还可以与形成虚设记忆体装置的接口孔同时形成，并且可以由与接口孔相同的材料形成。这进一步减少了制造步骤，从而减少了制造复杂性和成本。
图1和图3绘示根据一个实施例的半导体晶片100的俯视透视图。半导体晶片100包含装置部分102和一组接口部分104，其中装置部分102包含主动记忆体装置110的阵列，而一组接口部分104在第一方向(例如，X方向)上与装置部分102的轴向端部相邻地设置。装置部分102和接口部分104可以设置在基材107(例如，硅或绝缘体上硅(silicon oninsulator,SOI)基材)上。主动记忆体装置110的阵列的每一行在第一方向(例如，X方向)上延伸。每个主动记忆体装置110透过内部间隔物113与行内的相邻的主动记忆体装置110分开并且电隔离，此内部间隔物113可以由电绝缘材料(例如，氧化硅(SiO2))形成。接口部分104在垂直方向(例如，Z方向)上具有阶梯形轮廓。此外，接口部分104包含虚设记忆体装置130的阵列。虚设记忆体装置130的阵列的每一行在第一方向(例如，X方向)上与主动记忆体装置110的阵列的对应行轴向对齐。
参照图3和图4A，记忆体装置110包含源极120和漏极122，其中漏极122透过内部间隔物118在第一方向或X方向上与源极120分开。源极120和漏极122可以包含导电材料(例如，n型或p型掺杂的半导体(例如，硅(Si)或硅锗(SiGe)等))，并且可以使用沉积制程、磊晶生长制程或任何其他合适的制程来形成。
内部间隔物118在源极120和漏极122之间延伸。内部间隔物118可以由电绝缘材料(例如，氮化硅(SiN)、氧化硅(SiO)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、氮氧化硅(SiON)等)形成。
通道层116设置在源极120、漏极122和内部间隔物118的径向外表面上。通道层116的径向外表面在第一方向(例如，X方向)上延伸。在部分实施例中，通道层116可以由半导体材料(例如，硅(Si)(例如，多晶硅或非晶硅)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)等)形成。
记忆体层114设置在通道层116的径向外表面上，并在第一方向上延伸。在部分实施例中，记忆体层114可以包含铁电材料(例如，锆钛酸铅(zirconate titanate,PZT)、钛酸铅/钛酸锆(PbZr/TiO3)、钛酸钡(BaTiO3)、钛酸铅(PbTiO2)等)。记忆体层114沿着主动记忆体装置110的各自的行(即，在第一方向上)从装置部分102延伸到每个接口部分104，使得记忆体层114从装置部分102到接口部分104是连续的(如图3和图4A所示)。
装置部分102还包含设置在记忆体层114的外表面上的堆叠108，使得堆叠108介于主动记忆体装置110的相邻行之间。参照图4A，堆叠108包含在垂直方向或Z方向上彼此交替地堆叠的多个绝缘层112和多个栅极层124。在部分实施例中，堆叠108的最顶层和最底层可以包含多个绝缘层112中的一个绝缘层112。最底层的绝缘层112可以设置在基材107上。绝缘层112可以包含氧化硅(SiO)或任何其他介电材料。此外，栅极层124可以由导电材料形成，例如，金属(例如，钨(W)、铜(Cu)、钴(Co))等或高介电常数的材料(例如，氧化铪(HfO)、氮化钽(TaN)等)。
两个平行的栅极层124可以在垂直于第一方向的第二方向上并且在同一平面(例如，Y方向)上彼此相邻，并且可以在装置部分中介在两个垂直分离的绝缘层112之间。两个平行的栅极层124中的每个栅极层124可以与单独的主动记忆体装置110相关联，例如，每个栅极层124与位于彼此平行的主动记忆体装置110的行中的主动记忆体装置110相关联。在部分实施例中，粘合层(例如，图5中所示的粘合层125)可以介于单个或多个栅极层124和相邻的绝缘层112之间，并且有助于栅极层124与绝缘层112的粘合，并且还可以作为介于在相同的垂直分离的绝缘层112之间的两个平行的栅极层124之间的间隔物。在部分实施例中，粘合层(例如，粘合层125)可以包含诸如钛(Ti)、铬(Cr)或任何其他合适的粘合剂材料。
多个栅极层124中的每个沿着主动记忆体装置110的各自的行从装置部分102延伸到接口部分104，多个栅极层124中的每个从装置部分102到接口部分104是连续的。此外，绝缘层112也可以从装置部分102延伸到接口部分104。绝缘层112和栅极层124的长度具有下列的关系：最下面的第一对绝缘层112和栅极层124的长度比在Z方向上紧接在最下面对的上方的随后的第二对绝缘层112和栅极层124的长度长。类似地，在Z方向上设置在第二对上方的随后的第三对绝缘层112和栅极层124的长度比第二对的长度短，使得每个后续对的长度都比配置在其下方的紧接的对的长度短。
堆叠108中的最顶层可以是绝缘层112，此绝缘层112的长度比配置于紧接在其下方的一个或多个栅极层124的长度短，并且接口部分由配置在最顶部的绝缘层112之下的后续层的一部分形成。从最顶部的绝缘层112到最底部的绝缘层112的绝缘层112和栅极层124的后续对的长度的逐步增加导致接口部分104在垂直或Z方向上具有阶梯或台阶轮廓，并且每对中的栅极层124的一部分在接口部分104中形成每个台阶的顶部暴露层。接口部分104提供电连接接口，从而允许控制器或驱动器电耦合至栅极层124。透过向栅极层124施加电压来激活栅极层124，可以使电流从源极120流到漏极122。此外，驱动器线170可以与主动记忆体装置110的源极120和漏极122耦合，并且可以将电荷提供给源极120和漏极122。在部分实施例中，单个驱动器线170可以耦合至多个主动记忆体装置110的一组源极120或一组漏极122，其中多个主动记忆体装置110在第二方向(例如，Y方向)上彼此平行。
如图3最佳所示，接口部分104包含虚设记忆体装置130的阵列。参考图3、图4B和图5，在部分实施例中，每个虚设记忆体装置130包含第一接口孔131和在第一方向(例如，X方向)上与第一接口孔131间隔开的第二接口孔132。虚设内部间隔物138在第一方向上在第一接口孔131和第二接口孔132之间延伸。每个虚设记忆体装置130还包含设置在接口孔131、132和虚设内部间隔物138的径向外表面上的虚设通道层136。主动记忆体装置110的相应行的记忆体层114从装置部分102延伸至接口部分104，并设置在虚设通道层136的径向外表面上。此外，取决于特定虚设记忆体装置130所位于的接口部分104的位置，堆叠108中的至少一个栅极层124和至少一个绝缘层112设置在包含在每个虚设记忆体装置130内的部分的记忆体层114的外表面上。
在图1至图5所示的实施例中，虚设记忆体装置130在结构上类似于主动记忆体装置110，并且包含相似的特征(即，接口孔131、132在结构上类似于源极120和漏极122，虚设内部间隔物138类似于内部间隔物118，虚设通道层136类似于通道层116以及从装置部分102到接口部分104连续的部分的记忆体层114)。然而，与主动记忆体装置110不同，虚设记忆体装置130不会执行任何记忆体储存功能。取而代之的是，如图5的侧横截面图所示，接口孔131和/或132可以延伸穿过基材107，并且被配置为耦合到外部装置10。外部装置10可以包含例如印刷电路板或具有外部装置孔12的电路，其中对应的第一接口孔131和/或第二接口孔132耦合(例如，焊接、熔合结合、熔接等)至此外部装置孔12。外部装置10可以包含电路14(例如，晶体管、开关等)，此电路14用以经由外部装置孔12选择性地将电信号传输至对应的接口孔131、132。
接口部分104还可以包含设置在虚设记忆体装置130的相邻行之间并设置在形成接口部分104的部分的绝缘层112和栅极层124上的层间介电质(interlayer dielectric,ILD)126。层间介电质126可以包含氧化硅(SiO)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、掺杂硼的磷硅酸盐玻璃(boron-dopedphosphosilicate glass,BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass,USG)或其组合。
接口部分104还包含穿过层间介电质126而形成的栅极孔150的阵列。栅极孔150的阵列的每一行都沿第一方向延伸，并在垂直于第一方向(例如，X方向)的第二方向(例如，Y方向)上与虚设记忆体装置130的阵列的行平行。每个虚设记忆体装置130可在第一方向(例如，X方向)上具有第一宽度W1，此第一宽度W1大约等于在第一方向(例如，X方向)上与其相邻设置的栅极孔150的第二宽度W2大约相同(第二宽度W2在第一宽度W1的±10％以内)。
如本公开所述，每个栅极孔150电耦合到与其相邻的虚设记忆体装置130的至少一个接口孔(例如，接口孔131和/或132)。在部分实施例中，至少一个接口孔131、132和栅极孔150由相同的材料形成。例如，可以使用相同的制造步骤同时形成记忆体装置的栅极孔150和接口孔131、132。
如图5所示，每个栅极孔150电耦合到对应的栅极层124。此外，至少一个栅极通孔耦合到栅极孔150的阵列的每个栅极孔150。至少一个接口通孔耦合到虚设记忆体装置130的阵列的每个接口孔131、132。通孔盖160耦合到栅极孔150的至少一个栅极通孔，并且相应的虚设记忆体装置130的至少一个接口孔131、132邻近各自的栅极孔150。
例如，如图1至图2和图5所示，栅极通孔162耦合到对应的栅极孔150，并且在垂直方向(例如，Z方向)上从栅极孔150向上突出以远离栅极孔150。第一接口通孔163耦合到第一接口孔131，第二接口通孔164耦合到第二接口孔132，第一接口通孔163和第二接口通孔164在垂直方向上分别从第一接口孔131和第二接口孔132向上突出。通孔盖160耦合到栅极通孔162、第一接口通孔163和第二接口通孔164。以这种方式，通孔盖160将接口孔131、132电短路到对应的栅极孔150，使得经由外部装置孔12从外部装置10传递至第一接口孔131和/或第二接口孔132的电信号经由通孔盖160传递至栅极孔150。栅极孔150进行通信以将电信号传送到对应的栅极层124，以便选择地激活虚设记忆体装置130的对应行。栅极通孔162和接口通孔163、164可以由导电材料(例如，钨(W)、铜(Cu)、钴(Co)等)形成。
虽然图1至图4B绘示虚设记忆体装置130的特定实施例，在其他实施例中，虚设记忆体装置130可具有与主动记忆体装置110不同的结构。例如，图6A是半导体晶片的部分的接口部分204的俯视图，其包含虚设记忆体装置230和栅极孔250，其中通孔盖260被去除，并且图6B是根据一个实施例的包含通孔盖260的部分的接口部分204的另一视图。虚设记忆体装置230包含接口孔232，在第二方向(例如，Y方向)上配置在接口孔232的径向外表面上的虚设通道层236，以及在第二方向上配置在虚设通道层236的径向外表面上的记忆体层214。如关于半导体晶片100所描述的，记忆体层214从装置部分(未绘示)延伸到接口部分(204)。
与虚设记忆体装置130不同的是，虚设记忆体装置230包含单个接口孔232，此单个接口孔232在虚设记忆体装置230的整个宽度延伸。此外，虚设记忆体装置230的第一宽度W1大约相等于设置为与其相邻并与其平行的栅极孔250的第二宽度。一对栅极通孔262耦合到栅极孔250，一对接口通孔264耦合到接口孔232。通孔盖260耦合到栅极通孔262和接口通孔264。
图7A是半导体晶片的部分的接口部分304的俯视图，其包含虚设记忆体装置330和栅极孔350，其中通孔盖360被去除，并且图7B是根据另一实施例的包含通孔盖360的部分的接口部分304的另一视图。虚设记忆体装置330包含接口孔332，在第二方向(例如，Y方向)上设置在接口孔332的径向外表面上的虚设通道层336，以及在第二方向上设置在虚设通道层336的径向外表面上的记忆体层314。如关于半导体晶片100所描述的，记忆体层314从装置部分(未绘示)延伸到接口部分304。
虚设记忆体装置330包含单个接口孔332，此接口孔332在虚设记忆体装置330的整个宽度上延伸。此外，虚设记忆体装置330的第一宽度W1小于邻近并与其平行地设置的栅极孔350的第二宽度W2。一对栅极通孔362耦合到栅极孔350，并且单个接口通孔364耦合到接口孔332。通孔盖360耦合到栅极通孔362和接口通孔364。
图8A是半导体晶片的部分的接口部分404的俯视图，其包含虚设记忆体装置430和栅极孔450，其中通孔盖460被去除，并且图8B是根据另一实施例的包含通孔盖460的部分的接口部分404的另一视图。虚设记忆体装置430包含接口孔432，在第二方向(例如，Y方向)上配置在接口孔432的径向外表面上的虚设通道层436，以及在第二方向上配置在虚设通道层436的径向外表面上的记忆体层414。如关于半导体晶片100所描述的，记忆体层414从装置部分(未绘示)延伸到接口部分404。
虚设记忆体装置430包含单个接口孔432，此接口孔432在虚设记忆体装置430的整个宽度上延伸。此外，虚设记忆体装置430的第一宽度W1大于邻近并与其平行设置的栅极孔450的第二宽度W2。单个栅极通孔462耦合到栅极孔450，一对接口通孔464耦合到接口孔432。通孔盖460耦合到栅极通孔462和接口通孔464。
图9A是半导体晶片的部分的接口部分504的俯视图，其包含虚设记忆体装置530和栅极孔550，其中通孔盖560被去除，并且图9B是根据另一实施例的包含通孔盖560的部分的接口部分504的另一视图。虚设记忆体装置530包含接口孔532，在第二方向(例如，Y方向)上配置在接口孔532的径向外表面上的虚设通道层536，以及在第二方向上配置在虚设通道层536的径向外表面上的记忆体层514。如关于半导体晶片100所描述的，记忆体层514从装置部分(未绘示)延伸到接口部分504。
虚设记忆体装置530包含单个接口孔532，此接口孔532在虚设记忆体装置530的整个宽度上延伸。虚设记忆体装置530的第一宽度W1和与其平行的栅极孔550的第二宽度W2大致相同。然而，栅极孔550在第一方向(例如，X方向)上与对应的虚设记忆体装置530轴向偏移，并且由此与和栅极孔550耦合的对应的接口孔532轴向偏移。单个栅极通孔562耦合到栅极孔550，并且单个接口通孔564耦合到接口孔532。通孔盖560耦合到栅极通孔562和接口通孔564。
图10A至图10C绘示根据本公开的用于形成半导体晶片700的方法600的流程图，根据一个实施例，此半导体晶片700诸如是包含多个三维记忆体装置的晶片(例如，关于图1至图9B描述的任何半导体晶片)。例如，方法600的至少一些操作(或步骤)可以用于形成三维记忆体装置(例如，半导体晶片100)、纳米片晶体管装置、纳米线晶体管装置、垂直晶体管装置等。应当理解，方法600仅是示例，并不旨在限制本公开。因此，应当理解，可以在图10A至图10C的方法600之前、之中和之后提供附加的操作，并且这里仅简要描述一些其他操作。在部分实施例中，方法600的操作可以与如图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30和图31所示的处于各个制造阶段的示例性半导体晶片700的透视图相关联，并且相对于代表三维记忆体装置的半导体晶片700，操作同样适用于任何其他半导体装置(例如，图32A至第32B图所示的半导体晶片800)，或任何其他半导体晶片(例如，栅极全环晶体管装置、纳米片晶体管装置、纳米线晶体管装置、垂直晶体管装置等)。虽然图11至图31绘示包含多个主动记忆体装置110和虚设记忆体装置130的半导体晶片700，可以理解的是，半导体晶片700或800可以包含许多其他装置(例如，电感器、保险丝、电容器、线圈等)(为了清楚说明起见，在图11至图32B中未绘示出)。
方法600通常可以包含提供堆叠，此堆叠包含交替地堆叠在彼此之上的多个绝缘层和多个牺牲层。绝缘层中的一个可以形成底层，并且绝缘层中的另一个可以形成堆叠的顶层。方法600还可包含在第一方向(例如，X方向)上在堆叠的轴向端部上形成至少一个接口部分，使得堆叠在至少一个接口部分之间形成装置部分，此至少一个接口部分在垂直方向(例如，Z方向)上具有阶梯形轮廓。方法600还包含在至少一个接口部分上沉积层间介电质。方法600还包含形成在第一方向(例如，X方向)上形成延伸穿过堆叠的多个沟槽，这些沟槽延伸穿过装置部分和至少一个接口部分。方法600还可包含在装置部分中形成主动记忆体装置的阵列以及在至少一个接口部分中形成虚设记忆体装置的阵列。主动记忆体装置和虚设记忆体装置同时形成。
每个主动记忆体装置可以包含源极、漏极、内部间隔物、通道层和记忆体层。此外，虚设记忆体装置可以包含至少一个接口孔、可选地可包含虚设内部间隔物、通道层和记忆体层。主动记忆体装置的阵列的每一行和虚设记忆体装置的阵列的对应行包含记忆体层，其沿着主动记忆体装置的各别的行到虚设记忆体装置的阵列的相应的行从装置部分延伸到至少一个接口部分，使得记忆体层从装置部分到至少一个接口部分是连续的。方法600还可以包含形成穿过层间介电质的栅极孔的阵列。栅极孔的每一行可以在第一方向(例如，X方向)上延伸，并且在垂直于第一方向的第二方向(例如，Y方向)上平行于虚设记忆体装置的阵列的行定位。在部分实施例中，方法600可以包含在形成栅极孔时，同时地形成源极、漏极和接口部分(例如，如相对于图32A和图32B所示的半导体晶片800)。方法600还可包含将每个栅极孔电耦合到位于其附近的虚设记忆体装置的至少一个接口孔(例如，使用诸如通孔盖160、260、360、460、560之类的通孔盖)。
进一步说明，方法600从操作602开始，此操作602包含提供基材(例如，图11所示的基材107)。基材107可以是半导体基材(例如，块状半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)基材等)，其可以被掺杂(例如，以p型或n型掺杂剂掺杂)或未掺杂。基材107可以是晶片(例如，硅晶片)。通常，绝缘体上半导体基材包含形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋入氧化物(buried oxide,BOX)层、氧化硅(SiO)层、氮化硅(SiN)层等。绝缘层设置在通常为硅或玻璃基材的基材上。亦可以使用其他基材(例如，多层或梯度基材)。在部分实施例中，基材107的半导体材料可以包含硅；锗；化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包含硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)和/或磷砷化镓铟(GaInAsP))；或其组合。
在604处，在基材107上形成堆叠(例如，图11所示的堆叠108)。此堆叠包含在垂直方向(例如，Z方向)上彼此交替地堆叠的多个绝缘层(例如，绝缘层112)和多个牺牲层(例如，图11所示的牺牲层111)。对应于图11的操作602至604，图11是设置在基材107上的堆叠108的顶部透视图。绝缘层112和牺牲层111在Z方向上交替地设置在彼此的顶部上。例如，多个牺牲层111中的一个设置在多个绝缘层112之一上，然后多个绝缘层112中的另一个设置在此牺牲层111上，依此类推。如图11所示，堆叠108的最顶层(例如，最远离基材107的层)和最底层(例如，最靠近基材107的层)可包含绝缘层112。图11绘示包含5个绝缘层112和4个牺牲层的堆叠108，堆叠108可以包含任何数量(例如，4、5、6、7、8或甚至更多)的绝缘层112和牺牲层111。在不同的实施例中，如果堆叠108中的牺牲层111的数量为n，则堆叠108中的绝缘层112的数量可以为n+1。
多个绝缘层112中的每一个可以具有大约相同的厚度(例如，在大约5纳米(nm)至大约100纳米的范围内，包含端点值)。此外，牺牲层111可以具有与绝缘层112相同的厚度或不同的厚度。牺牲层111的厚度可以在几纳米至几十纳米的范围内(例如，在5纳米至100纳米的范围内，包含端点值)。
绝缘层112和牺牲层111具有不同的成分。在不同的实施例中，绝缘层112和牺牲层111具有在各别的层之间提供不同的氧化速率和/或不同的蚀刻选择性的成分。在部分实施例中，绝缘层112可以由氧化硅(SiO)形成，并且牺牲层111可以由氮化硅(SiN)形成。牺牲层111仅仅是最终被去除的间隔层，并不会形成半导体晶片700的主动元件。
在不同的实施例中，绝缘层112和/或牺牲层111可以从基材107磊晶生长。例如，绝缘层112和牺牲层111中的每一个可以透过分子束磊晶生长(molecular beam epitaxy,MBE)制程、化学气相沉积(chemical vapor deposition,CVD)制程(例如，金属有机化学气相沉积(metal organic chemical vapor deposition,MOCVD)制程、熔炉化学气相沉积制程)和/或其他合适的磊晶生长制程生长。在磊晶生长期间，基材107的晶体结构向上延伸，导致绝缘层112和牺牲层111具有与基材107相同的晶体取向。在其他实施例中，绝缘层112和牺牲层111可以使用原子层沉积(atomic layer deposition,ALD)制程生长。
操作606至616包含制造在Z方向上具有阶梯形或台阶形轮廓的接口部分。例如，在操作606，将遮罩层(例如，图12中所示的遮罩层119)沉积在堆叠上，并对其进行图案化。例如，如图12所示(其绘示堆叠108的顶部透视图)，遮罩层119沉积在堆叠108上(即，沉积在最顶部的绝缘层112上)。在部分实施例中，遮罩层119可以包含光阻(例如，正型光阻或负型光阻)(例如，单层或多层的同一光阻或不同光阻)。在其他实施例中，遮罩层119可以包含硬遮罩层(例如，多晶硅遮罩层、金属遮罩层或任何其他合适的遮罩层)。
对遮罩层119进行图案化以在第一方向(例如，X方向)上蚀刻掉遮罩层119的轴向端部处的部分的遮罩层119，以减小其轴向宽度。可以使用微影技术来图案化遮罩层119。通常，微影技术会使用光阻材料，此光阻材料用于形成遮罩层119，并且其被沉积、照射(曝光)并显影以去除一部分的光阻材料(在这种情况下是遮罩层119的端部)。剩下的遮罩层119保护下面的材料(例如，在图案化的遮罩层119下面的部分的堆叠108)免受随后的处理步骤(例如，蚀刻)。
在操作608，蚀刻第一组或第一对的绝缘层112和牺牲层111(其包含在第一方向(例如，X方向)上在遮罩层119的任一侧上的最顶部的绝缘层112和最顶部的牺牲层111)。对应于操作608，图13是在蚀刻最顶部的绝缘层112和最顶部的牺牲层111之后包含堆叠108的半导体晶片700的顶部透视图。参照图13，图案化的遮罩层119用于蚀刻包含在第一组中的最顶部的绝缘层112和最顶部的牺牲层111的暴露部分，以形成从第一组的绝缘层112和牺牲层111到紧邻在第一组下面的第二组的绝缘层112和牺牲层111的台阶。在部分实施例中，蚀刻可以是各向异性蚀刻(例如，反应性离子蚀刻(reactive ion etch,RIE)、中性束蚀刻(neutral beam etch,NBE)、深反应性离子蚀刻(deep reactive ion etch,DRIE)等或其组合)，其选择性地蚀刻在Z方向上的最顶部的绝缘层112和牺牲层111的暴露部分。
在部分实施例中，第一组的蚀刻可以包含第一蚀刻和第二蚀刻，其中第一蚀刻选择性地蚀刻绝缘层112直到暴露出下面的牺牲层111，而后续的第二蚀刻会蚀刻牺牲层111直到暴露出下面的绝缘层112。这样的两步骤蚀刻制程可以使得在去除了紧邻其上方的层的一部分时，下面的牺牲层111或绝缘层112可作为蚀刻停止层，从而防止了过度蚀刻。
在操作610，再次蚀刻遮罩层119以减小其在X方向上的宽度。对应于操作610，图14是在蚀刻遮罩层119之后的半导体晶片700的顶部透视图。参照图14，可以使用与操作606所述的过程相同的制程来蚀刻遮罩层119的轴向端部。在部分实施例中，在操作610处被蚀刻和去除的部分的遮罩层119的宽度与在操作606处被蚀刻和去除的部分的遮罩层119的宽度相同。
在操作612，蚀刻第一组的绝缘层和牺牲层以及第二组的绝缘层和牺牲层。对应于操作612，图15是在蚀刻第一组和第二组之后的半导体晶片700的顶部透视图。如图15所示，使用与针对操作608所述的相同的制程来蚀刻第一组的绝缘层112和牺牲层111以及第二组的绝缘层112和牺牲层111，因而形成从第二组的绝缘层112和牺牲层111到紧接在第二组下面的第三组的绝缘层112和牺牲层111的台阶。此外，蚀刻还会导致第一组的绝缘层112和牺牲层111以及第二组的绝缘层112和牺牲层111在X方向上的长度减小。这些层的长度减小与在操作610处在X方向上遮罩层119的宽度减小成比例。
在操作614处，重复操作606至612以形成堆叠的轴向端部，此轴向端部在遮罩层119的任一侧上具有阶梯形轮廓。例如，根据操作614，图16绘示半导体晶片700的顶部透视图。参照图16，重复操作606至612，直到形成从最底部组的绝缘层112和牺牲层111到第一组的绝缘层112和牺牲层111的台阶，并且在第一方向(例如，X方向)上的堆叠108的轴向端部104在垂直方向(例如，Z方向)上(从最底部组的绝缘层112和牺牲层111到第一组(即最顶部组)的绝缘层112和牺牲层111)上具有阶梯形轮廓。应当理解，最底部的绝缘层112不包含在最底部组的绝缘层112和牺牲层111中。
在操作616，蚀刻绝缘层112的暴露部分。对应于操作616，图17是半导体晶片700的顶部透视图。参照图17，在X方向上选择性地蚀刻(例如，使用反应性离子蚀刻、中性束蚀刻、深反应性离子蚀刻等或其组合的各向异性蚀刻)包含在遮罩层119的任一侧上的堆叠108的轴向端部104的绝缘层112的暴露部分。例如，可以蚀刻遮罩层119以减小其宽度，并且蚀刻在遮罩层119的任一侧上的绝缘层112的暴露部分以暴露位于绝缘层112的蚀刻部分下方的轴向端部部分104的每个牺牲层111的一部分。轴向端部部分104形成半导体晶片700的接口部分104(如图18所示)。然后去除遮罩层119(例如，透过在溶剂或蚀刻剂中的各向同性蚀刻)。形成在堆叠108的中央部分102(装置部分)中的记忆体装置110的阵列位于轴向端部104之间，以在本文所述的后续操作中形成装置部分102。
在操作618，层间介电质沉积在具有阶梯形轮廓的堆叠的轴向端部上。对应于操作618，图19是在形成层间介电质126之后的半导体晶片700的顶部透视图。层间介电质126沉积在接口部分104上。可透过以下步骤来形成层间介电质126，在部分形成的半导体晶片700(例如，三维记忆体)上大量沉积介电材料，然后回蚀刻(例如，使用化学机械平坦化)块状的电介质使其与最顶部的绝缘层112齐平，以使层间介电质126仅位于轴向端部部分104上。层间介电质126可以包含氧化硅(SiO)、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃或其组合。
在操作620，在第一方向(例如，X方向)上穿过堆叠形成多个第一沟槽，这些沟槽从装置部分延伸到接口部分。对应于操作620，图20是在Z方向上透过蚀刻堆叠108和层间介电质126而形成穿过堆叠108直至基材107的沿X方向延伸的多个第一沟槽128之后的半导体晶片700的顶部透视图。用于形成多个沟槽128的蚀刻制程可以包含电浆蚀刻制程，其可以具有一定量的各向异性特性。例如，可以透过例如在半导体晶片700的顶表面上(即，堆叠的最顶部的绝缘层112的顶表面和层间介电质126的顶表面)上沉积光阻或其他遮罩层并在遮罩层中定义对应于沟槽128的图案(例如，透过微影、电子束微影或任何其他合适的微影制程)来形成沟槽128。在其他实施例中，可以使用硬遮罩。
随后，装置部分102和接口部分104的蚀刻可以使用电浆刻蚀制程(包含自由基电浆刻蚀、远距电浆刻蚀和其他合适的电浆刻蚀制程、反应性离子蚀刻、深反应性离子蚀刻)、可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体，以形成沟槽128。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm(标准状态立方公分每分钟,standard cubiccentimeter per minute)至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。如图20所示，用于形成多个沟槽128的蚀刻蚀刻穿过堆叠108的每个牺牲层111和绝缘层112，使得多个沟槽128中的每个从最顶部的绝缘层112延伸穿过最底部的绝缘层112到达基材107。
在操作622处，部分地蚀刻沟槽内的牺牲层的暴露表面，以减小牺牲层相对于堆叠中的绝缘层的宽度。对应于操作622，图21是在部分地蚀刻位于沟槽128中的牺牲层111的暴露表面之后的半导体晶片700的顶部透视图。例如，暴露表面在X方向上延伸并且蚀刻牺牲层111的暴露表面会在Y方向上减小了在牺牲层111的任一侧上的绝缘层112的宽度。在部分实施例中，可以使用湿式蚀刻制程(例如，氢氟酸蚀刻、缓冲的氢氟酸)来蚀刻牺牲层111。在其他实施例中，可以使用电浆刻蚀制程(包含自由基电浆刻蚀、远距电浆刻蚀和其他合适的电浆刻蚀制程、反应性离子蚀刻、深反应性离子蚀刻)、可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)来执行牺牲层111的暴露表面的部分刻蚀。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。
在Y方向上部分地蚀刻牺牲层会导致设置在堆叠108中的牺牲层111的宽度相对于绝缘层112的宽度减小，从而形成第一凹洞117，其边界由相邻的绝缘层112的顶表面和底表面和部分地蚀刻的牺牲层111的面向第一沟槽128并在X方向上延伸的表面形成。凹洞117靠近接口部分104的轴向端部的部分可以具有由层间介电质126的底表面形成的其边界的一部分。
在操作624，在凹洞的侧壁上形成粘合层。在操作626，在位于沟槽中的第一凹洞中形成栅极层。在操作628，可以回蚀刻栅极层的暴露的边缘，使得面对沟槽的栅极层的边缘在Z方向上轴向对齐，并且绝缘层112的相应边缘与的相邻设置。对应于操作624至628，图22是在位于沟槽128中的凹洞117中形成粘合层125和栅极层124之后的半导体晶片700的顶部透视图。在不同的实施例中，粘合层125可以包含与每个绝缘层112、牺牲层111和栅极层124(例如，钛(Ti)、铬(Cr)等)具有良好粘合性的材料。粘合层125可以使用任何合适的方法来沉积，包含，例如，分子束沉积(molecular beam deposition,MBD)、原子层沉积、电浆增强化学气相沉积等。在部分实施例中，粘合层125可具有在0.1纳米至5纳米(包含端点值)范围内的厚度。
在不同的实施例中，透过在粘合层125上方的凹洞117中填充栅极电介质和/或栅极金属来形成栅极层124，使得栅极层124继承了凹洞117的尺寸和轮廓。在不同的实施例中，栅极层124可以由高介电常数介电材料形成。尽管，将图22中所示的栅极层124中的每一个都绘示为单层，但是在其他实施例中，栅极层124可以形成为多层堆叠(例如，包含栅极介电层和栅极金属层)并且仍在本公开的范围内。栅极层124可以由不同的高介电常数介电材料或类似的高介电常数介电材料形成。示例性的高介电常数介电材料包含铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)及其组合的金属氧化物或硅酸盐。可以使用任何合适的方法来沉积栅极层124，包含，例如，分子束沉积、原子层沉积、电浆增强化学气相沉积等。
栅极金属可以包含多种金属材料的堆叠。例如，栅极金属可以是p型功函数层、n型功函数层、其多层或其组合。功函数层也可以称为功函数金属。示例性p型功函数金属可以包含氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、硅化锆(ZrSi2)、硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、氮化钨(WN)、其他合适的p型功函数材料或其组合。示例性n型功函数金属可以包含钛(Ti)、银(Ag)、银化钽(TaAl)、碳铝化钽(TaAlC)、氮铝化钛(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、其他合适的n型功函数材料或其组合。功函数值与功函数层的材料组成相关联，因此，选择功函数层的材料以调节其功函数值，从而在要被制造的装置中实现目标阈值电压Vt。一个或多个功函数层可以透过化学气相沉积、物理气相沉积、原子层沉积和/或其他合适的制程来沉积。
在凹洞117中形成栅极层124可以使栅极层124在Y方向上的径向边缘径向地向外突出到凹洞117的外部(即，径向地突出到绝缘层112的相应边缘的外部)，和/或形成栅极层124的材料也可以沉积在面对沟槽128和/或基材107的绝缘层112的暴露的径向表面上。蚀刻(例如，使用选择性湿式蚀刻或干式蚀刻制程(例如，反应性离子蚀刻、深反应性离子蚀刻等))栅极层124的突出的径向边缘和/或额外沉积的栅极材料，直到沉积在绝缘层112和/或基材107的径向表面上的任何栅极材料，以及面对沟槽128的栅极层124的径向边缘实质上与绝缘层112的相应的径向边缘轴向对齐。
在操作630，在位于第一沟槽中的绝缘层和栅极层的暴露的径向表面上的多个沟槽中的每一个中形成记忆体层，使得此记忆体层在第一方向从装置部分延伸到接口部分。在操作632，在记忆体层的暴露的径向表面上的多个沟槽中的每一个内形成通道层结构，使得通道层结构也沿第一方向从装置部分延伸到接口部分。在操作634，透过用绝缘材料填充多个沟槽中的每一个，在多个沟槽中的每一个内形成绝缘层，使得包含记忆体层、通道层结构和绝缘层的多个第一装置部分形成在半导体晶片中，并且在彼此平行的第一方向上延伸。
对应于操作630至634，图23是在形成记忆体层114、通道层结构115和绝缘层140之后的半导体晶片700的顶部透视图。记忆体层114可以包含铁电材料(例如，锆钛酸铅(PZT)、钛酸铅/钛酸锆(PbZr/TiO3)、钛酸钡(BaTiO3)、钛酸铅(PbTiO2)等)。记忆体层114可以使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶生长、任何其他合适的过程或其组合形成。可以沉积保形的涂层，使得记忆体层114在沟槽128的侧壁上是连续的。
通道层结构115在Y方向上形成在记忆体层114的径向内表面上。在部分实施例中，通道层结构115可以由半导体材料形成(例如，硅(Si)(例如，多晶硅或非晶硅)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)等)。通道层结构115可以使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶生长、任何其他合适的过程或其组合形成。可以沉积保形的涂层，使得通道层结构115在记忆体层114的径向内表面上连续。然后，每个沟槽128填充有绝缘材料(例如，氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳化硅(SiC)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)等或其组合)以形成绝缘层140。在部分实施例中，绝缘层140可以由与多个绝缘层112相同的材料(例如，氧化硅(SiO2))形成。可以使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶生长、任何其他合适的方法或其组合、高深宽比制程(high aspect ratio process,HARP)、另一种适用的方法或其组合来形成绝缘层140。此方法。因此，包含记忆体层114、通道层结构115和绝缘层140的多个第一装置部分106形成在半导体晶片700中，并且从装置部分102到接口部分104彼此平行的沿X方向延伸。
在操作636，在每个第一装置部分之间形成多个第二沟槽，使得多个第二沟槽也沿第一方向从装置部分延伸到接口部分并与第一装置部分平行。对应于操作636，图24是在每个第一装置部分106之间形成多个第二沟槽133使得多个第二沟槽也沿X方向从装置部分102延伸到接口部分104并与第一装置部分106平行之后的半导体晶片700的顶部透视图。与第一沟槽128一样，透过在Z方向上蚀刻堆叠108以及层间介电质直至基材107来形成第二沟槽133。
可以使用与形成多个第一沟槽128相同的制程来形成多个第二沟槽133。例如，第二沟槽133的形成可以例如透过在半导体晶片700的顶表面(即，堆叠108的最顶部的绝缘层112的顶表面和层间介电质126的顶表面)上沉积光阻或其他遮罩层，并在遮罩层中定义对应于第二沟槽133的图案(例如，透过微影、电子束微影或任何其他合适的微影制程)。在其他实施例中，可以使用硬遮罩。随后，可以使用电浆蚀刻制程(包含自由基电浆蚀刻、远距电浆蚀刻以及其他合适的电浆蚀刻制程、反应性离子蚀刻、深反应性离子蚀刻)，可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体，以形成第二沟槽133。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。如图24所示，用于形成多个第二沟槽133的蚀刻蚀刻穿过堆叠108的每个牺牲层111和绝缘层112，使得多个第二沟槽133中的每个从最顶部的绝缘层112延伸穿过最底部的绝缘层112到达基材107。
在操作638处，去除牺牲层的其余部分，以便在与先前形成的栅极层相邻的绝缘层之间形成凹洞。在操作642，重复操作624至628，以形成与先前形成的栅极层相邻的第二组的粘合层和栅极层。对应于操作638至640，图25是在形成与先前形成的栅极层124相邻的第二组的栅极层124之后的半导体晶片700的顶部透视图。可以使用与关于操作622所描述的相同的制程蚀刻牺牲层111的其余部分，其透过蚀刻第二组的沟槽133中牺牲层111的暴露部分直到牺牲层111被完全地去除。这在绝缘层112的相邻层之间且与栅极层相邻处留下凹洞。如关于操作624所描述的，将粘合层125沉积在新形成的凹洞的壁上。接着，在凹洞中沉积栅极层材料，以填充此凹洞，以形成与先前形成的栅极层124(如关于操作626所描述的)相邻的第二组的栅极层124，使得两个栅极层彼此邻接，并且粘合层设置在它们之间(例如，如图5的横截面图所示)。如关于操作628所描述的，可以对第二组的栅极层124进行回蚀刻，使得面对第二沟槽133的第二组的栅极层124的径向边缘与绝缘层112的相应的径向边缘实质上轴向对齐。
在操作642处，重复如本公开先前所述的操作630至634，以在第二沟槽中形成多个第二装置部分。对应于操作642，图26是半导体晶片700的顶部透视图，其绘示形成在第一装置部分106之间的第二装置部分121。每个第二装置部分121的结构与第一装置部分106相似，并且包含记忆体层114、通道层结构115和绝缘层140。第二装置部分121在X方向上彼此平行地延伸，其中第一装置部分106介于一对第二装置部分121之间。第一装置部分106和第二装置部分121的形成使得堆叠108中相邻的绝缘层112始终由包含在第一装置部分106中在形成栅极层124的过程中的牺牲层111支撑，或在形成第二装置部分121的过程中的第一装置部分106的栅极层124支撑，同时允许增加半导体晶片700的装置封装密度。
在操作644，在装置部分中形成多个主动装置结构，并且在接口部分中形成多个虚设装置结构，每个主动装置结构和虚设装置结构透过多个隔离结构而分开。对应于操作644，图27是在形成位于装置部分102中的多个主动装置结构109和位于接口部分104中的多个虚设装置结构129之后的半导体晶片700的俯视透视图。由绝缘材料(例如，与用于形成绝缘层112或绝缘层140的材料相同，例如，氧化硅(SiO2))形成的隔离结构113隔开位于每行中的主动装置结构109和虚设装置结构129。
为了形成主动装置结构109和虚设装置结构129，以预定的空间间隔蚀刻穿过通道层结构115和绝缘层140以形成多个凹洞。多个凹洞的蚀刻可以使用电浆刻蚀制程(包含自由基电浆刻蚀、远距电浆刻蚀和其他合适的电浆刻蚀制程、反应性离子蚀刻、深反应性离子蚀刻)、可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体以形成凹洞。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。
然后，用绝缘材料(例如，氧化硅(SiO2))填充蚀刻的凹洞以形成隔离结构113。绝缘材料的形成可以使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶生长、任何其他合适的方法或其组合、高深宽比制程、另一种适用的制程或其组合。蚀刻通道层结构115和绝缘层140以形成隔离结构113，其将通道层结构115分成多个部分，使得在每个主动装置结构109中包含一个通道层116，并且在每个虚设装置结构129中包含一个虚设通道层136。在部分实施例中，位于装置部分102中隔离结构113的宽度可以大约等于位于接口部分104中隔离结构113的宽度。在其他实施例中，位于装置部分102中的隔离结构113的宽度可以大于位于接口部分104中的隔离结构113的宽度。
因此，如每个图27所示，每个主动装置结构109包含内部间隔物118，其由绝缘层140的一部分形成，此绝缘层140的一部分在位于装置部分102中的X方向上在相邻的隔离结构113之间延伸。通道层116在Y方向上设置在内部间隔物118的径向外表面上，并且记忆体层114在Y方向上设置在通道层116的径向外表面上。如本公开先前所描述，一个或一个以上栅极层124与记忆体层114的径向外表面接触。
虚设装置结构129在结构上类似于主动装置结构109，并且包含虚设内部间隔物138，此虚设内部间隔物138由位在接口部分104中的部分的绝缘层140形成，其在接口部分104中的X方向上在相邻的隔离结构113之间延伸。虚设通道层136在Y方向上位于虚设内部间隔物138的径向外表面上，并且记忆体层114在Y方向上位于虚设通道层136的径向外表面上。如本公开先前所描述，一个或多个栅极层124与记忆体层114的径向外表面接触。每个记忆体层114和每个栅极层124从装置部分102到接口部分104是连续的，使得在主动装置结构109和虚设装置结构129的特定行中的每个主动装置结构109和每个虚设装置结构129共享每个记忆体层114和至少一个栅极层124(例如，最靠近基材107的最底部的栅极层124)。
在操作646，在内部间隔物的相对轴向端部上穿过内部间隔物形成源极和漏极，以形成主动记忆体装置，并且在虚设内部间隔物的相对轴向端部上穿过虚设内部间隔物形成第一接口孔和第二接口孔，以形成虚设记忆体装置。对应于操作646，图28是在形成源极120和漏极122以在装置部分102中形成主动记忆体装置110，并形成第一接口孔131和第二接口孔132以在接口部分104中形成虚设记忆体装置130之后的半导体晶片700的顶部透视图。源极120和漏极122以及接口孔131、132。
源极120、漏极122和接口孔131、132可以透过首先分别蚀刻穿过内部间隔物118和虚设内部间隔物138的轴向端部到达基材107来形成。内部间隔物118和虚设内部间隔物138的轴向端部的蚀刻可以使用电浆刻蚀制程(包含自由基电浆刻蚀、远距电浆刻蚀和其他合适的电浆刻蚀制程、反应性离子蚀刻、深反应性离子蚀刻)、可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。
接下来，例如，可以使用磊晶层生长制程来形成源极120、漏极122和接口孔131、132，使得源极120、漏极122位于内部间隔物118的相对的轴向端部上，并且接口孔131、132位于虚设内部间隔物138的相对的轴向端部上，每个分别从基材107延伸到内部间隔物118和虚设内部间隔物138的顶表面。在部分实施例中，可以执行控制沉积步骤以形成源极120、漏极122和接口孔131、132，使得当在Z方向上源极120、漏极122和接口孔131、132的高度等于堆叠108的高度时，停止沉积步骤。在其他实施例中，可以在形成源极120、漏极122和接口孔131、132之后执行化学机械平坦化操作，以确保每个最顶层的绝缘层112、记忆体层114、通道层116、虚设通道层136、内部间隔物118、虚设内部间隔物138、源极120、漏极122和接口孔131、132的顶表面位于相同的XY平面中或与最顶层的绝缘层112的顶表面齐平。在又一些其他实施例中，源极120、漏极122和接口孔131、132的顶表面可以高于最顶层的绝缘层112的顶表面。在又一些其他实施例中，源极120、漏极122和接口孔131、132的顶表面可以低于最顶层的绝缘层112的顶表面。
可以使用原位掺杂(in-situ doping,ISD)以形成掺杂的源极120、漏极122和接口孔131、132，从而为由主动装置结构109形成的每个主动记忆体装置110建立接面(junction)。透过将不同类型的掺杂剂布植到主动装置结构109的选定区域(例如，源极120、漏极122和接口孔131、132)以形成N型鳍式场效应晶体管和P型鳍式场效应晶体管。N型装置可以透过布植砷(As)或磷(P)形成，而P型装置可以透过布植硼(B)形成。
虚设记忆体装置130在结构上类似于主动记忆体装置110，但是不用于记忆体储存。相反地，仅接口孔131和132被用来提供与外部装置(例如，外部装置10)的电接口。先前，半导体晶片的制造首先透过形成主动记忆体装置，接着在接口孔中形成接口孔以提供与外部装置(例如，外部装置10)的电接口。相反地，虚设记忆体装置130和半导体晶片700的接口孔131、132与源极/漏极120、122同时形成，这减少了制造步骤，从而降低了制造成本和复杂性。
虽然图28绘示在结构上类似于主动记忆体装置110并且包含两个接口孔131、132的虚设记忆体装置130，在其他实施例中，虚设记忆体装置130可以具有与主动记忆体装置110不同的形状或尺寸，并且可以仅具有一个接口孔(例如，图6A至图9B中所示的任何虚设记忆体装置)。
在操作648，在第二方向(例如，Y方向)上穿过在相邻的虚设装置结构之间的层间介电质以在接口部分中形成栅极孔。对应于操作648，图29是在形成穿过层间介电质126的栅极孔150之后的半导体晶片700的顶部透视图。为了形成栅极孔150，可以在层间介电质126中形成到下面的栅极层124的凹洞的阵列。例如，凹洞的形成可以使用电浆刻蚀制程(包含自由基电浆刻蚀、远距电浆刻蚀和其他合适的电浆刻蚀制程、反应性离子蚀刻、深反应性离子蚀刻)、可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。
然后，用导电材料(例如，钨(W)、铜(Cu)、钴(Co))或高介电常数介电材料(例如，氧化铪(HfO)，氮化钽(TaN)等)填充凹洞的阵列。可以使用物理气相沉积、化学气相沉积、低压化学气相沉积、电浆增强化学气相沉积、原子层沉积、分子束磊晶生长、任何其他合适的方法或其组合、高深宽比制程、另一种适用的方法或其组合来形成导电材料。
在操作650，在栅极孔中形成至少一个栅极通孔，并且在接口孔中形成至少一个接口通孔。对应于操作650，图30是半导体晶片700的顶部透视图，其绘示形成在栅极孔150中的栅极通孔162，形成在第一接口孔131中的第一接口通孔163以及形成在第二接口孔132中的第二接口通孔164。源极通孔180和漏极通孔182也可以分别形成在每个主动记忆体装置110的源极120和漏极122中，并与栅极通孔162和接口通孔163同时形成。
在部分实施例中，栅极通孔162和接口通孔163、164可以分别至少部分地穿过栅极孔150和接口孔131、132。栅极通孔162和接口通孔163、164可以由例如钨(W)、铜(Cu)、钴(Co)等的导电材料形成。在部分实施例中，栅极通孔162和接口通孔163和164可以使用双镶嵌制程形成。例如，可以在栅极孔150和接口孔131、132中形成凹洞。在部分实施例中，可以在半导体晶片700的顶表面(例如，最顶部的绝缘层112和层间介电质126的顶表面)上沉积间隔层，并且在与栅极孔150、接口孔131、132和源极/漏极120、122相对应的位置处的间隔层中形成的通孔。在这样的实施例中，可以不在栅极孔150和/或接口孔131、132中形成凹洞。
在部分实施例中，可以在每个凹洞中沉积扩散阻挡层(例如，钛(Ta)基材料)，并且在扩散阻挡层上沉积薄的金属(例如，铜(Cu))晶种层(例如，使用物理气相沉积、化学气相沉积、分子束磊晶生长、原子层沉积等)。然后在金属晶种层上电镀金属(例如，铜(Cu))，直到金属填充沟槽并且从层间介电质126上方轴向突出为止。可以重复此过程，直到栅极通孔162和接口通孔163、164具有期望的高度。可以在形成各种通孔之前或之后或在形成通孔盖之后去除牺牲层，或者可以将牺牲层保留在半导体晶片700的顶表面上。
在操作652处，形成多个通孔盖，这些通孔盖在第二方向(例如，Y方向)上将栅极孔的栅极通孔耦合到相邻的接口孔的一个或多个接口通孔。此外，还可以形成驱动器线，此驱动器线将在第二方向(例如，Y方向)上彼此平行设置的主动装置结构的源极/漏极的源极/漏极通孔耦合，从而形成最终的半导体晶片。对应操作652，图31是在形成通孔盖160和驱动器线170之后的半导体晶片700的俯视透视图。每个通孔盖160耦合到栅极通孔162，并且虚设记忆体装置130的对应的接口通孔163、164在Y方向上与栅极孔150平行，并且每个驱动器线170分别耦合到在Y方向上彼此平行的每个主动记忆体装置110的源极/漏极通孔181、182。
通孔盖160和驱动器线170可以由导电材料(例如，钨(W)、铜(Cu)、钴(Co)等)形成。通孔盖160和驱动器线170也可以使用双镶嵌制程来形成(例如，在形成通孔162、163、164、180、182之后，在去除间隔层之前)。虽然所绘示的半导体晶片700没有间隔层，但是在部分实施例中，间隔层可以保留在最终的半导体晶片700中。如图5所示，通孔盖160将虚设记忆体装置130的接口孔131、132电耦合至在Y方向上与虚设记忆体装置130平行设置的栅极孔150，从而使其耦合至各别的栅极孔150的栅极层124。以这种方式，可以经由接口孔131和/或132、通孔盖160以及栅极孔150将栅极激活信号从外部装置10传输到相应的栅极层124。此外，当栅极层124被激活时，驱动器线170可用于将电信号(例如，电流或电压)传送到相应的源极120或从相应的漏极122接收电信号(例如，电流或电压)。
在部分实施例中，可以形成半导体晶片，使得栅极孔可以与源极、漏极和接口孔同时形成，使得栅极孔由与源极、漏极和接口孔相同的材料形成。例如，图32A是半导体晶片800的顶部透视图，图32B是图32A中的箭头C所示的部分的半导体晶片800的俯视图。半导体晶片800与半导体晶片100和700实质上相似，并且包含在X方向上位于装置部分802的轴向端部处的装置部分802和接口部分804。如本文先前关于半导体晶片100、700所描述的，主动记忆体装置110的阵列位于装置部分802中，而虚设记忆体装置130的阵列位于接口部分804中。
然而，与半导体晶片100、700不同，半导体晶片800包含位于虚设记忆体装置130的相邻行之间的接口部分804中的栅极孔850的阵列。栅极孔850由与接口孔131、132以及源极120和漏极122相同的材料同时形成。例如，在图10A至图10C中，操作646与操作644相结合，从而避免了单独形成栅极孔的制造步骤，因而降低了制造复杂性和成本。
例如，源极120、漏极122、接口孔131、132和栅极孔的形成可以透过首先蚀刻穿过内部间隔物118的轴向端部以及虚设内部间隔物138到基材107，然后，同时地蚀刻层间介电质126至要形成栅极孔850的位置处的栅极层124。内部间隔物118的轴向端部和虚设内部间隔物138以及层间介电质126的蚀刻可以使用电浆刻蚀制程(包含自由基电浆刻蚀、远距电浆刻蚀和其他合适的电浆刻蚀制程、反应性离子蚀刻、深反应性离子蚀刻)、可以一起使用气体源(例如，氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)和其他合适的蚀刻气体源及其组合)与钝化气体(例如，氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)以及其他合适的钝化气体及其组合)。此外，对于电浆蚀刻制程，可以用诸如氩气(Ar)、氦气(He)、氖气(Ne)和其他合适的稀释气体及其组合的气体稀释气体源和/或钝化气体。作为非限制性实施例，在蚀刻制程中，可以使用10瓦至3,000瓦的源功率，0瓦至3,000瓦的偏置功率，1毫托至5托的压力以及0sccm至5,000sccm的蚀刻气体流速。然而，应理解，也可以使用超出这些范围的源功率、偏置功率、压力和流速。
接下来，可以例如使用磊晶层生长制程来形成源极120、漏极122、接口孔131、132和栅极孔850，使得源极120和漏极122位于内部间隔物118的相对的轴向端部，第一接口孔131和第二接口孔132位于虚设内部间隔物138的相对的轴向端部，并且栅极孔850从栅极层124延伸到与相应的虚设记忆体装置130平行的层间介电质126的顶表面。在形成源极120、漏极122、接口孔131、132和栅极孔850之后，可以执行化学机械平坦化操作，以确保每个最顶部的绝缘层112、记忆体层114、通道层116、虚设通道层136、内部间隔物118、虚设内部间隔物138、源极120、漏极122、接口孔131、132和栅极孔850的顶表面位于同一XY平面中或与最顶部的绝缘层112的表面齐平。在其他实施例中，源极120、漏极122、接口孔131、132和/或栅极孔850的顶表面可以高于最顶部的绝缘层112的顶表面。在一些其他实施例中，源极120、漏极122、接口孔131、132和/或栅极孔850的顶表面可以低于最顶部的绝缘层112的顶表面。
在部分实施例中，半导体晶片包含装置部分，此装置部分包含：主动记忆体装置的阵列，主动记忆体装置的阵列的每一行沿第一方向延伸。至少一个接口部分在第一方向上邻近于装置部分的轴向端部，此至少一个接口部分在垂直方向上具有阶梯形轮廓，此至少一个接口部分包含：虚设记忆体装置的阵列，虚设记忆体装置的阵列的每一行在第一方向上与主动记忆体装置的阵列的对应行轴向对齐，每个虚设记忆体装置包含至少一个接口孔和栅极孔的阵列，此栅极孔的阵列的每一行在第一方向上延伸并在垂直于第一方向的第二方向上平行于虚设记忆体装置的阵列的行，每个栅极孔电耦合到与其相邻的虚设记忆体装置的至少一个接口孔。于一些实施例中，此接口孔用以电耦合至外部装置。于一些实施例中，此至少一个接口孔和此栅极孔由相同的材料形成。于一些实施例中，每个此主动记忆体装置包含源极、漏极、内部间隔物、通道层、记忆体层以及堆叠。漏极在此第一方向上与此源极间隔开。此内部间隔物在此源极和此漏极之间延伸。此通道层设置在此源极、此漏极和此内部间隔物的多个径向外表面上，此径向外表面在此第一方向上延伸。记忆体层设置在此通道层的径向外表面上并在此第一方向上延伸，此记忆体层沿着此些主动记忆体装置的此各自的行从此装置部分延伸到此至少一个接口部分，此记忆体层从此装置部分到此至少一个接口部分是连续的。此堆叠设置在此记忆体层的外表面上并沿此第一方向延伸，此堆叠包含多个绝缘层和多个栅极层，此些绝缘层和此些栅极层交替地堆叠在彼此的顶部上。于一些实施例中，每个此些栅极层沿着此些主动记忆体装置的此各自的行从此装置部分延伸到此至少一个接口部分，每个此些栅极层从此装置部分到此至少一个接口部分是连续的，并且此栅极孔电耦合到相应的栅极层。于一些实施例中，每个此些虚设记忆体装置还包含虚设通道层以及此些主动记忆体装置的相应行的此记忆体层设置在此虚设通道层的径向外表面上。虚设通道层设置在此接口孔的多个径向外表面上。于一些实施例中，半导体晶片还包含至少一个栅极通孔、至少一个接口通孔以及一通孔盖。栅极通孔耦合到此些栅极孔的此阵列中的每个此栅极孔。接口通孔耦合到此些虚设记忆体装置的此阵列的每个此接口孔。通孔盖耦合到栅极孔的此至少一个栅极通孔以及相邻此各自的栅极孔的相应的虚设记忆体装置的至少一个接口孔。于一些实施例中，每个此虚设记忆体装置包含第一接口孔、第二接口孔以及虚设内部间隔物。第二接口孔在第一方向上与此第一接口孔间隔开。虚设内部间隔物在此第一接口孔和此第二接口孔之间延伸。此半导体晶片还包含至少一个栅极通孔、第一接口通孔以及第二接口通孔。此栅极通孔耦合到此栅极孔。此第一接口通孔耦合到此第一接口孔。此第二接口通孔耦合到此第二接口孔。于一些实施例中，每个此虚设记忆体装置包含具有第一宽度的接口孔，以及此栅极孔具有大约等于此第一宽度的第二宽度。于一些实施例中，每个此虚设记忆体装置包含具有第一宽度的接口孔，以及此栅极孔的第二宽度大于此第一宽度。于一些实施例中，每个此虚设记忆体装置包含具有第一宽度的接口孔，以及此栅极孔的第二宽度小于此第一宽度。于一些实施例中，每个栅极孔在此第一方向上从与此栅极孔耦合的一对应的接口孔轴向地偏移。
在部分实施例中，半导体装置包含装置部分，此装置部分包含主动记忆体装置的阵列，主动记忆体装置的阵列的每一行沿第一方向延伸。每个主动记忆体装置包含：源极和在第一方向上与源极间隔开的漏极。通道层设置在源极和漏极的径向外表面上，通道层在第一方向上延伸。记忆体层设置在通道层的径向外表面上并在第一方向上延伸。堆叠设置在记忆体层的外表面上并在第一方向上延伸，此堆叠包含在彼此的顶部交替地堆叠的多个绝缘层和多个栅极层。至少一个接口部分在第一方向上邻近于装置部分的轴向端部，此至少一个接口部分在垂直方向上具有阶梯形轮廓。至少一个接口部分包含：虚设记忆体装置的阵列，虚设记忆体装置的阵列的每一行在第一方向上与主动记忆体装置的阵列的对应行轴向对齐。记忆体层沿着主动记忆体装置的各个行到虚设记忆体装置的阵列的对应行，从装置部分延伸到至少一个接口部分，记忆体层从装置部分到至少一个接口部分是连续的。于一些实施例中，每个此虚设记忆体装置包含至少一个接口孔，以及此接口部分还包含多个栅极孔的阵列，此些栅极孔的此阵列的每一行在此第一方向上延伸并且在垂直于此第一方向的第二方向上平行于此些记忆体装置的此阵列的一行，每个此栅极孔电连接位于每个此栅极孔附近的虚设记忆体装置的此至少一个接口孔。于一些实施例中，每个此虚设记忆体装置的此至少一个接口孔和每个此些栅极孔由相同的材料形成。于一些实施例中，每个此些栅极层沿着此些主动记忆体装置的此各自的行从此装置部分延伸到此至少一个接口部分，每个此些栅极层从此装置部分到此至少一个接口部分是连续的，并且每个此栅极孔电耦合到相应的栅极层。于一些实施例中，半导体晶片还包含至少一个栅极通孔、至少一个接口通孔以及通孔盖。栅极通孔耦合到栅极孔的阵列中的每个栅极孔。接口通孔耦合到此些虚设记忆体装置的此阵列的每个此接口孔。通孔盖耦合到栅极孔的此至少一个栅极通孔和与此各自的栅极孔相邻的相应的虚设记忆体装置的此至少一个接口孔。
在部分实施例中，一种制造半导体晶片的方法，包含以下步骤。提供堆叠，此堆叠包含在彼此顶部交替地堆叠的多个绝缘层和多个牺牲层。接口部分沿第一方向在堆叠的轴向端部上形成，使得堆叠形成位在接口部分之间的装置部分，接口部分在垂直方向上具有阶梯形轮廓。层间介电质沉积在接口部分上。形成多个沟槽，这些沟槽在第一方向上延伸穿过堆叠，这些沟槽延伸穿过装置部分和接口部分。主动记忆体装置的阵列形成在装置部分中，并且虚设记忆体装置的阵列形成在接口部分中。主动记忆体装置的阵列的每一行和虚设记忆体装置的阵列的对应行包含沿着主动记忆体装置的各个行到虚设记忆体装置的阵列的对应行，从装置部分延伸到至少一个接口部分的记忆体层，此记忆体层从装置部分到至少一个接口部分是连续的。于一些实施例中，每个虚设记忆体装置包含至少一个接口孔，此方法还包含以下步骤。形成穿过此层间介电质的多个栅极孔的阵列，此些栅极孔的此阵列的每一行在此第一方向上延伸并且在垂直于此第一方向的第二方向上平行于此些虚设记忆体装置的此阵列的一行。将每个此栅极孔电耦合到位于每个此栅极孔附近的虚设记忆体装置的此至少一个接口孔。于一些实施例中，形成此些主动记忆体装置的此阵列包含形成每个此些主动记忆体装置的源极和漏极。形成此些虚设记忆体装置的此阵列包含形成每个此些虚设记忆体装置的此至少一个接口孔。同时形成此些栅极孔与此源极、此漏极和此些接口孔。
如本公开所使用，术语“大约”和“近似于”通常是指所述值的正负10％。例如，大约0.5将包含0.45和0.55，大约10将包含9至11，大约1000将包含900至1100。
前述内容概述了几个实施例的特征，使得本领域具普通知识者可以更好地理解本公开的各方面。本领域具普通知识者应当理解，他们可以容易地将本公开作为设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的益处。本领域具普通知识者还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (10)

1.一种半导体晶片，其特征在于，包含：
一装置部分，包含：
多个主动记忆体装置的一阵列，该些主动记忆体装置的该阵列的每一行在一第一方向上延伸；以及
至少一个接口部分，在该第一方向上邻近于靠近该装置部分的一轴向端部，该至少一个接口部分在一垂直方向上具有一阶梯形轮廓，该至少一个接口部分包含：
多个虚设记忆体装置的一阵列，该些虚设记忆体装置的该阵列的每一行在该第一方向上与该些主动记忆体装置的该阵列的一对应行轴向地对齐，每个该虚设记忆体装置包含至少一个接口孔；以及
多个栅极孔的一阵列，该些栅极孔的该阵列的每一行在该第一方向上延伸，并在垂直于该第一方向的一第二方向上与该些虚设记忆体装置的该阵列的一行平行，每个该栅极孔电耦合到与其相邻的该虚设记忆体装置的至少一个接口孔。
2.根据权利要求1所述的半导体晶片，其特征在于，其中该接口孔用以电耦合至一外部装置。
3.根据权利要求1所述的半导体晶片，其特征在于，其中该至少一个接口孔和该栅极孔由相同的材料形成。
4.根据权利要求1所述的半导体晶片，其特征在于，其中每个该主动记忆体装置包含：
一源极；
一漏极，在该第一方向上与该源极间隔开；
一内部间隔物，在该源极和该漏极之间延伸；
一通道层，设置在该源极、该漏极和该内部间隔物的多个径向外表面上，该些径向外表面在该第一方向上延伸；
一记忆体层，设置在该通道层的一径向外表面上并在该第一方向上延伸，该记忆体层沿着该些主动记忆体装置的该各自的行从该装置部分延伸到该至少一个接口部分，该记忆体层从该装置部分到该至少一个接口部分是连续的；以及
一堆叠，设置在该记忆体层的一外表面上并沿该第一方向延伸，该堆叠包含多个绝缘层和多个栅极层，该些绝缘层和该些栅极层交替地堆叠在彼此的顶部上。
5.根据权利要求4所述的半导体晶片，其特征在于，其中：
每个该些栅极层沿着该些主动记忆体装置的该各自的行从该装置部分延伸到该至少一个接口部分，每个该些栅极层从该装置部分到该至少一个接口部分是连续的，并且
该栅极孔电耦合到一相应的栅极层。
6.一种半导体晶片，其特征在于，包含：
一装置部分，包含：
多个主动记忆体装置的一阵列，该些主动记忆体装置的该阵列的每一行沿一第一方向延伸，其中，每个该主动记忆体装置包含：
一源极；
一漏极，在该第一方向上与该源极间隔开；
一通道层，设置在该源极和该漏极的多个径向外表面上，该通道层在该第一方向上延伸；
一记忆体层，设置在该通道层的一径向外表面上并在该第一方向上延伸；以及
一堆叠，设置在该记忆体层的多个外表面上并沿该第一方向延伸，该堆叠包含多个绝缘层和多个栅极层，该些绝缘层和该些栅极层交替地堆叠在彼此的顶部上；以及
至少一个接口部分，在该第一方向上位于靠近该装置部分的一轴向端部，该至少一个接口部分在一垂直方向上具有一阶梯形轮廓，该至少一个接口部分包含：
多个虚设记忆体装置的一阵列，该些虚设记忆体装置的该阵列的每一行在该第一方向上与该些主动记忆体装置的该阵列的一相应行轴向地对齐，
其中，该记忆体层沿着该些主动记忆体装置的该各自的行到该些虚设记忆体装置的该阵列的一对应的行从该装置部分延伸到该至少一个接口部分，该记忆体层从该装置部分到该至少一个接口部分是连续的。
7.根据权利要求6所述的半导体晶片，其特征在于，其中：
每个该虚设记忆体装置包含至少一个接口孔，以及
该接口部分还包含：
多个栅极孔的一阵列，该些栅极孔的该阵列的每一行在该第一方向上延伸并且在垂直于该第一方向的一第二方向上平行于该些记忆体装置的该阵列的一行，每个该栅极孔电连接位于每个该栅极孔附近的一虚设记忆体装置的该至少一个接口孔。
8.根据权利要求7所述的半导体晶片，其特征在于，其中，每个该虚设记忆体装置的该至少一个接口孔和每个该些栅极孔由相同的材料形成。
9.一种制造半导体晶片的方法，其特征在于，包含：
提供包含多个绝缘层和多个牺牲层的一堆叠，该些绝缘层和该些牺牲层交替地堆叠在彼此的顶部上；
形成沿一第一方向在该堆叠的多个轴向端部上的多个接口部分，使得该堆叠形成位在该些接口部分之间的一装置部分，该些接口部分在一垂直方向上具有一阶梯形轮廓；
沉积一层间介电质于该接口部分上；
形成在该第一方向上延伸穿过该堆叠的多个沟槽，该些沟槽延伸穿过该装置部分和该些接口部分；以及
形成多个主动记忆体装置的一阵列于该装置部分中，并形成多个虚设记忆体装置的一阵列于该些接口部分中，
其中，该些主动记忆体装置的该阵列中的每一行和该些虚设记忆体装置的该阵列的一对应行包含一记忆体层，该记忆体层沿着该些主动记忆体装置的该各自的行到该些虚设记忆体装置的该阵列的该相应的行从该装置部分延伸到该至少一个接口部分，该记忆体层从该装置部分到该至少一个接口部分是连续的。
10.根据权利要求9所述的方法，其特征在于，其中：
每个该虚设记忆体装置包含至少一个接口孔，以及
该方法还包含：
形成穿过该层间介电质的多个栅极孔的一阵列，该些栅极孔的该阵列的每一行在该第一方向上延伸并且在垂直于该第一方向的一第二方向上平行于该些虚设记忆体装置的该阵列的一行；以及
将每个该栅极孔电耦合到位于每个该栅极孔附近的一虚设记忆体装置的该至少一个接口孔。
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