CN114913908A - 存储设备和操作存储设备的方法 - Google Patents

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申东旻
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Abstract

存储设备包括非易失性存储器件和控制非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列。存储单元阵列包括正常单元区域、奇偶校验单元区域和冗余单元区域。第一位线连接到正常单元区域和奇偶校验单元区域，第二位线连接到冗余单元区域。存储器控制器包括用于产生奇偶校验数据的纠错码(ECC)引擎。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。

Description

存储设备和操作存储设备的方法
相关申请的交叉引用
本申请要求于2021年2月8日在韩国知识产权局(KIPO)递交的韩国专利申请10-2021-0017619的优先权，其全部公开通过引用并入本文。
技术领域
示例实施例总体上涉及存储器件，并且更具体地涉及存储设备和操作存储设备的方法。
背景技术
半导体存储器件分类为易失性存储器和非易失性存储器。易失性存储器中存储的数据在断电后会丢失。非易失性存储器中存储的数据即使在断电后也会保留。闪存器件是非易失性存储器件的示例。闪存器件具有大容量存储能力、相对高的抗噪能力和低功率操作。因此，闪存器件被用于各种领域。例如，诸如智能手机或平板个人计算机(PC)的移动系统可以采用闪存作为存储介质。
半导体存储器件的存储容量随着制造工艺的发展而增加。随着半导体存储器件的集成度增加，缺陷存储单元的数量增加并且半导体存储器件的产量降低。可以使用冗余存储单元或者可以执行纠错码(ECC)操作来修复缺陷存储单元。半导体存储器件的产量和性能可以取决于这种修复方案的效率。
发明内容
至少一个示例性实施例提供了一种存储设备，该存储设备能够提高冗余单元区域的可用性并提高纠错码(ECC)引擎的纠错效率。
至少一个示例性实施例提供了一种操作存储设备的方法，该存储设备能够提高冗余单元区域的可用性并提高ECC引擎的纠错效率。
根据示例实施例，存储设备包括非易失性存储器件和用于控制至少一个非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列、页缓冲器电路和地址解码器。存储单元阵列包括正常单元区域、奇偶校验单元区域和与修复正常单元区域和奇偶校验单元区域中的缺陷列相关联的冗余单元区域。存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元。第一位线连接到正常单元区域和奇偶校验单元区域。第二位线连接到冗余单元区域。页缓冲器电路通过第一位线和第二位线连接到存储单元阵列。地址解码器通过多个字线连接到存储单元阵列。存储器控制器包括纠错码(ECC)引擎，该ECC引擎通过对要存储在正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。
根据示例实施例，提供一种操作存储设备的方法，该存储设备包括非易失性存储器件和控制非易失性存储器件的存储器控制器。根据该方法，由存储器控制器中的纠错码(ECC)引擎通过对要存储在非易失性存储器件的存储单元阵列中的正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据，所述非易失性存储器件的存储单元阵列包括正常单元区域、奇偶校验单元区域和与修复正常单元区域和奇偶校验单元区域中的缺陷列相关联的冗余单元区域。对连接到正常单元区域和奇偶校验单元区域的第一位线中的第一缺陷位线执行列修复。存储器控制器将附加列地址分配给第一缺陷位线和连接到冗余单元区域的第二位线。非易失性存储器件将奇偶校验数据中的至少一部分存储在与附加地分配的列地址相对应的区域中。
根据示例实施例，存储设备包括非易失性存储器件和用于控制非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列、页缓冲器电路和地址解码器。存储单元阵列包括正常单元区域、奇偶校验单元区域和与修复正常单元区域和奇偶校验单元区域中的缺陷列相关联的冗余单元区域。存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元。第一位线连接到正常单元区域和奇偶校验单元区域。第二位线连接到冗余单元区域。页缓冲器电路通过第一位线和第二位线连接到存储单元阵列。地址解码器通过多个字线连接到存储单元阵列。存储器控制器包括纠错码(ECC)引擎，该ECC引擎通过对要存储在正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。非易失性存储器件还包括控制电路。控制电路控制页缓冲器电路对缺陷位线中的第一缺陷位线执行列修复，所述缺陷位线与缺陷列中的给定一个相关联。控制电路对缺陷位线中的第二缺陷位线的至少一部分跳过列修复，将第二缺陷位线的所述部分的缺陷列地址信息存储在信息块中，并且响应于来自存储器控制器的请求而将缺陷列地址信息提供给存储器控制器。ECC引擎选择性地使用缺陷列地址信息，并基于来自非易失性存储器件的奇偶校验数据对从至少一个非易失性存储器件读取的用户数据执行ECC解码。
因此，非易失性存储器件将正常单元区域中的未修复的缺陷位线的列地址存储在信息块中作为缺陷列地址信息。存储器控制器将附加列地址分配给修复的位线和第二位线，该第二位线耦接到与修复正常单元区域中的缺陷位线相关联的冗余单元区域。非易失性存储器件将奇偶校验数据的一部分存储在与附加地分配的列地址相对应的区域中。存储器控制器中的ECC引擎基于缺陷列地址信息和具有增加的比特的奇偶校验数据对用户数据执行ECC解码。因此，存储设备可以提高纠错效率并且可以提供冗余单元区域的可用性。
附图说明
根据结合附图的以下详细描述，将更清楚地理解说明性的非限制性示例实施例。
图1是示出了根据示例实施例的电子设备的框图。
图2是示出了根据示例实施例的图1中的存储设备的框图。
图3是示出了根据示例实施例的图2的存储设备中的存储器控制器的框图。
图4是示出了根据示例实施例的图3的存储器控制器中的ECC引擎的示例的框图。
图5是示出了根据示例实施例的图2的存储设备中的非易失性存储器件的框图。
图6是示出了图5中的存储单元阵列的框图。
图7是示出了图6中的存储块中的一个的电路图。
图8示出了图7的存储块中的单元串的结构的示例。
图9是示出了根据示例实施例的图5的非易失性存储器件中的控制电路的框图。
图10是示出了根据示例实施例的图5的非易失性存储器件中的电压发生器的框图。
图11是示出了根据示例实施例的图5的非易失性存储器件中的存储单元阵列的示例的框图。
图12A是示出了当图12A中的存储单元阵列中包括的存储单元是3比特三级单元时存储单元的阈值电压分布的曲线图。
图12B是示出了图12A的曲线图中的存储单元的阈值电压改变的情况的曲线图。
图13是用于说明根据示例实施例的确定纠错所需的读取电压的电平的操作的图。
图14示出了根据示例实施例的存储设备的ECC解码的示例。
图15和图16用于说明根据示例实施例的将陷缺列地址信息存储在信息块中的操作。
图17示出了根据示例实施例的图2的存储设备的示例操作。
图18至图20是示出了根据示例实施例的响应于存储器控制器分别将附加列地址分配给缺陷位线的编程操作的流程图。
图21和图22是用于说明根据示例实施例的存储设备的操作的图。
图23是根据示例实施例的非易失性存储器件的截面图。
图24是示出了根据示例实施例的包括非易失性存储器件的存储设备的框图。
具体实施方式
将在下文参考附图更全面地描述本发明构思，在附图中示出了一些示例实施例。
图1是示出了根据示例实施例的电子设备的框图。
参照图1，电子设备10包括主机20(例如，主机设备)和存储设备(或存储器系统)30。存储设备30可以包括存储器控制器(或，存储控制器)100和至少一个非易失性存储器件200。主机20可以控制存储设备30的总体操作。
非易失性存储器件200可以用NAND闪存来实现。
存储器控制器100可以与主机20交换诸如命令、地址和数据等信号。存储器控制器100可以根据来自主机20的命令将数据写入非易失性存储器件200并且可以从非易失性存储器件200读取数据。
图2是示出了根据示例实施例的图1中的存储设备的框图。
参照图2，存储设备30包括存储器控制器100和至少一个非易失性存储器件200。
在示例实施例中，可以以芯片、封装或模块的形式提供存储器控制器100和至少一个非易失性存储器件200中的每一个。备选地，存储器控制器100和至少一个非易失性存储器件200可以使用以下中的一项来进行封装：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、碟片包装的晶粒、晶圆形式的晶粒、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形封装(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
非易失性存储器件200可以在存储器控制器100的控制下执行擦除操作、编程操作或写入操作。非易失性存储器件200通过输入/输出线从存储器控制器100接收命令CMD、地址ADDR、以及用户数据DATA和奇偶校验数据PRT，以执行这些操作。此外，非易失性存储器件200通过控制线从存储器控制器100接收控制信号CTRL。此外，非易失性存储器件200通过电力线从存储器控制器100接收电力PWR。
非易失性存储器件200可以将在信息块中重复发生错误的列的列地址存储为缺陷列地址。非易失性存储器件200可以向存储器控制器100提供与给定的一个缺陷列相关联的缺陷列地址DCAI。
非易失性存储器件200的存储单元可以具有阈值电压分布由于诸如编程经过时间、温度、编程干扰或读取干扰的原因而变化的物理特性。例如，由于上述原因，非易失性存储器件200中存储的数据可能变为错误的。存储器控制器100利用各种纠错技术来纠正这样的错误。例如，存储器控制器100包括纠错码(ECC)引擎120和用于控制ECC引擎120的处理器110。
在读取操作期间，存储器控制器100可以使用默认读取电压集读取存储在非易失性存储器件200的第一页中的数据。默认读取电压集可以包括预定的读取电压。ECC引擎120可以检测并纠正从非易失性存储器件200读取的数据中包括的错误。在示例实施例中，ECC引擎120以硬件的形式来实现。
在读取操作中读取的数据可能包括比ECC引擎120可以纠正的错误比特更多的错误比特。在这种情况下，ECC引擎200无法对数据进行纠错，其可以被称为“不可纠正的纠错码(UECC)错误”。具有UECC错误的数据可以被称为“UECC数据”。
例如，当通过默认读取电压集读取的数据包括UECC错误时，处理器110可以调整非易失性存储器件200的读取电压集。存储器控制器100发送地址ADDR、命令CMD和控制信号CTRL，使得非易失性存储器件200通过调整的读取电压集来执行读取操作。
经调整的读取电压集可以包括在控制信号CTRL或命令CMD中。ECC引擎120可以检测并纠正使用经调整的读取电压集读取的数据的错误。例如，指示经调整的读取电压集中包括的一组电压的值的信息可以被包括在控制信号CTRL或命令CMD中。
在示例实施例中，处理器110将读取电压集调整预定次数，并且ECC引擎120检测并纠正使用经调整的读取电压集读取的数据的错误。例如，存储器控制器100可以重复用于调整读取电压集预定次数的一组操作的执行，使用经调整的读取电压集读取数据以及纠正读取数据的错误。
当在该组操作的迭代期间读取数据的错误被纠正时，存储器控制器100可以将纠正的数据输出到主机20。例如，当在处理器110的控制下迭代读取操作时，读取数据或读取数据的特定页数据存储在图3中的缓冲器130中。缓冲器130可以是静态随机存取存储器(SRAM)。
当在该组操作的迭代之后读取数据的错误未被纠正时(即，当UECC错误发生时)，存储器控制器100可以基于缓冲器130中存储的数据来确定用于执行谷值搜索(valleysearch)操作的起始电压集。
在示例实施例中，可以省略调整读取电压集和使用经调整的读取电压集读取数据的迭代。
当在基于默认读取电压集的读取操作之后或者在该组操作的迭代之后，读取数据的错误未被纠正时，处理器110可以在存储在缓冲器130中的数据中选择包括最高错误比特率的编程状态，并可以将与所选编程状态相对应的读取电压确定为起始电压集。处理器110可以基于所确定的起始电压集来执行谷值搜索操作以确定最佳读取电平电压，并且可以基于最佳读取电平电压对读取数据执行恢复读取操作。
为了确定最佳读取电平电压，处理器110可以设置由起始读取电压和结束读取电压定义的搜索区域，可以确定搜索区域是否属于参考区域，如果搜索区域不属于参考区域则可以改变搜索区域，如果搜索区域属于参考区域则可以寻找新的读取电压以确定最佳读取电平电压。
处理器110可以控制ECC引擎120对读取的数据执行硬判决解码或软判决解码。处理器110可以控制ECC引擎120基于默认读取电压集对读取数据执行硬判决解码。此外，ECC引擎120基于软判决读取电压对读取数据执行软判决解码，该软判决读取电压相对于硬判决解码中使用的硬判决读取电压具有偏移。
ECC引擎120可以通过对要存储在非易失性存储器件200的存储单元阵列中的用户数据执行ECC编码，来产生包括第一奇偶校验数据和第二奇偶校验数据在内的奇偶校验数据PRT。存储器控制器100可以将奇偶校验数据PRT的至少一部分存储在与修复列相对应的区域和存储单元阵列的冗余单元区域中。
ECC引擎120可以通过使用第一奇偶校验数据来执行硬判决解码，并且可以通过使用缺陷列地址信息DCAI、第一奇偶校验数据和第二奇偶校验数据来执行软判决解码。
图3是示出了根据示例实施例的图2的存储设备中的存储器控制器的框图。
参照图2和图3，存储器控制器100包括处理器110、ECC引擎120、缓冲器130、随机发生器140、主机接口150、只读存储器(ROM)160和非易失性存储器接口170，它们经由总线105连接。
处理器110可以控制存储器控制器100的总体操作。缓冲器130可以存储从非易失性存储器件200提供的缺陷列地址信息DCAI，并且可以向ECC引擎120提供缺陷列地址信息DCAI。ROM 160可以以固件形式存储由存储器控制器100进行操作所使用的各种信息。
ECC引擎120可以产生奇偶校验数据PRT，可以通过使用奇偶校验数据PRT的第一奇偶校验数据来执行硬判决解码，以及可以通过使用缺陷列地址信息DCAI、奇偶校验数据PRT的第一奇偶校验数据和第二奇偶校验数据来执行软判决解码。
随机发生器140可以使要存储在非易失性存储器件200中的数据随机化。例如，随机发生器140可以通过字线使要存储在非易失性存储器件200中的数据随机化。
随机发生器140可以处理数据，使得连接到字线的存储单元的编程状态具有相同的比率。例如，如果连接到一个字线的存储单元是四级单元(QLC)(每个四级单元存储4比特数据)，则存储单元中的每一个可以具有擦除状态和第一编程状态至第十五编程状态中的一个。在这种情况下，随机发生器140可以使数据随机化，使得在连接到一个字线的存储单元中，具有擦除状态的存储单元的数量和具有第一编程状态至第十五编程状态的存储单元的数量中的每一个可以基本上彼此相同。例如，存储随机化的数据的存储单元具有数量彼此相同的编程状态。随机发生器140可以对从非易失性存储器件读取的数据进行去随机化。
随机发生器140可以使页数据随机化。为了便于理解，描述了随机发生器140的理想操作。然而，本公开不限于此。例如，随机发生器140可以使数据随机化，使得在连接到一个字线的存储单元中，具有擦除状态的存储单元的数量和具有第一编程状态至第十五编程状态的存储单元的数量中的每一个可以是近似相同的值。例如，存储随机化的数据的存储单元具有数量彼此相似的编程状态。
存储器控制器100可以通过主机接口150与主机20通信。例如，主机接口150可以支持通信协议，例如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、PCI-快速(express)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动器电子设备(IDE)、移动行业处理器接口(MIPI)、非易失性存储器快速(NVMe)、通用闪存(UFS)等。存储器控制器100可以通过非易失性存储器接口170与非易失性存储器件200通信。
图4是示出了根据示例实施例的图3的存储器控制器中的ECC引擎的示例的框图。
参照图4，ECC引擎120包括ECC编码器121(例如，编码器电路)、ECC解码器123(例如，ECC解码器电路)和存储器125，并且存储器125可以存储ECC 127。
ECC编码器121可以通过基于ECC 127对用户数据执行ECC编码来产生包括第一奇偶校验数据PRT1和第二奇偶校验数据PRT2在内的奇偶校验数据PRT。第一奇偶校验数据PRT1可以用于在非易失性存储器件200对数据执行列修复之后纠正读取的数据中的错误，而第二奇偶校验数据PRT2可以与第一奇偶校验数据PRT1一起用于纠正非易失性存储器件200跳过列修复的数据或执行软判决解码的数据中的错误。
此外，ECC编码器121可以基于缺陷列地址信息DCAI来调整在ECC编码中产生的第二奇偶校验数据PRT2的比特的数量。例如，ECC编码器121可以基于由缺陷列地址信息DCAI指定的缺陷位线的数量来增加或减少第二奇偶校验数据PRT2的比特的数量。当ECC编码器121执行ECC编码时，ECC编码器121可以通过使用ECC 127的一部分或全部来增加或减少第二奇偶校验数据PRT2的比特的数量。
在读取操作中，ECC解码器123可以从非易失性存储器件200接收用户数据DATA和包括第一奇偶校验数据PRT1和第二奇偶校验数据PRT2在内的奇偶校验数据PRT，可以从缓冲器130接收缺陷列地址信息DCAI，可以通过使用第一奇偶校验数据PRT1对用户数据DATA执行硬判决解码，可以通过使用缺陷列地址信息DCAI、第一奇偶校验数据PRT1和第二奇偶校验数据PRT2对用户数据DATA执行软判决解码，以及可以向处理器110提供指示解码结果的解码结果信号DRS。
图5是示出了根据示例实施例的图2的存储设备中的非易失性存储器件的框图。
参照图5，非易失性存储器件200包括存储单元阵列300、地址解码器430、页缓冲器电路410、数据输入/输出电路420、控制电路500和电压发生器700。
存储单元阵列300可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到地址解码器430。另外，存储单元阵列300可以通过多个位线BL耦接到页缓冲器电路410。
存储单元阵列300可以包括耦接到多个字线WL和多个位线BL的多个存储单元。
在示例实施例中，存储单元阵列300可以是以三维结构(或竖直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列300可以包括竖直取向的竖直单元串，使得至少一个存储单元位于另一存储单元上方。
图6是示出了图5中的存储单元阵列的框图。
参照图6，存储单元阵列300可以包括沿第一方向至第三方向D1、D2和D3延伸的多个存储块BLK1至BLKz(z是大于2的整数)。在实施例中，存储块BLK1至BLKz由图4中的地址解码器430选择。例如，地址解码器430可以选择在存储块BLK1至BLKz中的与块地址相对应的存储块BLK。
图7是示出了图6中的存储块中的一个的电路图。
图7的存储块BLKi可以以三维结构(或竖直结构)形成在衬底上。例如，存储块BLKi中包括的多个存储单元串可以沿垂直于衬底的方向PD形成。
参照图7，存储块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的存储单元串NS11至NS33。存储单元串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储单元MC1至MC8和地选择晶体管GST。在图7中，存储单元串NS11至NS33中的每一个被示出为包括八个存储单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，存储单元串NS11至NS33中的每一个可以包括任何数量的存储单元。
串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。在图7中，存储块BLKi被示出为耦接到八个字线WL1至WL8和三个位线BL1至BL3。然而，示例实施例不限于此。在一些示例实施例中，存储单元阵列300可以耦接到任何数量的字线和位线。
图8示出了图7的存储块中的单元串的结构的示例。
参照图7和图8，柱形物PL设置在单元串NS11中的衬底SUB上，使得柱形物PL沿垂直于衬底SUB的方向延伸以与衬底SUB接触。图8中所示的地选择线GSL1、字线WL1至WL8和串选择线SSL中的每一个可以由与衬底SUB平行的导电材料(例如，金属材料)形成。柱形物PL可以通过形成串选择线SSL、字线WL1至WL8和地选择线GSL的导电材料与衬底SUB接触。
沿线A-A′截取的截面图也被示出在图8中。在实施例中，示出了与第一字线WL1相对应的第一存储单元MC1的截面图。柱形物PL可以包括圆柱形主体BD。气隙AG可以限定在主体BD的内部。
主体BD可以包括P型硅并且可以是将形成沟道的区域。柱形物PL还可以包括围绕主体BD的圆柱形隧道绝缘层TI和围绕隧道绝缘层TI的圆柱形电荷俘获层CT。阻挡绝缘层BI可以设置在第一字线WL和柱形物PL之间。主体BD、隧道绝缘层TI、电荷俘获层CT、阻挡绝缘层BI和第一字线WL可以构成电荷俘获型晶体管，该电荷俘获型晶体管沿垂直于衬底SUB或衬底SUB的上表面的方向形成。串选择晶体管SST、地选择晶体管GST和其他存储单元可以具有与第一存储单元MC1相同的结构。
返回参照图5，控制电路500可以从存储器控制器100接收命令(信号)CMD和地址(信号)ADDR，并且可以基于命令信号CMD和地址信号ADDR来控制非易失性存储器件200的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
例如，控制电路500可以基于命令信号CMD产生用于控制电压发生器700的控制信号CTL和用于控制页缓冲器电路410的控制信号PCTL，并且基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供给地址解码器430，并将列地址C_ADDR提供给数据输入/输出电路420。
地址解码器430可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到存储单元阵列300。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR，将多个字线WL中的一个确定为选择的字线，并且将多个字线WL中的除所选择的字线之外的其余字线确定为未选择的字线。
电压发生器700可以基于来自控制电路500的控制信号CTL产生用于非易失性存储器件200的操作的字线电压VWL。电压发生器700可以从存储器控制器100接收电力PWR。可以通过地址解码器430将字线电压VWL施加到多个字线WL。
例如，在擦除操作期间，电压发生器700可以向存储块的阱施加擦除电压，并且可以向存储块的全部字线施加地电压。在擦除验证操作期间，电压发生器700可以将擦除验证电压施加到存储块的全部字线，或将擦除验证电压逐个字线地顺序施加到字线。
例如，在编程操作期间，电压发生器700可以将编程电压施加到所选择的字线，并且可以将编程通过电压施加到未选择的字线。此外，在编程验证操作期间，电压发生器700可以将编程验证电压施加到所选择的字线，并且可以将验证通过电压施加到未选择的字线。
此外，在默认读取操作期间，电压发生器700可以将默认读取电压施加到所选择的字线，并且可以将读取通过电压施加到未选择的字线。在恢复读取操作期间，电压发生器700可以将最佳读取电平电压施加到所选择的字线。
尽管未示出，但是电压发生器700可以向缺陷位线施加禁止电压，从而防止耦接到位线的存储单元被编程。
页缓冲器电路410可以通过多个位线BL耦接到存储单元阵列300。页缓冲器电路410可以包括多个页缓冲器。在一些示例实施例中，一个页缓冲器连接到一个位线。在一些示例实施例中，一个页缓冲器连接到两个或更多个位线。
页缓冲器电路410可以临时存储要在所选择的页中编程的数据或者从所选择的页中读出的数据。
数据输入/输出电路420可以通过数据线DL耦接到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可以从存储器控制器100接收用户数据DATA和奇偶校验数据PRT，并且基于从控制电路500接收的列地址C_ADDR将用户数据DATA和奇偶校验数据PRT提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址C_ADDR，将页缓冲器电路410中存储的用户数据DATA和奇偶校验数据PRT提供给存储器控制器100。
图9是示出了根据示例实施例的图5的非易失性存储器件中的控制电路的框图。
参照图9，控制电路500包括命令解码器510、地址缓冲器520和控制信号发生器530。
命令解码器510可以对命令CMD进行解码以产生经解码的命令D_CMD，并可以将经解码的命令D_CMD提供给控制信号发生器530。地址缓冲器520可以接收地址信号ADDR，可以将行地址R_ADDR提供给地址解码器430，并且可以将列地址C_ADDR提供给数据输入/输出电路420。行地址R_ADDR和列地址C_ADDR可以根据地址信号ADDR来确定。
控制信号发生器530可以接收经解码的命令D_CMD，可以基于由经解码的命令D_CMD所指导的操作来产生控制信号CTL，并且可以将控制信号CTL提供给电压发生器700。此外，控制信号发生器530可以基于由经解码的命令D_CMD所指导的操作来产生控制信号PCTL，并且可以将控制信号PCTL提供给页缓冲器电路410。
图10是示出了根据示例实施例的图5的非易失性存储器件中的电压发生器的框图。
参照图10，电压发生器700包括高电压发生器710和低电压发生器730。电压发生器700还可以包括负电压发生器750。
高电压发生器710可以响应于第一控制信号CTL1，根据由命令CMD所指导的操作产生编程电压PGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。尽管未示出，但是高电压发生器710可以产生禁止电压。编程电压PGM施加到所选择的字线，编程通过电压VPPASS、验证通过电压VVPASS和读取通过电压VRPASS可以施加到未选择的字线，并且擦除电压VERS可以施加到存储块的阱。第一控制信号CTL1可以包括指示由命令CMD所指导的操作的多个比特。编程电压PGM可以对应于编程脉冲。
低电压发生器730可以响应于第二控制信号CTL2根据由命令CMD所指导的操作产生编程验证电压VPV、读取电压VRD、擦除验证电压VER和最佳读取电平电压VORD。可以根据非易失性存储器件200的操作将编程验证电压VPV、读取电压VRD、最佳读取电平电压VORD和擦除验证电压VER施加到所选择的字线。第二控制信号CTL2可以包括指示由命令CMD所指导的操作的多个比特。
响应于第三控制信号CTL3，负电压发生器750可以根据由命令CMD所指导的操作产生具有负电平的编程验证电压VPV’、读取电压VRD’和擦除验证电压VER’。第三控制信号CTL3可以包括指示由命令CMD所指导的操作的多个比特。
图11是示出了根据示例实施例的图5的非易失性存储器件中的存储单元阵列的示例的框图。
参照图11，存储单元阵列300a包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz中的每一个可以包括多个页PAG1至PAGq(q是等于或大于2的整数)。
存储单元阵列300a可以包括用于存储用户数据DATA的正常单元区域NCA、用于存储第一奇偶校验数据PRT1的奇偶校验单元区域PCA、以及用于修复正常单元区域NCA和奇偶校验单元区域PCA中的缺陷列的冗余单元区域RCA。在示例实施例中，冗余单元区域RCA的一部分用于修复缺陷列，而冗余单元区域RCA的另一部分用于存储奇偶校验数据PRT的第二奇偶校验数据PRT2。在示例实施例中，冗余单元区域RCA用于存储第二奇偶校验数据PRT2。
正常单元区域NCA和奇偶校验单元区域PCA的存储单元可以耦接到第一位线BL1至BLn，冗余单元区域RCA的存储单元可以耦接到第二位线RBL1至RBLm。在实施例中，n是等于或大于4的整数并且m是等于或大于2且小于n的整数。
正常单元区域NCA和奇偶校验单元区域PCA中的每一页可以包括多个扇区SEC1至SECk，并且冗余单元区域RCA中的每一页可以包括多个冗余扇区RSEC1至RSECg。在实施例中，k是等于或大于3的整数，并且g是等于或大于2的整数。当多个扇区SEC1至SECk中的至少一个扇区(例如，扇区SEC2)包括缺陷列时，控制电路500可以通过用冗余扇区RSEC1替换扇区SEC2来执行列修复。非易失性存储器件200可以基于扇区来执行列修复。
存储控制器100可以控制非易失性存储器件200对第一位线BL1至BLn中的在正常单元区域NCA和奇偶校验单元区域PCA中具有缺陷的第一缺陷位线执行列修复，可以将附加列地址分配给第一缺陷位线和第二位线RBL1至RBLm，可以将第二奇偶校验数据PRT2存储在与附加地分配的列地址相相对应的区域中，并且ECC引擎120可以通过进一步使用第二奇偶校验数据PRT2来执行ECC解码。在实施例中，非易失性存储器件200对冗余单元区域RCA中的第二位线RBL1至RBLm不执行列修复或跳过列修复。耦接到缺陷列的缺陷位线可以包括执行列修复的第一缺陷位线和不执行列修复或跳过列修复的第二缺陷位线。
存储块BLK1可以与信息块相对应，并且可以存储缺陷列地址信息DCAI。
图12A是示出了当图5中的存储单元阵列中包括的存储单元是3比特三级单元时存储单元的阈值电压分布的曲线图。
参照图12A，横轴表示阈值电压Vth，而纵轴表示存储单元的数量。当存储单元中的每一个是被编程为存储3比特的3比特三级单元时，存储单元可以具有擦除状态E和第一编程状态P1至第七编程状态P7中的一个。当存储单元是多级单元时，与单级单元不同，由于阈值电压分布之间的间隔小，阈值电压Vth中的小变化可能导致大问题。
第一读取电压Vr1的电压电平在具有擦除状态E的存储单元的分布和具有第一编程状态P1的存储单元的分布之间。第二读取电压Vr2至第七读取电压Vr7中的每一个的电压电平在具有相邻编程状态的存储单元的分布之间。
在示例实施例中，假设施加了第一读取电压Vr1，当存储单元接通时，可以存储数据“1”，而当存储单元关断时，可以存储数据“0”。然而，本公开不限于此，并且在其他示例实施例中，假设施加了第一读取电压Vr1，当存储单元接通时，可以存储数据“0”，而当存储单元关断时，可以存储数据“1”。因此，数据的逻辑电平可以变化。
图12B是示出了图12A的曲线图中的存储单元的阈值电压改变的情况的曲线图。
参照图12B，分别被编程为擦除状态E和第一编程状态P1至第七编程状态P7的存储单元可以根据读取环境具有如图12B所示的改变的分布。在图12B中，属于阴影部分的存储单元可能具有读取错误，从而降低非易失性存储器件的可靠性。
例如，当通过使用第一读取电压Vr1对存储器件执行读取操作时，尽管阴影部分中包括的存储单元被编程为第一编程状态P1，但是由于阈值电压Vth的降低，存储单元可以被确定为具有擦除状态E。因此，可能在读取操作中出现错误，从而降低非易失性存储器件的可靠性。
当从非易失性存储器件200读取数据时，原始比特错误率(RBER)可以根据读取电压的电压电平而变化。根据存储单元MCEL的分布模式可以确定读取电压的最佳的、或备选的、期望的电压电平。因此，由于存储单元的分布改变，从非易失性存储器件读取数据所需的读取电压的最佳的、或备选的、期望的电压电平可能改变。因此，为了考虑到非易失性存储器件的读取环境而快速确定读取电压的最佳的、或备选的、期望的电平以快速执行读取操作，可以选择性地执行防御代码。
图13是用于说明根据示例实施例的确定纠错所使用的读取电压的电平的操作的图。
参照图13，被编程到存储单元的数据的数据状态必须与相邻数据状态Si和Si+1间隔开预定的、或备选的、期望的电压间隔，从而确保充分的读取裕度。当形成由虚线标记的阈值电压分布时，可能需要用于硬判决解码HD的硬判决读取电压VH，并且可能需要用于软判决解码操作SD1和SD2的软判决读取电压VS1和VS2。因此，处理器110可以确定硬判决或软判决的读取电压的电平。
ECC引擎120可以通过使用具有确定电平(例如，确定的读取电压电平)的用于硬判决或软判决的读取电压来执行纠错操作。
当ECC引擎120通过使用用于软判决的读取电压来执行纠错操作时，ECC引擎120可以在由附图标记761指示的缺陷存储单元(具有指示0的比特值被错误地读出为1的比特值的情况的1-错误)未被检测为错误时增强纠错能力。
ECC引擎120不基于与具有1-错误的缺陷存储单元耦接的位线的缺陷列地址信息将由附图标记761指示的存储单元确定为缺陷存储单元，并且可以通过使用用于软判决的读取电压执行纠错操作。
图14示出了根据示例实施例的存储设备的ECC解码的示例。
参照图14，示出了耦接到一个字线、第一位线和第二位线的存储单元。附图标记771表示具有1-错误的缺陷存储单元771，所述1-错误指示0的比特值被错误地读出为1的比特值的情况。附图标记772表示具有0-错误的缺陷存储单元，所述0-错误指示1的比特值被错误地读出为0的比特值的情况。
如附图标记781所示，比较的非易失性存储器件通过用冗余单元区域RCA中的冗余扇区替换(REP)正常单元区域NCA中的包括缺陷存储单元771和772的扇区来执行列修复。
根据示例实施例的非易失性存储器件200，不是用冗余单元区域RCA中的冗余扇区替换(REP)正常单元区域NCA中的包括缺陷存储单元771和772的扇区，而是将第一奇偶校验数据PRT1和第二奇偶校验数据PRT2存储在奇偶校验单元区域PCA和冗余单元区域RCA中，并且存储器控制器100中的ECC引擎120通过使用第一奇偶校验数据PRT1、第二奇偶校验数据PRT2和缺陷存储单元771和772的缺陷列地址信息对用户数据DATA执行ECC解码以纠正用户数据DATA中的错误，如附图标记783所示。
图15和图16用于说明根据示例实施例的将陷缺列地址信息存储在信息块中的操作。
在图15中，附图标记786指示正常存储单元的阈值电压分布，附图标记787指示具有0-错误的缺陷存储单元的阈值电压分布，以及附图标记788指示具有1-错误的缺陷存储单元的阈值电压分布。
参照图15和图16，为了检测具有0-错误和1-错误的缺陷存储单元，控制电路500在非易失性存储器件200的测试序列期间，在正常单元阵列NCA中的第一存储块中对包括0的比特值的固态数据进行编程(操作S110)。例如，控制电路500可以在第一存储块中对全0进行编程。
控制电路500可以通过将第一测试读取电压VTr1施加到第一块(即，信息块)的第一字线来确定输出1的比特值的存储单元具有1-错误(操作S120)。在实施例中，第一测试读取电压VTr1的电压电平小于第一存储块中的编程存储单元的阈值电压。控制电路500可以通过将第二测试读取电压VTr2施加到第一块的第一字线来确定输出0的比特值的存储单元具有0-错误(操作S130)。在实施例中，第二测试读取电压VTr2的电压电平大于第一存储块中的编程存储单元的阈值电压。
控制电路500可以在测试序列期间基于第二缺陷位线的错误属性将第二缺陷位线分为具有1-错误的第一组缺陷位线和具有0-错误的第二组缺陷位线，并且可以将第一组缺陷位线和第二组缺陷位线的列地址存储在图11中的第一存储块(信息块)BLK1中作为缺陷列地址信息DCAI。控制电路500可以在非易失性存储器件200的测试序列期间基于对正常单元区域中的第一存储块执行编程操作和读取操作，将缺陷列地址信息DCAI存储在第一存储块(信息块)BLK1中。
此外，控制电路500可以将图15中的模式存储在信息块中，通过施加第一测试读取电压VTr1来检测具有1-错误的缺陷存储单元，通过施加第二测试读取电压VTr2来检测具有0-错误的缺陷存储单元，并且可以响应于第一测试读取电压VTr1和第二测试读取电压VTr2基于输出数据提供缺陷列地址信息DCAI。
图17示出了根据示例实施例的图2的存储设备的示例操作。
参照图17，示出了耦接到一个字线、第一位线和第二位线的存储单元。附图标记791表示具有1-错误的缺陷存储单元791，而附图标记792表示具有0-错误的缺陷存储单元792。
在图17中，假设奇偶校验单元区域PCA存储第一奇偶校验数据PRT1。
如附图标记793所示，比较的非易失性存储器件通过用冗余单元区域RCA中的冗余扇区替换(REP1)正常单元区域NCA中的包括具有1-错误的缺陷存储单元791和具有0-错误的缺陷存储单元792的扇区SECb来执行列修复。
在根据示例实施例的存储设备30中，存储器控制器100使用冗余单元区域RCA来执行列修复，将附加列地址分配给修复列和冗余单元区域RCA，并且将第二奇偶校验数据PRT2存储在修复列和冗余单元区域RCA中。
控制电路500通过用冗余单元区域RCA的一部分替换(REP2)正常单元区域NCA中的包括具有1-错误的缺陷存储单元791和具有0-错误的缺陷存储单元792的扇区SECb来执行列修复。ECC解码器122基于第一奇偶校验数据PRT1对执行列修复的用户数据DATA执行硬判决解码，并且基于第一奇偶校验数据PRT1、第二奇偶校验数据PRT2和缺陷列地址信息DCAI对执行列修复的用户数据DATA执行软判决解码，如附图标记794所示。
图18至图20是示出了根据示例实施例的响应于存储器控制器分别将附加列地址分配给缺陷位线的编程操作的流程图。
参照图5至图11、图15和图18，响应于存储器控制器100将附加列地址分配给缺陷位线，控制电路500从存储器控制器100接收编程命令(操作S210)，并且控制电路500响应于编程命令从存储信息块的存储块BLK1读取缺陷列地址信息DCAI(操作S220)。
控制电路500基于读取的缺陷列地址信息DCAI来控制页缓冲器电路410通过施加禁止电压禁用具有1-错误和0-错误的第二缺陷位线(操作S230)，并且控制地址解码器430将第一编程脉冲施加到与编程命令相关联的目标字线(操作S240)。图18示出了控制电路500禁用具有1-错误和0-错误的第二缺陷位线并执行编程操作。
参照图5至图11、图15和图19，响应于存储器控制器100将附加列地址分配给缺陷位线，控制电路500从存储器控制器100接收编程命令(操作S310)，并且控制电路500执行验证操作以检测具有0-错误的第二缺陷位线(操作S320)。
控制电路500基于验证操作控制页缓冲器电路410禁用具有0-错误的第二缺陷位线(操作S330)，控制地址解码器430将第一编程脉冲施加到与编程命令相关联的目标字线(操作S340)，并且控制地址解码器430将第一编程验证电压施加到目标字线(操作S350)。图19示出了控制电路500禁用具有0-错误的第二缺陷位线并执行编程操作。
参照图5至图11、图15和图20，响应于存储器控制器100将附加列地址分配给缺陷位线，控制电路500从存储器控制器100接收编程命令(操作S410)，控制地址解码器430将第一编程脉冲施加到与编程命令相关联的目标字线，并且控制地址解码器430将第一编程验证电压和错误验证脉冲施加到目标字线以检测基于第一编程脉冲的第一编程状态和具有0-错误的第二缺陷位线(操作S430)。
控制电路500基于验证操作控制页缓冲器电路410禁用具有0-错误的第二缺陷位线(操作S440)，并且控制地址解码器430将第二编程脉冲施加到目标字线(操作S450)。图20示出了控制电路500禁用具有0-错误的第二缺陷位线并执行编程操作。
图21和图22是用于说明根据示例实施例的存储设备的操作的图。
参照图2至图16、图21和图22，提供了操作包括非易失性存储器件200和存储器控制器100在内的存储设备以控制非易失性存储器件200的方法。
根据该方法，在非易失性存储器件200的测试序列期间，非易失性存储器件200将具有1-错误和0-错误的缺陷位线的列地址存储在信息块中作为缺陷列地址信息DCAI(操作S503)。
存储器控制器100将用于获得缺陷列地址信息DCAI的请求发送给非易失性存储器件200(操作S505)，并且非易失性存储器件200响应于该请求而将缺陷列地址信息DCAI传输给存储器控制器100(操作S507)。存储器控制器100可以将缺陷列地址信息DCAI存储在缓冲器130中。
存储器控制器100的ECC引擎120通过对要存储在非易失性存储器件200的存储单元阵列300的正常单元区域NCA中的用户数据DATA执行ECC编码来产生奇偶校验数据PRT(操作S510)。存储单元阵列300包括正常单元区域NCA、奇偶校验单元区域PCA和与修复正常单元区域NCA和奇偶校验单元区域PCA中的缺陷列相关联的冗余单元区域RCA。
存储器控制器100将附加列地址分配给第一缺陷位线和第二位线(操作S520)，并且非易失性存储器件200将奇偶校验数据PRT的一部分存储在与附加地分配的列地址相对应的区域中(操作S530)。对连接到正常单元区域NCA和奇偶校验单元区域PCA的第一位线中的第一缺陷位线执行列修复，并且第二位线连接到冗余单元区域RCA。
存储器控制器100的ECC引擎120从非易失性存储器件200接收用户数据DATA和奇偶校验数据PRT，并且基于奇偶校验数据PRT和缺陷列地址信息DCAI对用户数据DATA执行ECC解码。
图23是根据示例实施例的非易失性存储器件的截面图。
参照图23，非易失性存储器件或存储器件2000可以具有芯片到芯片(C2C)结构。C2C结构可以指通过以下操作形成的结构：在第一晶片上制造/制作包括存储单元区域或单元区域CELL的上芯片，在与第一晶片分开的第二晶片上制造/制作包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合。此处，接合工艺可以包括将在上芯片的最上面的金属层上形成的接合金属和在下芯片的最上面的金属层上形成的接合金属电连接的方法。在一些示例实施例中，当接合金属可以包括铜(Cu)时，使用铜对铜接合。然而，示例实施例不限于此。在一些示例实施例中，接合金属也可以由铝(Al)和/或钨(W)形成。
存储器件2000的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区BLBA。
外围电路区域PERI可以包括：第一衬底2210；层间绝缘层2215；形成在第一衬底2210上的多个电路元件2220a、2220b和2220c；连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c；以及分别形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在一些示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻率的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的电率阻的铜形成。
在图23所示的示例实施例中，尽管仅示出并描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且还可以在第二金属层2240a、2240b和2240c上形成一个或多个附加金属层。形成在第二金属层2240a、2240b和2240c上的一个或多个附加金属层的至少一部分可以由电阻率比形成第二金属层2240a、2240b和2240c的铜的电阻率低的铝等来形成。
层间绝缘层2215可以设置在第一衬底2210上并且覆盖多个电路元件2220a、2220b和2220c，第一金属层2230a、2230b和2230c，以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属2271b和2272b可以电接合到单元区域CELL的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属2371b和2372b可以被称为第一金属焊盘，而外围电路区域PERI中的下接合金属2271b和2272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，多个字线2331、2332、2333、2334、2335、2336、2337和2338(例如，2330)可以在垂直于第二衬底2310的上表面的方向D3(例如，Z轴方向)上堆叠。至少一个串选择线和至少一个地选择线可以分别布置在多个字线2330的上面和下面，并且多个字线2330可以设置在至少一个串选择线和至少一个地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以沿垂直于第二衬底2310的上表面的第三方向D3延伸，并且穿过多个字线2330、至少一个串选择线和至少一个地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。在一些示例实施例中，第一金属层2350c可以是位线触点，而第二金属层2360c可以是位线。在一些示例实施例中，位线2360c可以沿平行于第二衬底2310的上表面的第二方向D2(例如，Y轴方向)延伸。
在图23所示的一些示例实施例中，布置有沟道结构CH、位线2360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线2360c可以电连接到外围电路区域PERI中的提供页缓冲器2393的电路元件2220c。位线2360c可以连接到单元区域CELL中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到下接合金属2271c和2272c，该下接合金属2271c和2272c连接到页缓冲器2393的电路元件2220c。
在字线接合区域WLBA中，多个字线2330可以沿平行于第二衬底2310的上表面并垂直于第二方向D2的第一方向D1(例如，X轴方向)延伸，并且可以连接到多个单元接触插塞2341、2342、2343、2344、2345、2346和2347(例如，2340)。多个字线2330和多个单元接触插塞2340可以在由沿第一方向D1以不同长度延伸的多个字线2330的至少一部分提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以顺序连接到多个单元接触插塞2340的上部，该多个单元接触插塞2340连接到多个字线2330。多个单元接触插塞2340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属2371b和2372b以及外围电路区域PERI的下接合金属2271b和2272b连接到外围电路区域PERI。
多个单元接触插塞2340可以电连接到在外围电路区域PERI中形成行解码器2394的电路元件2220b。在一些示例实施例中，形成行解码器2394的电路元件2220b的操作电压可以不同于形成页缓冲器2393的电路元件2220c的操作电压。在一些示例实施例中，形成页缓冲器2393的电路元件2220c的操作电压可以大于形成行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序堆叠在公共源极线接触插塞2380的上部。在一些示例实施例中，设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域PA。
输入/输出焊盘2205和2305可以设置在外部焊盘接合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可以形成在第一衬底2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一衬底2210分开。备选地或附加地，可以在第一输入/输出接触插塞2203和第一衬底2210之间设置侧绝缘膜，以将第一输入/输出接触插塞2203与第一衬底2210电隔离。
覆盖第二衬底2310的上表面的上绝缘膜2301可以形成在第二衬底2310上，并且第二输入/输出焊盘2305可以设置在上绝缘层2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个。在一些示例实施例中，第二输入/输出焊盘2305电连接到电路元件2220a。
根据实施例，第二衬底2310和公共源极线2320不布置在布置有第二输入/输出接触插塞2303的区域中。此外，在实施例中，第二输入/输出焊盘2305在第三方向D3上不与字线2330重叠。第二输入/输出接触插塞2303可以在平行于第二衬底2310的上表面的方向上与第二衬底2310间隔开，并且可以穿过单元区域CELL的层间绝缘层2315以连接至第二输入/输出焊盘2305。
根据实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。在一些示例实施例中，存储器件2000可以仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/输出焊盘2305。备选地，非易失性存储器件200可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305。
在单元区域CELL和外围电路区域PERI中分别包括的外部焊盘接合区域PA和位线接合区域BLBA的每一个中，可以将设置在最上面的金属层上的金属图案设置为虚设图案(例如，电无源图案)，或者可以不存在最上面的金属层。
在外部焊盘接合区域PA中，非易失性存储器件2000可以包括下金属图案2273a，该下金属图案2273a与形成在单元区域CELL的最上面的金属层中的上金属图案2372a相对应，并且具有与单元区域CELL的上金属图案2372a相同或类似的截面形状，以便在外围电路区域PERI的最上面的金属层中彼此连接。在外围电路区域PERI的实施例中，形成在外围电路区域PERI的最上面的金属层中的下金属图案2273a不连接到触点。类似地，在外部焊盘接合区域PA中，可以在单元区域CELL的最上面的金属层中形成上金属图案2372a，上金属图案2372a与形成在外围电路区域PERI的最上面的金属层中的下金属图案2273a相对应，并且具有与外围电路区域PERI的下金属图案2273a相同的形状。
下接合金属2271b和2272b可以形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可以通过铜对铜接合来电连接到单元区域CELL的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，可以在单元区域CELL的最上面的金属层中形成上金属图案2392，该上金属图案2392与形成在外围电路区域PERI的最上面的金属层中的下金属图案2252相对应，并且具有与外围电路区域PERI的下金属图案2252相同或类似的截面形状。在实施例中，可以不在形成于单元区域CELL的最上面的金属层中的上金属图案2392上形成触点。
在一些示例实施例中，与在单元区域CELL和外围电路区域PERI之一中的最上面的金属层中形成的金属图案相对应，截面形状与该金属图案的截面形状相同或类似的增强金属图案可以形成在单元区域CELL和外围电路区域PERI中的另一个中的最上面的金属层中。在实施例中，可以不在增强金属图案上形成触点。
字线电压可以通过外围电路区域PERI中的下接合金属2271b和2272b以及单元区域CELL的上接合金属2371b和2372b施加到单元区域CELL中的至少一个存储块。
图24是示出了根据示例实施例的包括非易失性存储器件的存储设备的框图。
参照图24，存储设备3000包括多个非易失性存储器件3100和控制器3200。在一些示例实施例中，存储设备3000可以是嵌入式多媒体卡(eMMC)、通用闪存(UFS)、固态盘或固态驱动器(SSD)。
控制器3200可以经由多个通道CCH1、CCH2、CCH3……CCHk(k是正整数)连接到非易失性存储器件3100。控制器3200可以包括一个或多个处理器3210、缓冲存储器3220、纠错码(ECC)引擎3230、主机接口3250和非易失性存储器(NVM)接口3260。
缓冲存储器3220可以存储用于驱动控制器3200的数据。ECC引擎3230在编程操作期间可以计算要编程的数据的纠错码值，并在读取操作期间可以使用纠错码值来对所读取的数据进行纠错。在数据恢复操作中，ECC引擎3230可以对从非易失性存储器件3100恢复的数据进行纠错。ECC引擎3230可以由图4的ECC引擎120实现。因此，ECC引擎3230可以从非易失性存储器件3100中的每一个接收包括第一奇偶校验数据和第二奇偶校验数据在内的奇偶校验数据，可以基于第一奇偶校验数据对用户数据执行硬判决解码，并且可以基于第一奇偶校验数据、第二奇偶校验数据和缺陷列地址信息对用户数据执行硬判决解码。
主机接口3250可以提供与外部设备的接口。非易失性存储器接口3260可以提供与非易失性存储器件3100的接口。
每个非易失性存储器件3100可以与根据示例实施例的前述非易失性存储器件相对应，并且可以可选地被供应外部高电压VPP。
可以使用各种封装类型或封装配置来封装根据示例实施例的非易失性存储器件或存储设备。
本公开可以应用于包括非易失性存储器件的各种电子设备。例如，本公开可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，可以在示例实施例中进行各种修改，而本质上不脱离本公开。因此，所有这种修改旨在包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种存储设备，包括：
非易失性存储器件，包括：
存储单元阵列，包括正常单元区域、奇偶校验单元区域和与修复所述正常单元区域和所述奇偶校验单元区域中的缺陷列相关联的冗余单元区域，所述存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元，所述第一位线连接到所述正常单元区域和所述奇偶校验单元区域，所述第二位线连接到所述冗余单元区域；
页缓冲器电路，通过所述第一位线和所述第二位线连接到所述存储单元阵列；以及
地址解码器，通过多个字线连接到所述存储单元阵列，以及存储器控制器，被配置为控制所述非易失性存储器件，
其中，所述存储器控制器包括纠错码ECC引擎，所述ECC引擎被配置为通过对要存储在所述正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据，
其中，所述存储器控制器被配置为：
将所述用户数据存储在所述正常单元区域中，
控制所述非易失性存储器件对所述第一位线中的第一缺陷位线执行列修复，所述第一缺陷位线中的每一个与所述缺陷列中的给定一个相关联，
将附加列地址分配给所述第一缺陷位线和所述第二位线，以及
将所述奇偶校验数据中的至少一部分存储在与附加地分配的列地址相对应的区域中。
2.根据权利要求1所述的存储设备，其中，所述存储设备还包括：
控制电路，被配置为控制所述页缓冲器电路对缺陷位线中的所述第一缺陷位线执行所述列修复，所述缺陷位线中的每一个具有给定的缺陷列，
其中，所述控制电路被配置为对所述缺陷位线中的第二缺陷位线的至少一部分跳过所述列修复，并且被配置为将所述第二缺陷位线的所述部分的缺陷列地址信息存储在信息块中，以及
其中，所述存储单元阵列包括竖直堆叠在衬底上的多个单元串。
3.根据权利要求2所述的存储设备，其中：
所述控制电路被配置为：基于所述第二缺陷位线的错误属性将所述第二缺陷位线分为第一组缺陷位线和第二组缺陷位线，
所述第一组缺陷位线具有1-错误，所述1-错误指示0的比特值被错误地读出为1的比特值，以及
所述第二组缺陷位线具有0-错误，所述0-错误指示1的比特值被错误地读出为0的比特值。
4.根据权利要求3所述的存储设备，其中，所述控制电路被配置为：在对所述非易失性存储器件的测试序列期间，基于对所述正常单元区域中的所述信息块执行编程操作和读取操作，将所述缺陷列地址信息存储在所述信息块中。
5.根据权利要求4所述的存储设备，其中，所述控制电路被配置为：
在所述信息块中对包括全0的比特值的数据进行编程；
通过将第一测试读取电压施加到所述字线中的所述信息块的第一字线，来确定输出1的比特值的存储单元具有所述1-错误，所述第一测试读取电压的电平小于所述信息块中的编程存储单元的阈值电压；以及
通过将第二测试读取电压施加到所述信息块的所述第一字线，来确定输出0的比特值的存储单元具有所述0-错误，所述第二测试读取电压的电平大于所述信息块中的所述编程存储单元的所述阈值电压。
6.根据权利要求2所述的存储设备，
其中，所述控制电路被配置为：响应于来自所述存储器控制器的请求而向所述存储器控制器提供所述缺陷列地址信息，
其中，所述存储器控制器还包括：
缓冲器，被配置为存储所述缺陷列地址信息；以及
处理器，被配置为控制所述ECC引擎，
其中，所述ECC引擎包括：
存储器，用于存储ECC；
ECC编码器，被配置为基于所述ECC对所述用户数据执行ECC编码以产生所述奇偶校验数据；以及
ECC解码器，被配置为选择性地使用所述缺陷列地址信息，并且被配置为基于读取的所述奇偶校验数据对从所述非易失性存储器件读取的所述用户数据执行ECC解码。
7.根据权利要求6所述的存储设备，其中：
所述ECC编码器被配置为对所述用户数据执行所述ECC编码以产生包括第一奇偶校验数据和第二奇偶校验数据在内的所述奇偶校验数据；以及
所述控制电路被配置为将所述第一奇偶校验数据存储在所述奇偶校验单元区域中，并且被配置为将所述第二奇偶校验数据存储在所述冗余单元区域中。
8.根据权利要求7所述的存储设备，其中：
所述控制电路被配置为：通过使用所述冗余单元区域的至少一个冗余位线对所述第一缺陷位线的一部分执行所述列修复；以及
所述ECC解码器被配置为：通过使用所述第一奇偶校验数据对使用默认读取电压读取的所述用户数据执行硬判决解码。
9.根据权利要求8所述的存储设备，其中，所述ECC引擎被配置为：响应于具有错误的所述用户数据，通过使用软判决读取电压、所述第一奇偶校验数据、所述第二奇偶校验数据和所述缺陷列地址信息对所述用户数据执行软判决解码，所述软判决读取电压相对于在所述硬判决解码中使用的硬判决读取电压具有偏移。
10.根据权利要求6所述的存储设备，
其中，所述非易失性存储器件包括多个非易失性存储器件，以及
其中，所述缓冲器被配置为存储与所述多个非易失性存储器件中的每一个相关联的所述缺陷列地址信息。
11.根据权利要求2所述的存储设备，其中，响应于所述存储器控制器将所述附加列地址分配给所述缺陷位线，
所述控制电路配置为：
响应于来自所述存储器控制器的编程命令，从所述信息块中读取所述缺陷列地址信息；
基于所读取的缺陷列地址信息来控制所述页缓冲器电路禁用所述第二缺陷位线；以及
控制所述地址解码器将第一编程脉冲施加到所述字线中的与所述编程命令相关联的目标字线。
12.根据权利要求2所述的存储设备，其中，响应于存储器控制器将所述附加列地址分配给所述缺陷位线，
所述控制电路被配置为：响应于来自所述存储器控制器的编程命令而控制所述地址解码器，使得所述地址解码器将验证电压施加到所述字线中的与所述编程命令相关联的目标字线，以及
其中，所述验证电压用于检测具有0-错误的第一类型缺陷位线，所述0-错误指示1的比特值被错误地读出为0的比特值。
13.根据权利要求12所述的存储设备，其中，所述控制电路被配置为：
控制所述页缓冲器电路将禁止电压施加到所述第一类型缺陷位线；以及
控制所述地址解码器将第一编程脉冲施加到所述目标字线，并将第一编程验证电压施加到所述目标字线。
14.根据权利要求2所述的存储设备，其中，响应于所述存储器控制器将所述附加列地址分配给所述缺陷位线，
所述控制电路被配置为：
控制所述地址解码器将第一编程脉冲施加到所述字线中的与编程命令相关联的目标字线；以及
控制所述地址解码器将第一编程验证电压和错误验证脉冲施加到所述目标字线，以检测基于所述第一编程脉冲的第一编程状态和具有0-错误的第一类型缺陷位线，所述0-错误指示1的比特值被错误地读出为0的比特值。
15.根据权利要求14所述的存储设备，其中，所述控制电路被配置为：
控制所述页缓冲器电路将禁止电压施加到所述第一类型缺陷位线；以及
控制所述地址解码器将第二编程脉冲施加到所述目标字线，所述第二编程脉冲的电压电平大于所述第一编程脉冲的电压电平。
16.根据权利要求1所述的存储设备，其中，所述存储设备还包括：
电压发生器，被配置为基于控制信号产生字线电压；
所述地址解码器，通过所述字线耦接到所述存储单元阵列，所述地址解码器被配置为基于行地址将所述字线电压传输到所述存储单元阵列；
所述页缓冲器电路，通过所述第一位线和所述第二位线耦接到所述存储单元阵列，所述页缓冲器电路被配置为将所述用户数据和所述奇偶校验数据存储在所述存储单元阵列中；以及
控制电路，被配置为基于从所述存储器控制器接收的命令和地址来控制所述电压发生器、所述地址解码器和所述页缓冲器电路。
17.根据权利要求1所述的存储设备，其中，所述非易失性存储器件包括：
存储单元区域，包括所述存储单元阵列和第一金属焊盘；以及
外围电路区域，包括第二金属焊盘，所述外围电路区域通过所述第一金属焊盘和所述第二金属焊盘竖直地连接到所述存储单元区域，
其中，所述外围电路区域包括：
电压发生器，被配置为基于控制信号产生字线电压；
所述地址解码器，通过所述字线耦接到所述存储单元阵列，所述地址解码器被配置为基于行地址将所述字线电压传输到所述存储单元阵列；
所述页缓冲器电路，通过所述第一位线和所述第二位线耦接到所述存储单元阵列，所述页缓冲器电路被配置为将所述用户数据和所述奇偶校验数据存储在所述存储单元阵列中；以及
控制电路，被配置为基于从所述存储器控制器接收的命令和地址来控制所述电压发生器、所述地址解码器和所述页缓冲器电路。
18.一种操作存储设备的方法，所述存储设备包括非易失性存储器件和存储器控制器，所述存储器控制器被配置为控制所述非易失性存储器件，所述方法包括：
由所述存储器控制器中的纠错码ECC引擎通过对要存储在所述非易失性存储器件的存储单元阵列中的正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据，所述存储单元阵列包括所述正常单元区域、奇偶校验单元区域和与修复所述正常单元区域和所述奇偶校验单元区域中的缺陷列相关联的冗余单元区域；
对连接到所述正常单元区域和所述奇偶校验单元区域的第一位线中的第一缺陷位线执行列修复；
由所述存储器控制器将附加列地址分配给所述第一缺陷位线和连接到所述冗余单元区域的第二位线；以及
由所述非易失性存储器件将所述奇偶校验数据中的至少一部分存储在与附加地分配的列地址相对应的区域中。
19.根据权利要求18所述的方法，还包括：
由所述非易失性存储器件的控制电路跳过对缺陷位线中的第二缺陷位线的至少一部分的所述列修复；
由所述控制电路将所述第二缺陷位线的所述部分的缺陷列地址信息存储在信息块中；以及
通过选择性地使用来自所述非易失性存储器件的所述缺陷列地址并基于来自所述非易失性存储器件的奇偶校验数据，对从所述非易失性存储器件读取的所述用户数据执行ECC解码。
20.一种存储设备，包括：
非易失性存储器件，包括：
存储单元阵列，包括正常单元区域、奇偶校验单元区域和与修复所述正常单元区域和所述奇偶校验单元区域中的缺陷列相关联的冗余单元区域，所述存储单元阵列包括耦接到第一位线和第二位线的多个非易失性存储单元，所述第一位线连接到所述正常单元区域和所述奇偶校验单元区域，所述第二位线连接到所述冗余单元区域；
页缓冲器电路，通过所述第一位线和所述第二位线连接到所述存储单元阵列；以及
地址解码器，通过多个字线耦接到所述存储单元阵列，以及存储器控制器，被配置为控制所述非易失性存储器件，
其中，所述存储器控制器包括纠错码ECC引擎，所述ECC引擎被配置为通过对要存储在所述正常单元区域中的用户数据执行ECC编码来产生奇偶校验数据，
其中，所述存储器控制器被配置为：
将所述用户数据存储在所述正常单元区域中，
控制所述非易失性存储器件对所述第一位线中的第一缺陷位线执行列修复，
将附加列地址分配给所述第一缺陷位线和所述第二位线，以及
将所述奇偶校验数据中的至少一部分存储在与附加地分配的列地址相对应的区域中，
其中，所述非易失性存储器件还包括：
控制电路，被配置为控制所述页缓冲器电路对缺陷位线中的所述第一缺陷位线执行所述列修复，所述缺陷位线中的每一个与所述缺陷列中的给定一个相关联，
其中，所述控制电路被配置为对缺陷位线中的第二缺陷位线的至少一部分跳过所述列修复，被配置为将所述第二缺陷位线的所述部分的缺陷列地址信息存储在信息块中，以及被配置为响应于来自所述存储器控制器的请求而将所述缺陷列地址信息提供给所述存储器控制器，以及
其中，所述ECC引擎被配置为选择性地使用所述缺陷列地址信息，并且被配置为基于来自所述非易失性存储器件的所述奇偶校验数据对从所述非易失性存储器件读取的所述用户数据执行ECC解码。
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