CN114913828B - 栅极驱动电路、栅极驱动电路的驱动方法以及显示面板 - Google Patents

Abstract

本发明提供一种栅极驱动电路、栅极驱动电路的驱动方法以及显示面板，包括多个级联的栅极驱动单元，包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元均包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号，所述上拉控制模块的输出端通过第一节点电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线，所述上拉模块的输出端电性连接于对应的扫描线；所述起始信号的有效起始电平依次包括第一电位和第二电位，所述第二电位高于所述第一电位。本发明能够解决由起始信号开启的栅极驱动单元的预充电压不足，对应显示区出现暗线的问题。

Description

栅极驱动电路、栅极驱动电路的驱动方法以及显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、栅极驱动电路的驱动方法以及显示面板。

背景技术

液晶显示器已广泛的应用于各个显示领域，如家庭，公共场所，办公场所以及个人电子相关产品等。传统的液晶显示器利用电场来控制液晶层的透光率进而在其上显示图像。因此，液晶显示器包括显示面板和驱动电路，其中在液晶显示器面板中液晶单元以矩阵形式排列。

液晶显示器进行显示时，通过驱动电路输出信号，逐行进行扫描各个像素。液晶显示器的驱动电路主要包括栅极驱动器和数据驱动器，数据驱动器将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅极驱动器将输入的时钟信号经过栅极驱动单元转换，切换成开启/关断电压，顺次施加到液晶面板的栅线上。栅极驱动电路中的部分栅极驱动单元由起始信号开启，而在显示面板的依赖性验证中，需长时间在高温高湿的环境中工作，由起始信号开启的栅极驱动单元由于长时间加载起始信号(尤其是最后一级)，导致对应的预充晶体管的阈值电压左偏，使其充电能力下降，从而导致由起始信号开启的栅极驱动单元的预充不足，对应显示区出现暗线的问题。

发明内容

本发明提供一种栅极驱动电路、栅极驱动电路的驱动方法以及显示面板，以解决在显示面板的依赖性验证中，需长时间在高温高湿的环境中工作，由起始信号开启的栅极驱动单元由于长时间加载起始信号(尤其是最后一级)，导致对应的预充晶体管的阈值电压左偏，使其充电能力下降，从而导致由起始信号开启的栅极驱动单元的预充电压不足，对应显示区出现暗线的问题。

为解决上述问题，本发明提供的技术方案如下：

一种栅极驱动电路，包括：

多个级联的栅极驱动单元，包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元均包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号，所述上拉控制模块的输出端通过第一节点电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线，所述上拉模块的输出端电性连接于对应的扫描线；

其中，在所述栅极驱动电路的预充阶段中，所述起始信号的有效起始电平依次包括第一电位和第二电位，所述第二电位高于所述第一电位。

根据本发明一优选实施例，所述输入信号和所述起始信号为同一信号。

根据本发明一优选实施例，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的控制端用于加载所述起始信号，所述上拉控制晶体管的输入端用于加载所述输入信号，所述上拉控制晶体管的输出端电性连接于所述第一节点；

所述上拉模块包括上拉晶体管和存储电容，所述上拉晶体管的控制端电性连接于所述第一节点，所述上拉晶体管的输入端电性连接于对应的所述时钟信号线，所述上拉晶体管的输出端电性连接于对应的所述扫描线，所述存储电容的一端电性连接至所述上拉晶体管的控制端，所述存储电容的另一端电性连接至所述上拉晶体管的输出端。

根据本发明一优选实施例，每一所述第一栅极驱动单元还包括下拉控制模块和下拉模块，所述下拉控制模块的控制端电性连接于所述上拉控制模块的输出端，所述下拉控制模块的输入端电性连接于电源信号线，所述下拉控制模块的输出端电性连接于所述下拉模块的控制端，所述下拉模块的输入端电性连接于所述电源信号线，所述下拉模块的输出端电性连接于对应的所述扫描线。

根据本发明一优选实施例，所述起始信号的有效起始电平的电位将在至少最后一级所述第一栅极驱动单元连接的所述时钟信号处于高电位之前由所述第一电位升至所述第二电位。

根据本发明一优选实施例，最后一级所述第一栅极驱动单元对应的所述时钟信号线的电平由无效时钟电平变化为有效时钟电平时，所述起始信号的电平由所述有效起始电平变化为无效起始电平。

根据本发明一优选实施例，所述有效起始电平由所述第一电位逐渐上升至所述第二电位，或所述有效起始电平由所述第一电位突变至所述第二电位。

根据本发明一优选实施例，多个所述时钟信号的数量为X，所述第一栅极驱动单元的数量为X/2。

本发明还提供一种栅极驱动电路的驱动方法，所述栅极驱动电路电路包括多个级联的栅极驱动单元，包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号，所述上拉控制模块的输出端通过第一节点电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线，所述上拉模块的输出端电性连接于对应的扫描线；

所述驱动方法包括：在所述栅极驱动电路的预充阶段中，控制所述起始信号的有效电平依次由第一电位上升至第二电位。

本发明还提供一种显示面板，其特征在于，包括如上任一项所述的栅极驱动电路或采用如上所述的驱动方法的驱动电路。

本发明的有益效果为：本发明通过将起始信号由第一电位升至第二电位，使得上拉控制模块的开启程度增大，从而使得第一节点的电压能够预充至足够电压，进而解决在显示面板的依赖性验证中，需长时间在高温高湿的环境中工作，由起始信号开启的栅极驱动单元由于长时间加载起始信号，导致对应的预充晶体管的阈值电压左偏，使其充电能力下降，从而导致由起始信号开启的栅极驱动单元的预充电压不足，对应显示区出现暗线的问题。

附图说明

附图1为本发明的第一栅极驱动单元的电路结构示意图；

附图2为本发明的连接CK6的第一栅极单元的第一节点电位示意图；

附图3为本发明的栅极驱动电路的各信号时序图；

附图4为本发明的栅极驱动电路的各信号时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本发明一实施例，一种栅极驱动电路，包括多个级联的栅极驱动单元，所述栅极驱动单元包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元均包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号STV，所述上拉控制模块的输出端通过第一节点Q(N)电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线CK，所述上拉模块的输出端电性连接于对应的扫描线G(N)，当所述起始信号STV的电平为有效起始电平时，所述上拉控制模块开启，将所述输入信号传输至所述第一节点Q(N)，使得所述上拉模块开始预充并输出所述时钟信号。

其中，在所述栅极驱动电路的预充阶段中，所述起始信号STV的有效起始电平依次包括第一电位和第二电位，所述第二电位高于所述第一电位，使得所述上拉控制模块的开启程度较所述第一电位时增大，从而使所述第一节点Q(N)能够预充至足够的电压。

本发明通过将起始信号STV由第一电位升至第二电位，使得上拉控制模块的开启程度增大，从而使得第一节点Q(N)能够预充至足够的电压，进而解决在显示面板的依赖性验证中，需长时间在高温高湿的环境中工作，由起始信号STV开启的栅极驱动单元由于长时间加载起始信号STV导致对应的预充晶体管的阈值电压左偏，使其充电能力下降，从而导致由起始信号STV开启的栅极驱动单元的预充电压不足，对应显示区出现暗线的问题。

如图1所示，本发明一实施例中，所述输入信号和所述起始信号STV为同一信号，即所述上例控制模块的输入端和控制端均加载起始信号STV，所述起始信号STV既充当所述上拉控制模块的的控制信号，也作为所述上拉控制模块的输出信号，输出至第一节点Q(N)，以下实施例中，均以所述输入信号和所述起始信号STV为同一信号进行说明。

如图1所示，本发明一实施例中，所述上拉控制模块包括上拉控制晶体管T11，所述上拉控制晶体管T11的控制端用于加载所述起始信号STV，所述上拉控制晶体管T11的输入端用于加载所述输入信号，所述上拉控制晶体管T11的输出端电性连接于所述第一节点Q(N)。

所述上拉模块包括上拉晶体管T21和存储电容Cbt，所述上拉晶体管T21的控制端电性连接于所述第一节点Q(N)，所述上拉晶体管T21的输入端电性连接于对应的所述时钟信号线CK，所述上拉晶体管T21的输出端电性连接于对应的所述扫描线G(N)，所述存储电容Cbt的一端电性连接至所述第一节点Q(N)，所述存储电容Cbt的另一端电性连接于所述上拉晶体管T21的输出端，所述预充阶段即所述上拉控制晶体管T11开启，传输所述输入信号至所述第一节点Q(N)，使所述存储电容Cbt开始充电的阶段。

在所述起始信号STV为有效起始电平时，所述上拉控制晶体管T11打开，所述输入信号传输至所述第一节点Q(N)，所述存储电容Cbt开始充电(即栅极驱动电路的预充)，所述上拉晶体管T21打开，输出所述时钟信号至对应的扫描线G(N)，此时，当所述时钟信号的电平为有效时钟电平时，所述扫描线G(N)的电平将被上拉至有效时钟电平。

本发明一实施例中，每一所述第一栅极驱动单元还包括下拉控制模块和下拉模块，所述下拉模块包括第一下拉晶体管T32，所述第一下拉晶体管T32的输入端电性连接于电源信号线，所述第一下拉晶体管T32的输出端电性连接于对应的扫描线G(N)。

所述下拉控制模块包括第一下拉控制晶体管T54和第二下拉控制晶体管T53，所述第一下拉控制晶体管T54的控制端电性连接于所述上拉控制晶体管T11的输出端，所述第一下拉控制晶体管T54的输入端电性连接于电源信号线，所述第一下拉控制晶体管T54的输出端电性连接于所述第一下拉晶体T32管的控制端，所述第二下拉控制晶体管T53的控制端和输入端均电线连接于第一控制信号线LC1，所述第二下拉控制晶体管T53的输出端电性连接于所述第一下拉晶体管T32的控制端，所述第一控制信号线LC1用于控制所述第二下拉控制晶体管T53打开，传输所述第一控制信号至所述第一下拉晶体管T32的控制端。

当所述起始信号STV为有效起始电平时，所述输入信号输出至所述第一下拉控制晶体管T54的控制端，所述第一下拉控制晶体管T54打开，所述电源信号VSS传输至所述第一下拉晶体管T32的控制端，此时，所述第一下拉晶体管T32处于关断状态，当所述起始信号STV为无效起始电平时，所述第一下拉控制晶体管T54关闭，所述第二下拉晶体管T33在所述第一控制信号的作用下处于打开状态，传输所述电源信号VSS至对应的所述扫描线G(N)，所述扫描线G(N)的电平被下拉至所述电源信号VSS的电平。值得注意的是，此处并未考虑所述存储电容Cbt放电过程，所述存储电容Cbt放电过程中各模块的工作状态可参照所述起始信号STV从有效起始电平变化为无效起始电平时的工作状态，下同。

如图1所示，所述下拉控制模块还包括第一辅助晶体管T52和第二辅助晶体管T51，所述第一辅助晶体管T52的控制端电性连接于所述上拉控制晶体管T11的输出端，所述第一辅助晶体管T52的输入端电性连接于所述电源信号线，所述第一辅助晶体管T52的输出端电性连接于所述第二下拉控制晶体管T53的控制端，所述第二辅助晶体管T51用于电性连接所述第二下拉控制晶体管T53的控制端和所述第一控制信号线LC1，具体的，所述第二辅助晶体管T51的输入端和控制端均电性连接于所述第一控制信号线LC1，所述第二辅助晶体管T51的输出端电性连接于所述第二下拉控制晶体管T53的控制端。

当所述起始信号STV为有效起始电平时，所述输入信号输出至所述第一下拉控制晶体管T54和第一辅助晶体管T52的控制端，所述第一下拉控制晶体管T54和第一辅助晶体管T52打开，所述电源信号VSS传输至所述下拉晶体管的控制端和所述第二下拉控制晶体管T53的控制端，此时，所述第一下拉晶体管T32和所述第二下拉控制晶体管T53均处于关断状态，当所述起始信号STV为无效起始电平时，所述第二下拉控制晶体管T53均打开，所述第一下拉晶体管T32在所述第一控制信号的作用下处于打开状态，传输所述电源信号VSS至对应的所述扫描线G(N)，所述扫描线G(N)的电平被下拉至所述电源信号VSS的电平。由上可知，增加所述第一辅助晶体管T52和所述第二辅助晶体管T51有利于保证所述下拉晶体管控制端的电压的稳定性。

如图1所示，所述第一栅极驱动单元还包括第一下拉保持晶体管T42，所述第一下拉保持晶体管T42的输入端电性连接于所述第一下拉控制晶体管T54的输出端和所述第二下拉控制晶体管T53的输出端，所述第一下拉保持晶体管T42的输入端电性连接于所述电源信号线，所述第一下拉保持晶体管T42的输出端电性连接于所述第一节点Q(N)，所述第一下拉保持晶体管T42有利于维持第一节点Q(N)的电压。

如图1所示，所述第一栅极驱动单元还包括反馈模块，所述反馈模块包括第一反馈晶体管T22、第二反馈晶体管T72、第四反馈晶体管T41和第五反馈晶体管T31，所述第一反馈晶体管T22的控制端端电性连接于所述第一节点Q(N)，所述第一反馈晶体管T22的输入端电性连接于所述时钟信号线CK，所述第一反馈晶体管T22的输出端电性连接于反馈端ST(N)，所述第二反馈晶体管T72的控制端电性连接于所述第一下拉控制晶体管T54的输出端和所述第二下拉控制晶体管T53的输出端，所述第二反馈晶体管T72的输入端电性连接于所述电源信号线，所述第二反馈晶体管T72的输出端电性连接于所述反馈端ST(N)，所述第四反馈晶体管T41和第五反馈晶体管T31的输入端均连接于电源信号线，所述第四反馈晶体管T41和第五反馈晶体管T31的控制端均电性连接于反馈控制端ST(N+CK/2)，所述第四反馈晶体管T41的输出端电性连接于所述第一节点Q(N)，所述第五反馈晶体管T31的输出端电性连接于所述扫描线G(N)，所述第四反馈晶体管T41和所述第五反馈晶体管T31用于接收后续栅极驱动单元的输出信号。

当所述起始信号STV为有效起始电平，所述第一反馈晶体管T22打开，输出所述时钟信号至所述输出端，当所述起始信号STV为无效起始电平时，所述第二反馈晶体管T72在所述第一控制信号的作用下打开，输出所述电源信号VSS至所述反馈端ST(N)，当后续栅极驱动单元的输出信号输出至反馈控制端ST(N+CK/2)时，所述第四反馈晶体管T41和所述第五反馈晶体管T31分别传输所述电源信号VSS至所述第一节点Q(N)和所述扫描线G(N)。

如图1所示，本发明一实施例中，为避免所述第一下拉晶体管T32长时间工作，还可增加一个第二下拉晶体管T33及对应的控制晶体管，以实现交替工作，保证下拉稳定性。

具体的，所述下拉模块还包括第二下拉晶体管T33，所述第二下拉晶体管T33的输入端电性连接于所述电源信号线，所述第二下拉晶体管T33的输出端电性连接于对应的扫描线G(N)。

所述下拉控制模块还包括第三下拉控制晶体管T64和第四下拉控制晶体管T63，所述第三下拉控制晶体管T64的控制端电性连接于所述上拉控制晶体管T11的输出端，所述第三下拉控制晶体管T64的输入端电性连接于电源信号线，所述第三下拉控制晶体管T64的输出端电性连接于所述第二下拉晶体管T33的控制端，所述第四下拉控制晶体管T63的控制端和输入端均电线连接于第二控制信号线LC2，所述第四下拉控制晶体管T63的输出端电性连接于所述第二下拉晶体管T33的控制端，所述第二控制信号线LC2用于控制所述第四下拉控制晶体管T63打开，传输所述第二控制信号至所述第二下拉晶体管T33的控制端。

所述下拉控制模块还包括第三辅助晶体管T62和第四辅助晶体管T61，所述第三辅助晶体管T62的控制端电性连接于所述上拉控制晶体管T11的输出端，所述第三辅助晶体管T62的输入端电性连接于所述电源信号线，所述第三辅助晶体管T62的输出端电性连接于所述第四下拉控制晶体管T63的控制端，所述第四辅助晶体管T61用于电性连接所述第四下拉控制晶体管T63的控制端和所述第二控制信号线LC2，具体的，所述第四辅助晶体管T61的输入端和控制端均电性连接于所述第二控制信号线LC2，所述第四辅助晶体管T61的输出端电性连接于所述第四下拉控制晶体管T63的控制端。

所述第一栅极驱动单元还包括第二下拉保持晶体管T43，所述第二下拉保持晶体管T43的输入端电性连接于所述第三下拉控制晶体管T64的输出端和所述第四下拉控制晶体管T63的输出端，所述第二下拉保持晶体管T43的输入端电性连接于所述电源信号线，所述第二下拉保持晶体管T43的输出端电性连接于所述第一节点Q(N)，所述第二下拉保持晶体管T43有利于维持第一节点Q(N)的电压。

所述反馈模块包括第三反馈晶体管T73，所述第三反馈晶体管T73的控制端电性连接于所述第三下拉控制晶体管T64的输出端和所述第四下拉控制晶体管T63的输出端，所述第三反馈晶体管T73的输入端电性连接于所述电源信号线，所述第三反馈晶体管T73的输出端电性连接于所述反馈端ST(N)。

如图3所示，可以知道的是，通过改变所述第一控制信号线LC1和所述第二控制信号线LC2上的信号电压即可使所述第一下拉晶体管T32和所述第二下拉晶体管T33交替工作，如所述第一控制信号线LC1上的信号电压高电平时，所述第二控制信号线LC2上的信号电压低电平，同理，所述第二控制信号线LC2上的信号电压高电平时，所述第一控制信号线LC1上的信号电压低电平，即可使所述第一下拉晶体管T32和所述第二下拉晶体管T33交替工作。

本发明一实施例中，所述第一栅极驱动单元还包括重置晶体管T44，所述重置晶体管T44的控制端接一重置信号线Reset，所述重置晶体管T44的输入端电性连接于所述电源信号线，所述重置晶体管T44的输出端电性连接于所述第一节点Q(N)。当需要重置时，所述重置信号线Reset上的重置信号使所述重置晶体管T44打开，所述重置晶体管T44传输所述电源信号VSS至所述第一节点Q(N)，使所述上拉晶体管T21关闭，停止向所述扫描线G(N)输出所述时钟信号。

可以知道的是，所述栅极驱动电路还包括多个第二栅极驱动单元，多个所述第一栅极驱动单元和多个所述第二栅极驱动单元级联以组成所述栅极驱动电路，所述第二栅极驱动单元的结构与所述第一栅极驱动单元的结构相同，其主要区别在于上拉控制模块的控制端的信号不同，即开启信号不同，其中，多个所述第一栅极驱动单元由所述起始信号STV开启，即所述起始信号STV加载于上拉控制模块的控制端，多个所述第二栅极驱动单元中，部分第二栅极驱动单元由所述第一栅极驱动单元的上拉模块的输出端信号开启，另一部分的第二栅极驱动单元由前述部分第二栅极驱动单元的上拉模块的输出端信号开启，栅极驱动电路为本领域技术人员公知，在此不再赘述。

本发明一实施例，请参考图3和图4，以下根据各信号时序对所述第一栅极驱动电路工作状态作一说明。

本实施例中，所述栅极驱动电路共包括12个时钟信号(CK1～CK12)，所述起始信号STV和所述输入信号为同一信号，且所述起始信号STV的有效起始电平在一个脉冲周期中依次包括第一电位和第二电位，所述第二电位高于所述第一电位，其中，CK6的电平由无效时钟电平变化为有效时钟电平时，所述起始信号STV的电平由所述有效起始电平变化为无效起始电平，即所述起始信号STV的下降沿切齐所述CK6的上升沿。

所述第一栅极驱动单元的数量为6个，即6个所述第一栅极驱动单元均连接所述起始信号线，6个所述第一栅极驱动单元分别连接一时钟信号(CK1～CK6)，所述起始信号STV的有效起始电平的电位将在最后一级所述第一栅极驱动单元(连接CK6的第一栅极驱动单元)连接的所述时钟信号(CK6)处于高电位之前由所述第一电位升至所述第二电位。

如下以连接CK6的所述第一栅极驱动单元为例，当所述起始信号STV为有效起始电平中的第一电位、CK6为低电平时，所述上拉控制晶体管T11打开，传输所述起始信号STV至所述第一节点Q(N)，所述第一节点Q(N)的电位被拉高至所述第一电位，使得所述上拉晶体管T21和所述第一反馈晶体管T22打开，所述存储电容Cbt开始充电，分别传输所述CK1至所述扫描线G(N)和所述反馈端ST(N)，同时，所述上拉晶体管T21还传输所述起始信号STV至所述第一辅助晶体管T52、所述第一下拉控制晶体管T54、所述第三辅助晶体管T62以及所述第三下拉控制晶体管T64，使得以上晶体管打开(本实施例中，以所述第一控制信号为有效电平，所述第二控制信号为无效电平进行说明)，所述电源信号VSS依次输入第二下拉控制晶体管T53的控制端、第一下拉晶体管T32的控制端、第四下拉控制晶体管T63的控制端以及第二下拉晶体管T33的控制端，使得以上晶体管关闭。

当CK6为低电平，所述起始信号STV的有效起始电平由第一电位转至第二电位时，以上各晶体管的打开状态不变，所述上拉控制晶体管T11的打开程度加大，所述第一节点Q(6)的电位由第一电位上升至第二电位。

当所述起始信号STV为低电平、CK6转为高电平时，以上各晶体管的打开状态不变，所述反馈端ST(6)和所述扫描线G(6)分别被上拉至高电平，且由于耦合作用，所述存储电容Cbt及第一节点Q(6)的电压被拉高至所述CK6的电位。

当所述起始信号STV、CK6均为低电平时，所述存储电容Cbt开始放电，使得所述上拉晶体管T21和所述第一反馈晶体管T22保持打开，分别传输所述CK6至所述扫描线G(6)和所述反馈端ST(6)，还使得所述第一辅助晶体管T52、所述第一下拉控制晶体管T54、所述第二辅助晶体管T51以及所述第二下拉控制晶体管T53保持打开，传输所述电源信号VSS至第二下拉控制晶体管T53的控制端、第一下拉晶体管T32的控制端、第四下拉控制晶体管T63的控制端以及第二下拉晶体管T33的控制端，并使得以上晶体管保持关闭。

当所述存储电容Cbt放电至一定程度时，无法再维持所述上拉晶体管T21、所述第一反馈晶体管T22、所述第一辅助晶体管T52、所述第一下拉控制晶体管T54、所述第二辅助晶体管T51以及所述第二下拉控制晶体管T53打开，以上晶体管关闭，所述CK6无法传输至所述扫描线G(6)及反馈端ST(6)，所述电源信号VSS无法传输至所述第二下拉控制晶体管T53的控制端、第一下拉晶体管T32的控制端、第四下拉控制晶体管T63的控制端以及第二下拉晶体管T33的控制端，此时，在所述第一控制信号线LC1的作用下，所述第二下拉控制晶体管T53传输所述第一控制信号至所述第一下拉晶体管T32、第一下拉保持晶体管T42以及第二反馈晶体管T72，并使以上晶体管打开，所述第一节点Q(6)、所述反馈端ST(6)以及所述扫描线G(6)的电压均被下拉至所述电源信号VSS的电压。

如图2所示，在上述过程中，连接所述CK6的第一栅极驱动单元的第一节点Q(6)的电位先上升至起始信号STV的有效起始电平的第一电位，在保持第一电位的过程中，由于上拉控制晶体管T11漏电，第一节点Q(6)的电位下降至低于第一电位，再由于起始信号STV的有效起始电平由第一电位上升至第二电位，第一节点Q(6)的电位上升至第二电位，最后第一节点Q(6)的电位由存储电容Cbt耦合至与CK6相同的电位。

至此，连接所述CK6的第一栅极驱动单元在单位时间内的工作结束。可以知道的是，所述起始信号STV的有效起始电平的电位还可在最后第二级或最后第三级所述第一栅极驱动单元连接的所述时钟信号处于高电位之前由所述第一电位升至所述第二电位，即在CK5或CK4处于高电平之前，所述起始信号STV的有效起始电平由第一电位上升至第二电位，所述起始信号STV的有效起始电平由第一电位上升至第二电位的时间具体可根据面板的实际工况确定。

如图3和图4所示，本发明一实施例，所述有效起始电平由所述第一电位上升至所述第二电位时，可采用逐渐上升的方式，即所述第一电位的电位逐渐升高至所述第二电位，该上升过程较为平滑，电位变化较平缓，也可采用突变的方式，即所述有效起始电平由所述第一电位突变至所述第二电位。

本发明一实施例，在实际面板结构中，所述第一栅极驱动单位的数量通常由所述时钟信号的数量决定，即若多个所述时钟信号的数量为X，则所述第一栅极驱动单元的数量为X/2，即由所述起始信号STV开启的第一栅极驱动单元的数量为X/2。

需要注意的是，以上实施例中对晶体管的类型并不做限制，可采用P型薄膜晶体管，也可采用N型薄膜晶体管，上述实施例均采用N型薄膜晶体管进行说明，故所述起始信号STV的有效起始电平为高电平，无效起始电平为低电平，其余信号同理，当上述栅极驱动电路采用P型薄膜晶体管时，本领域技术人员可根据上述实施例的描述采取合适的信号。

本发明还提供一种栅极驱动电路的驱动方法，所述栅极驱动电路电路包括多个级联的栅极驱动单元，所述栅极驱动单元包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元均包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号STV，所述上拉控制模块的输出端通过第一节点Q(N)电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线CK，所述上拉模块的输出端电性连接于对应的扫描线G(N)，当所述起始信号STV的电平为有效起始电平时，所述上拉控制模块开启，将所述输入信号传输至所述第一节点Q(N)，使得所述上拉模块开始预充并输出所述时钟信号。

所述驱动方法包括：在所述栅极驱动电路的预充阶段中，控制所述起始信号STV的有效电平依次由第一电位上升至第二电位，所述有效起始电平由所述第一电位上升至所述第二电位时，可采用逐渐上升的方式，即所述第一电位的电位逐渐升高至所述第二电位，该上升过程较为平滑，电位变化较平缓，也可采用突变的方式，即所述有效起始电平由所述第一电位突变至所述第二电位。

本发明还提供一种显示面板，包括如上任一项所述的栅极驱动电路或采用如上所述的驱动方法的驱动电路。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：

多个级联的栅极驱动单元，包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元均包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号，所述上拉控制模块的输出端通过第一节点电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线，所述上拉模块的输出端电性连接于对应的扫描线；

其中，在所述栅极驱动电路的预充阶段中，所述起始信号的有效起始电平依次包括第一电位和第二电位，所述第二电位高于所述第一电位。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入信号和所述起始信号为同一信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的控制端用于加载所述起始信号，所述上拉控制晶体管的输入端用于加载所述输入信号，所述上拉控制晶体管的输出端电性连接于所述第一节点；

所述上拉模块包括上拉晶体管和存储电容，所述上拉晶体管的控制端电性连接于所述第一节点，所述上拉晶体管的输入端电性连接于对应的所述时钟信号线，所述上拉晶体管的输出端电性连接于对应的所述扫描线，所述存储电容的一端电性连接至所述上拉晶体管的控制端，所述存储电容的另一端电性连接至所述上拉晶体管的输出端。

4.根据权利要求3所述的栅极驱动电路，其特征在于，每一所述第一栅极驱动单元还包括下拉控制模块和下拉模块，所述下拉控制模块的控制端电性连接于所述上拉控制模块的输出端，所述下拉控制模块的输入端电性连接于电源信号线，所述下拉控制模块的输出端电性连接于所述下拉模块的控制端，所述下拉模块的输入端电性连接于所述电源信号线，所述下拉模块的输出端电性连接于对应的所述扫描线。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述起始信号的有效起始电平的电位将在至少最后一级所述第一栅极驱动单元连接的所述时钟信号处于高电位之前由所述第一电位升至所述第二电位。

6.根据权利要求5所述的栅极驱动电路，其特征在于，最后一级所述第一栅极驱动单元对应的所述时钟信号线的电平由无效时钟电平变化为有效时钟电平时，所述起始信号的电平由所述有效起始电平变化为无效起始电平。

7.根据权利要求5所述的栅极驱动电路，其特征在于，所述有效起始电平由所述第一电位逐渐上升至所述第二电位，或所述有效起始电平由所述第一电位突变至所述第二电位。

8.根据权利要求1所述的栅极驱动电路，其特征在于，多个所述时钟信号的数量为X，所述第一栅极驱动单元的数量为X/2。

9.一种栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路电路包括多个级联的栅极驱动单元，包括至少两第一栅极驱动单元，每一所述第一栅极驱动单元包括上拉控制模块和上拉模块，所述上拉控制模块的输入端用于加载输入信号，所述上拉控制模块的控制端用于加载起始信号，所述上拉控制模块的输出端通过第一节点电性连接于所述上拉模块的控制端，所述上拉模块的输入端电性连接于对应的时钟信号线，所述上拉模块的输出端电性连接于对应的扫描线；

所述驱动方法包括：

在所述栅极驱动电路的预充阶段中，控制所述起始信号的有效电平依次由第一电位上升至第二电位。

10.一种显示面板，其特征在于，包括如权利要求1-8任一项所述的栅极驱动电路或采用如权利要求9所述的驱动方法的驱动电路。