CN114894046A - 一种通用开关量脉冲智能接口测试卡 - Google Patents
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Abstract
一种通用开关量脉冲智能接口测试卡，包括集成在一块板卡上的：总线控制器，用于提供标准的PCI总线接口和Local总线接口，作为从设备响应PCI总线操作，通过Local总线与FPGA相连，对本地设备进行访问；同时，根据应用需求，作为PCI总线主设备，提供DMA数据传输功能；FPGA，用于与总线控制器的局部时钟信号、地址数据信号、状态控制信号和局部总线仲裁信号进行连接，实现时钟管理、复位管理、中断分配、开关量输入/输出、脉冲量采集/输出以及与其它外围器件的控制逻辑和译码功能。本发明结合总线控制器与FPGA的架构实现标准化设计，实现不同开关量脉冲接口的测试需求，有效提高测试效率。
Description
技术领域
本发明属于武器系统测试领域，具体涉及一种通用开关量脉冲智能接口测试卡。
背景技术
随着导弹武器系统功能、性能等方面的提升，单元测试设备的研制逐渐成为瓶颈。由于各产品的开关量、脉冲信号接口形式具有多样性，很难实现统型，以往设计师需针对每种产品研制专用的单元测试设备进行产品调试、试验，不仅需要投入大量的人力物力，而且会带来开发周期长、重复开发、交换能力弱、可维护性和可扩展性差等缺陷，并且针对脉冲接口的传统测试方法均采用示波器或信号发生器手动测量，测试效率低，容易引入人工误差。
发明内容
本发明的目的在于针对上述现有技术中的问题，提供一种通用开关量脉冲智能接口测试卡，实现各产品测试设备的快速搭建，满足不同开关量脉冲接口的测试需求。
为了实现上述目的，本发明有如下的技术方案：
一种通用开关量脉冲智能接口测试卡，包括集成在一块板卡上的：
总线控制器，用于提供标准的PCI总线接口和Local总线接口，作为从设备响应PCI总线操作，通过Local总线与FPGA相连，对本地设备进行访问；同时，根据应用需求，作为PCI总线主设备，提供DMA数据传输功能；
FPGA，用于与总线控制器的局部时钟信号、地址数据信号、状态控制信号和局部总线仲裁信号进行连接，实现时钟管理、复位管理、中断分配、开关量输入/输出、脉冲量采集/输出以及与其它外围器件的控制逻辑和译码功能。
作为优选，所述总线控制器采用的型号为PCI9030，FPGA采用的型号为XC3S1400AN。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，还包括4种供电电源，分别为VCC、3.3V、VCC3.3V和VCC1.2V，其中VCC和3.3V是工控机通过PCI总线提供的电源，主要为总线控制器桥接芯片以及与总线控制器相连的EEPROM供电；VCC1.2V为FPGA核电压供电，VCC3.3V为FPGA IO及其它接口电路供电；
通过在板卡上设置电源管理芯片LTM4644IY#PBF提供VCC1.2V、VCC3.3V两种电源。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，所述FPGA连接ZPB-2850MHz晶振，晶振信号引入FPGA产生64M时钟进行脉冲计数；
所述EEPROM采用的型号为93LC56，用于存储总线控制器的配置信息。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，还包括RS422隔离脉冲量输入/输出接口，所述RS422隔离脉冲量输入/输出接口基于设置在板卡上的ADM2582E接口芯片搭建，所述的ADM2582E接口芯片与FPGA相连。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，还包括TTL隔离脉冲量\开关量输出接口，所述TTL隔离脉冲量\开关量输出接口基于设置在板卡上的驱动器SN74AHCT16245DGGR、数字隔离器ADuM1400CRWZ以及达林顿阵列ULN2803ADW搭建，用于实现脉冲量\开关量输出，所述的数字隔离器ADuM1400CRWZ、驱动器SN74AHCT16245DGGR和达林顿阵列ULN2803ADW依次与FPGA相连。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，还包括+B/-B隔离开关量输出接口，+B/-B隔离开关量输出接口分别基于设置在板卡上的光MOS固态继电器AQY272A搭建，用于实现隔离开关量输出，光MOS固态继电器AQY272A与FPGA相连。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，还包括TTL隔离脉冲量/开关量采集接口，所述TTL隔离脉冲量/开关量采集接口基于设置在板卡上的光耦HCPL-063L搭建，用于实现TTL隔离脉冲量/开关量采集，光耦HCPL-063L与FPGA相连。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，还包括+B隔离脉冲量/开关量采集接口，所述+B隔离脉冲量/开关量采集接口基于设置在板卡上的光耦HCPL-063L搭建，用于实现+B隔离脉冲量/开关量采集，光耦HCPL-063L与FPGA相连。
作为本发明通用开关量脉冲智能接口测试卡的一种优选方案，对FPGA进行以下设计：
1)开关量逻辑设计：
①输入开关量采集
FPGA使用时钟采集输入开关量的状态并锁存，从指定地址读取锁存的输入开关量状态；
②开关量输出
通过指定地址设置需输出的开关量的状态，FPGA解析关于输出开关量的设定，通过指定管脚输出所需的开关量；
2)脉冲量逻辑设计：
①输入脉冲采集
FPGA使用时钟度量输入脉冲高/低电平周期数；
将输入脉冲高/低电平周期数及FPGA时钟周期作为基础数据，经过变换得到输入脉冲高/低电平宽度、脉冲周期、占空比、脉冲频率，具体求解方式如下：
高电平宽度：输入脉冲高电平周期数*时钟周期；
低电平宽度：输入脉冲低电平周期数*时钟周期；
占空比：输入脉冲高电平周期数/(输入脉冲高电平周期数+输入脉冲低电平周期数)；
脉冲周期：(输入脉冲高电平周期数+输入脉冲低电平周期数)*时钟周期；
脉冲频率：1/输入脉冲周期；
②脉冲输出
通过指定地址设置需输出的脉冲量的特征参数：高/低电平周期数。
相较于现有技术，本发明至少具有如下的有益效果：
针对武器系统各产品开关量接口形态复杂多样的特点，本发明提出一种通用开关量脉冲智能接口测试卡，结合总线控制器与FPGA的架构实现标准化设计，适配所有PCI插槽下的工控机使用，可通过软件配置实现不同开关量脉冲接口的测试需求，可重复利用，不但可以实现核心单元自主可控，实现测试设备的快速搭建，延长测试设备生命周期，缩短研制周期，提升产品竞争力，而且实现了开关量脉冲接口的自动化测试，大幅提高测试效率。
附图说明
图1本发明实施例通用开关量脉冲智能接口测试卡结构框图；
图2本发明实施例VCC1.2V/VCC3.3V电源设计电路图；
图3本发明实施例测试卡的系统时钟设计电路图；
图4本发明实施例EEPROM设计电路图；
图5本发明实施例RS422隔离脉冲量输入/输出接口设计电路图；
图6(a)本发明实施例TTL隔离脉冲量输出接口设计电路图；
图6(b)本发明实施例TTL隔离开关量输出接口设计电路图；
图7(a)本发明实施例+B隔离开关量输出接口设计电路图；
图7(b)本发明实施例-B隔离开关量输出接口设计电路图；
图8本发明实施例TTL隔离脉冲量/开关量采集接口设计电路图；
图9本发明+B隔离脉冲量/开关量采集接口设计电路图。
具体实施方式
下面结合附图对本发明做进一步的详细说明。
参见图1，本发明实施例通用开关量脉冲智能接口测试卡，选用“PCI9030+FPGA”的体系架构实现标准化设计，适配所有PCI插槽下的工控机使用，具有RS422、+B\-B以及TTL等多种硬件接口，可提供48路隔离开关量、脉冲输出以及32路隔离开关量、脉冲采集。
PCI9030是PLX公司的一款总线控制器，在本发明的测试卡中提供标准的PCI总线和Local总线接口，作为从设备响应PCI总线操作，通过Local总线对本地设备进行访问；同时，根据应用需求，可作为PCI总线主设备，提供DMA数据传输功能。
PCI9030主要技术特性有：
支持33MHz、32位PCI总线操作；
支持40MHz、32位Local总线操作；
支持PCI地址与Local地址再映射；
支持84字节标准PCI配置空间；
支持PCI0型配置读、写操作；
支持PCIIO读、写操作；
支持PCIMemory读、写操作；
支持PCI校验产生与检测；
支持PCI中断屏蔽和软中断操作；
支持PCI中速设备响应；
支持128字节写FIFO，用于PCI写数据缓存；
支持64字节读FIFO，用于PCI读数据缓存；
支持132字节Local配置空间，以IO或Memory方式访问；
支持4个Local地址空间，以IO或Memory方式访问；
支持1个扩展ROM空间，以Memory方式访问；
提供9个通用IO；
提供串行SPI接口，时钟频率250KHz，支持连续读操作等。
支持2个Local中断，触发方式可编程；
支持4个Local片选输出，基地址和范围可分别编程设置；
支持2个Local中断，触发方式可编程；
支持4个Local片选输出，基地址和范围可分别编程设置；
提供9个通用IO；
提供串行SPI接口，时钟频率250KHz，支持连续读操作等。
板卡有4种供电电源，分别为VCC、3.3V、VCC3.3V和VCC1.2V，其中VCC和3.3V是工控机通过PCI总线提供的电源，主要为PCI9030桥接芯片以及EEPROM供电；VCC1.2V为FPGA核电压供电，VCC3.3V为FPGA IO及其它接口电路供电。
电源电压、电流要求如下表所示：
参见图2，本发明选用LINEAR公司的电源管理芯片LTM4644IY#PBF为板卡提供VCC1.2V、VCC3.3V两种电源。该芯片供电范围4V～14V，是一款每路输出可提供4A电流(峰值5A)的四通道DC/DC降压型稳压器，支持0.6V～5.5V的输出电源电压范围。每路电源的上电速度可调，且每路之间电压可跟踪。将两路输出电源并联可提供8A负载电流。FB管脚的电阻RFB用于调节输出电压，由公式RFB＝60.4K/(UOUT/0.6-1)可推导出：当电阻选13.3K时，输出3.3V电压；电阻选60.4K时，输出1.2V电压。通过连接TRACK/SS管脚的电容CSS来确定电源的上电速度，由公式tSS＝0.6*Css/2.5uA可推导出：CSS为10000p电容时tSS为2.4ms。
时钟电路设计：本发明实施例选用707厂的ZPB-28 50MHz(3.3V)晶振为板卡提供时钟，该信号引入FPGA产生64M时钟进行脉冲计数，如图3所示。
EEPROM设计：本发明实施例选用ATMEL公司2Kbit的低电压串行存储器93LC56用于存储PCI9030的配置信息。PCI9030有四根信号线用于与EEPROM的连接，分别为：EESK、EEDO、EEDI和EECS，如图4所示。
RS422隔离脉冲量输入/输出接口设计：本发明实施例选用AD公司的接口芯片ADM2582E实现输入输出，该芯片是具备±15kV ESD保护功能的完全集成式隔离数据收发器，包含一个集成式隔离3.3V DC/DC电源，不再需要外部DC/DC隔离模块，从而有助于实现小型化。ADM2582E具备限流和过热关断特性，能够防止输出短路，防止出现由于总线争用而引起功耗过大的情况。其最大输出电流可达±200mA，最大数据率16Mbps，可满足差分形式的开关量信号以及脉冲信号的采集和输出，如图5所示。
TTL隔离脉冲量\开关量输出接口设计：本发明实施例选用TI公司的十六位总线收发器SN74AHCT16245DGGR+AD公司的数字隔离器ADuM1400CRWZ+ST公司的达林顿阵列ULN2803ADW实现脉冲量\开关量输出。其中数字隔离器ADuM1400CRWZ速率可达10Mbps，用于实现3.3V信号至5V信号的电平转换与隔离，隔离后的信号经过SN74AHCT16245DGGR及达林顿ULN2803AD驱动后输出。达林顿ULN2803AD为TTL电平驱动器件，最高输出电压可达50V，负载电流500mA(单通道输出)，可实现2MHz脉冲信号的输出，如图6(a)与图6(b)所示。
+B/-B隔离开关量输出接口设计：本发明实施例选用NAIS公司的光MOS固态继电器AQY272A实现隔离开关量输出，该芯片是光隔离单路常开双向输出电路，负载电压60V，常温时负载电流2A，60℃时负载电流为1.3A。AQY272A的VF典型值为1.16V，IF典型值为10mA，限流电阻选用200Ω，分流电阻选用1K，当控制信号为3.3V时，IF＝(3.3-1.16)/200-1.16/1000＝9.54mA，满足设计要求。其中+B输出接口设计时在AQY272A输出信号端对地增加1个反向二极管2CK75D以及并联2个RII-15-2512-1W-2K J下拉电阻，增加接口设计可靠性的同时满足开关量输出信号上电初始态为低电平的技术要求。-B接口则无需增加额外电路，输出端仅相当于开关使用，接口设计更加灵活，可同时实现+B和-B接口测试，如图7(a)以及图7(b)所示。
TTL隔离脉冲量/开关量采集接口设计：本发明实施例选用AVAGO公司15MBd高速光耦HCPL-063L实现隔离脉冲量/开关量采集。HCPL-063L的VF典型值为1.5V，IF典型值10mA，限流电阻选用270Ω，分流电阻选用499Ω，当控制信号为5V时，IF＝(5-1.5)/270-1.5/499≈10mA，满足光耦导通要求，如图8所示。
+B隔离脉冲量/开关量采集接口设计：本发明实施例选用AVAGO公司15MBd高速光耦HCPL-063L实现隔离脉冲量/开关量采集。HCPL-063L的VF典型值为1.5V，IF典型值10mA，限流电阻选用2KΩ，分流电阻选用499Ω，当控制信号为28V时，IF＝(28-1.5)/2000-1.5/499≈10mA，满足光耦导通要求，如图9所示。
FPGA设计：本发明实施例FPGA选用Xilinx公司的XC3S1400AN芯片，等效门数140万门，Block RAM为576Kb，用户可用的最大I/O有502个，内置16Mbit的加载FLASH，使用时无需使用PROM。该芯片具有功耗低、布线通路丰富、灵活等优点。
本发明实施例FPGA与PCI9030的局部时钟信号、地址数据信号、状态控制信号和局部总线仲裁信号实现无缝连接，主要实现时钟管理、复位管理、中断分配、开关量输入/输出、脉冲量采集/输出、以及与其它外围器件的控制逻辑和译码功能。
本发明实施例FPGA内部模块均使用50MHz晶振过DCM产生64MHz时钟。
1)开关量逻辑设计：
开关量逻辑设计分为输入开关量采集和开关量输出两部分。
①输入开关量采集：FPGA使用时钟采集输入开关量状态(高或低)并锁存，应用软件从指定地址可读取锁存的输入开关量状态。
②开关量输出：应用软件通过指定地址设置需输出的开关量的状态，FPGA解析应用软件关于输出开关量的设定，随后通过指定管脚输出所需的开关量。
2)脉冲量逻辑设计：
脉冲量逻辑设计分为输入脉冲采集和脉冲输出两部分。
①输入脉冲采集：FPGA使用时钟度量输入脉冲高/低电平周期数。在输入脉冲上升沿锁存结果作为低电平周期数，在下降沿锁存结果作为高电平周期数。
上述输入脉冲高/低电平周期数及FPGA时钟周期作为基础数据提供给应用软件，由其经过变换即可得到输入脉冲高/低电平宽度、脉冲周期、占空比、脉冲频率等参数。
具体如下：
高电平宽度：输入脉冲高电平周期数*时钟周期。
低电平宽度：输入脉冲低电平周期数*时钟周期。
占空比：输入脉冲高电平周期数/(输入脉冲高电平周期数+输入脉冲低电平周期数)。
脉冲周期：(输入脉冲高电平周期数+输入脉冲低电平周期数)*时钟周期。
脉冲频率：1/输入脉冲周期。
②脉冲输出：应用软件通过指定地址设置需输出的脉冲量的特征参数：高/低电平周期数。FPGA解析应用软件关于输出脉冲量的设定，按照设定的高/低电平周期数自动循环输出高电平/低电平达到宏观上输出脉冲量的效果。
应用软件设计：
应用软件可同时支持多板卡操作，支持windows xp32位，windows7 32位，该软件提供二次开发应用接口驱动。该软件提供底层板卡级驱动，可满足多种硬件接口测试需求。
①输入开关量采集
函数原型：Level_KI(BYTE CardId,BYTE Channel,BYTE*bLevel)；
输入：CardId：板卡ID,0表示第一张卡,1表示第二张卡,…支持多板卡操作。
Channel:通道号[0,31]
输出：bLevel:开关量状态1表示高，0表示低
功能：读电平开关量状态。
②开关量输出
函数原型：Level_Out(BYTE CardId,BYTE Channel,WORD wdat)；
输入：CardId：板卡ID,0表示第一张卡,1表示第二张卡,…支持多板卡操作。
Channel：通道号[0,47]
wdat:设置值0表示低，1表示高
输出：返回值。
返回值：0表示成功
返回值：-1表示失败
③输入脉冲采集(采集频率)
函数原型：Pulse_KI_Freq(BYTE CardId,BYTE Channel,UINT*Duty_ratio,UINT*freq)；
GioKIOReadULONG(CardId,2,addr_State,&State)；
输入：CardId：板卡ID,0表示第一张卡,1表示第二张卡,…支持多板卡操作。
Channel：通道号[0,31]
输出：返回值。
返回值：0表示正确
返回值：-1表示失败
Duty_ratio：占空比[0,100]
Freq：频率无符号16位
功能：读脉冲信号,返回信号的频率和占空比。
④输入脉冲采集(采集周期)
函数原型：Pulse_KI(BYTE CardId,BYTE Channel,UINT*Low_Period,UINT
*High_Period)；
GioKIOReadULONG(CardId,2,addr_State,&State)；
输入：CardId：板卡ID,0表示第一张卡,1表示第二张卡,…支持多板卡操作。
Channel：通道号[0,31]
输出：返回值。
返回值：0表示正确
返回值：-1表示失败
Low_Period：低电平周期数无符号16位
High_Period：高电平周期数无符号16位
功能：读脉冲信号,返回高低电平周期数。
⑤脉冲输出(配置频率输出)
函数原型：Pulse_Out(BYTE CardId,BYTE Channel,WORD Duty_ratio,DWORDfreq,BYTE Switch)；
输入：CardId：板卡ID,0表示第一张卡,1表示第二张卡,…支持多板卡操作。
Channel：通道号[0,31]
Duty_ratio：占空比[0,100]
Freq：频率[0,536000]单位Hz
Switch：1表示启动,0表示停止
输出：返回值。
返回值：目标地址的数据
返回值：-1表示失败
功能：输出连续脉冲信号,输入参数为占空比和频率。
⑥脉冲输出(配置周期输出)
函数原型：Pulse_Out_ZQ(BYTE CardId,BYTE Channel,WORD low_level,DWORD
high_level,BYTE Switch)
输入：CardId：板卡ID,0表示第一张卡,1表示第二张卡,…支持多板卡操作。
Channel：通道号[0,31]
low_level：低电平周期数
high_level：高电平周期数
Switch：1表示输出,0表示关闭
输出：返回值。
返回值：目标地址的数据
返回值：-1表示失败
功能：输出连续脉冲信号,参数为高低电平周期数。
本发明通用开关量脉冲智能接口测试卡面向武器系统开发了一种基于PCI9030的低成本通用智能接口测试卡设计方法，可通过软件配置实现不同开关量脉冲接口的测试需求，可重复利用，不但可以实现核心单元自主可控，延长测试设备生命周期，缩短研制周期，提升产品竞争力，而且实现了开关量脉冲接口的自动化测试，大幅提高测试效率。
本发明通用开关量脉冲智能接口测试卡的技术指标如下表所示：
表2基于PCI9030的低成本通用智能接口测试卡技术指标
本发明的一种通用开关量脉冲智能接口测试卡选用“PCI9030+FPGA”的体系架构实现标准化设计，适配所有PCI插槽下的工控机使用，具有RS422、+B\-B以及TTL等多种硬件接口，可提供48路隔离开关量、脉冲输出以及32路隔离开关量、脉冲采集，可通过软件配置实现不同开关量脉冲接口的测试需求，满足通用要求的同时实现了开关量脉冲接口的自动化测试，大幅提高测试效率，实现各产品测试设备的快速搭建，为产品研制提供有力保障。
最后，本发明并不局限于上述实施例，在本发明公开的技术方案的基础上，本领域的技术人员根据所公开的技术内容，不需要创造性的劳动就可以对其中的一些技术特征作出一些替换和变形，这些替换和变形均在本发明的保护范围之内。
Claims (10)
1.一种通用开关量脉冲智能接口测试卡，其特征在于，包括集成在一块板卡上的：
总线控制器，用于提供标准的PCI总线接口和Local总线接口，作为从设备响应PCI总线操作，通过Local总线与FPGA相连，对本地设备进行访问；同时，根据应用需求，作为PCI总线主设备，提供DMA数据传输功能；
FPGA，用于与总线控制器的局部时钟信号、地址数据信号、状态控制信号和局部总线仲裁信号进行连接，实现时钟管理、复位管理、中断分配、开关量输入/输出、脉冲量采集/输出以及与其它外围器件的控制逻辑和译码功能。
2.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，所述总线控制器采用的型号为PCI9030，FPGA采用的型号为XC3S1400AN。
3.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，还包括4种供电电源，分别为VCC、3.3V、VCC3.3V和VCC1.2V，其中VCC和3.3V是工控机通过PCI总线提供的电源，主要为总线控制器桥接芯片以及与总线控制器相连的EEPROM供电；VCC1.2V为FPGA核电压供电，VCC3.3V为FPGA IO及其它接口电路供电；
通过在板卡上设置电源管理芯片LTM4644IY#PBF提供VCC1.2V、VCC3.3V两种电源。
4.根据权利要求3所述通用开关量脉冲智能接口测试卡，其特征在于，所述FPGA连接ZPB-28 50MHz晶振，晶振信号引入FPGA产生64M时钟进行脉冲计数；
所述EEPROM采用的型号为93LC56，用于存储总线控制器的配置信息。
5.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，还包括RS422隔离脉冲量输入/输出接口，所述RS422隔离脉冲量输入/输出接口基于设置在板卡上的ADM2582E接口芯片搭建，所述的ADM2582E接口芯片与FPGA相连。
6.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，还包括TTL隔离脉冲量\开关量输出接口，所述TTL隔离脉冲量\开关量输出接口基于设置在板卡上的驱动器SN74AHCT16245DGGR、数字隔离器ADuM1400CRWZ以及达林顿阵列ULN2803ADW搭建，用于实现脉冲量\开关量输出，所述的数字隔离器ADuM1400CRWZ、驱动器SN74AHCT16245DGGR和达林顿阵列ULN2803ADW依次与FPGA相连。
7.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，还包括+B/-B隔离开关量输出接口，+B/-B隔离开关量输出接口分别基于设置在板卡上的光MOS固态继电器AQY272A搭建，用于实现隔离开关量输出，光MOS固态继电器AQY272A与FPGA相连。
8.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，还包括TTL隔离脉冲量/开关量采集接口，所述TTL隔离脉冲量/开关量采集接口基于设置在板卡上的光耦HCPL-063L搭建，用于实现TTL隔离脉冲量/开关量采集，光耦HCPL-063L与FPGA相连。
9.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于，还包括+B隔离脉冲量/开关量采集接口，所述+B隔离脉冲量/开关量采集接口基于设置在板卡上的光耦HCPL-063L搭建，用于实现+B隔离脉冲量/开关量采集，光耦HCPL-063L与FPGA相连。
10.根据权利要求1所述通用开关量脉冲智能接口测试卡，其特征在于：
所述的FPGA进行以下设计：
1)开关量逻辑设计：
①输入开关量采集
FPGA使用时钟采集输入开关量的状态并锁存，从指定地址读取锁存的输入开关量状态；
②开关量输出
通过指定地址设置需输出的开关量的状态，FPGA解析关于输出开关量的设定，通过指定管脚输出所需的开关量；
2)脉冲量逻辑设计：
①输入脉冲采集
FPGA使用时钟度量输入脉冲高/低电平周期数；
将输入脉冲高/低电平周期数及FPGA时钟周期作为基础数据，经过变换得到输入脉冲高/低电平宽度、脉冲周期、占空比、脉冲频率，具体求解方式如下：
高电平宽度：输入脉冲高电平周期数*时钟周期；
低电平宽度：输入脉冲低电平周期数*时钟周期；
占空比：输入脉冲高电平周期数/(输入脉冲高电平周期数+输入脉冲低电平周期数)；
脉冲周期：(输入脉冲高电平周期数+输入脉冲低电平周期数)*时钟周期；
脉冲频率：1/输入脉冲周期；
②脉冲输出
通过指定地址设置需输出的脉冲量的特征参数：高/低电平周期数。
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