CN114882832B - 像素驱动电路、显示面板和驱动方法 - Google Patents

Abstract

本申请提供一种像素驱动电路、显示面板和驱动方法。驱动电路包括驱动晶体管、发光元件、发光控制模块、存储模块、数据写入模块、复位模块以及调节模块。本申请提供的驱动电路、显示面板以及驱动方法通过设置调节模块对第二节点的电位直接进行调整，增大驱动晶体管的栅源压差，提高发光元件的发光亮度，大幅增加显示面板的亮度。

Description

像素驱动电路、显示面板和驱动方法

技术领域

本申请涉及显示技术领域，具体涉及一种像素驱动电路、显示面板和驱动方法。

背景技术

Mini-LED(Mini Light-Emitting Diode，迷你发光二极管)以及Micro-LED(MicroLight-Emitting Diode，微米发光二极管)统称为MLED，MLED作为新一代显示技术，展示出高对比度、高色域、高响应速度、广视角等显示特性。因此，MLED被广泛地应用于高性能显示领域中。

MLED的驱动属于电流驱动，因此，在MLED显示面板中，MLED的发光亮度取决于其像素驱动电路流经其驱动晶体管的电流，即取决于驱动晶体管的尺寸以及驱动晶体管的栅源压差。在现有技术中，一般通过调整驱动晶体管与像素驱动电路中其他晶体管之间的尺寸比例关系以及时序，实现对驱动晶体管栅源压差的调节，从而对MLED的发光亮度进行调整。

发明内容

本申请提供一种新的像素驱动电路、显示面板和驱动方法，通过直接对驱动晶体管的源极处的电位进行调整，以提升栅源压差，从而大幅增加显示面板的亮度。

第一方面，本申请提供一种像素驱动电路，包括：

驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的源极与漏极中的一者与第二节点电连接；

发光控制模块，所述发光控制模块接入发光控制信号，并分别与所述驱动晶体管的源极和漏极中的另一者以及第一电源端电连接，所述发光控制模块用于在所述发光控制信号的控制下，将所述第一电源端提供的第一电压输出至所述驱动晶体管的源极和漏极中的另一者；

存储模块，所述存储模块的第一端与所述第一节点电连接，所述存储模块的第二端与所述第二节点电连接；

数据写入模块，所述数据写入模块接入数据信号以及第一控制信号，并与所述第一节点电连接，所述数据写入模块用于在所述第一控制信号的控制下，将所述数据信号输出至所述第一节点；

复位模块，所述复位模块接入复位信号以及第二控制信号，并与所述第二节点电连接，所述复位模块用于在所述第二控制信号的控制下，将所述复位信号输出至所述第二节点；

调节模块，所述调节模块接入时钟信号以及第三控制信号，并与所述存储模块电连接，所述调节模块用于在所述第三控制信号的控制下，基于所述时钟信号，调节所述第二节点的电位；

发光元件，所述发光元件的第一端与所述第二节点电连接，所述发光元件的第二端与第二电源端电连接。

在本申请提供的像素驱动电路中，所述存储模块包括第一电容；

所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述第二节点电连接。

在本申请提供的像素驱动电路中，所述调节模块包括电压调节单元以及电容耦合单元；

所述电压调节单元接入所述时钟信号以及所述第三控制信号，并与第三节点电连接，所述电压调节单元用于在所述第三控制信号的控制下，将所述时钟信号输出至所述第三节点；

所述电容耦合单元的第一端与所述第三节点电连接，所述电容耦合单元的第二端与所述存储模块的第二端电连接，所述电容耦合单元用于基于所述第三节点的电位，调节所述第二节点的电位。

在本申请提供的像素驱动电路中，所述电压调节单元包括第一晶体管；

所述第一晶体管的栅极接入所述第三控制信号，所述第一晶体管的源极和漏极中的一者接入所述时钟信号，所述第一晶体管的源极和漏极中的另一者与所述第三节点电连接。

在本申请提供的像素驱动电路中，所述电容耦合单元包括第二电容；

所述第二电容的第一端与所述第三节点电连接，所述第二电容的第二端与所述存储模块的第二端电连接。

在本申请提供的像素驱动电路中，所述存储模块包括第一电容以及第二电容；

所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与第三节点电连接；

所述第二电容的第一端与所述第三节点电连接，所述第二电容的第二端与所述第一节点电连接。

在本申请提供的像素驱动电路中，所述调节模块包括电压调节单元以及调节开关单元；

所述电压调节单元接入所述时钟信号以及所述第三控制信号，并与所述调节开关单元电连接，所述电压调节单元用于在所述第三控制信号的控制下，将所述时钟信号输出至所述调节开关单元；

所述调节开关单元分别与所述第一节点以及所述第三节点电连接，所述调节开关单元用于基于所述第一节点的电位，将所述时钟信号输出至所述第三节点，以使所述存储模块基于所述第三节点的电位，调节所述第二节点的电位。

在本申请提供的像素驱动电路中，所述电压调节单元包括第一晶体管；

所述第一晶体管的栅极接入所述第三控制信号，所述第一晶体管的源极和漏极中的一者接入所述时钟信号，所述第一晶体管的源极和漏极中的另一者与所述调节开关单元电连接。

在本申请提供的像素驱动电路中，所述调节开关单元包括第二晶体管；

所述第二晶体管的栅极与所述第一节点电连接，所述第二晶体管的源极和漏极中的一者与所述电压调节单元电连接，所述第二晶体管的源极和漏极中的另一者与所述第三节点电连接。

在本申请提供的像素驱动电路中，所述发光控制模块包括第三晶体管；

所述第三晶体管的栅极接入所述发光控制信号，所述第三晶体管的源极和漏极中的一者与所述第一电源端电连接，所述第三晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电连接。

在本申请提供的像素驱动电路中，所述数据写入模块包括第四晶体管，所述第四晶体管的栅极接入所述第一控制信号，所述第四晶体管的源极和漏极中的一者接入所述数据信号，所述第四晶体管的源极和漏极中的另一者与所述第一节点电连接。

在本申请提供的像素驱动电路中，所述复位模块包括第五晶体管，所述第五晶体管的栅极接入所述第二控制信号，所述第五晶体管的源极和漏极中的一者接入所述复位信号，所述第五晶体管的源极和漏极中的另一者与所述第二节点电连接。

第二方面，本申请还提供一种显示面板，包括：

数据线，所述数据线用于提供数据信号；

复位线，所述复位线用于提供复位信号；

时钟线，所述时钟线用于提供时钟信号；

第一扫描线，所述第一扫描线用于提供发光控制信号；

第二扫描线，所述第二扫描线用于提供第一控制信号；

第三扫描线，所述第三扫描线用于提供第二控制信号；

第四扫描线，所述第四扫描线用于提供第三控制信号；以及，

如前述任一像素驱动电路，所述像素驱动电路与所述数据线、所述复位线、所述时钟线、所述第一扫描线、所述第二扫描线、所述第三扫描线以及第四扫描线电连接。

第三方面，本申请还提供一种显示面板的驱动方法，包括：

预充电阶段，所述数据写入模块将所述数据信号提供至所述第一节点，所述复位模块将所述复位信号提供至所述第二节点，所述调节模块基于所述时钟信号得到初始电位；

稳压阶段，所述数据写入模块继续将所述数据信号提供至所述第一节点，所述调节模块继续基于所述时钟信号得到初始电位，且所述复位模块停止将所述复位信号提供至所述第二节点；

降压阶段，所述数据写入模块继续将所述数据信号提供至所述第一节点，所述调节模块继续基于所述时钟信号得到初始电位，且所述复位模块停止将所述复位信号提供至所述第二节点，其中，所述时钟信号由高电位跳变至低电位；

升压阶段，所述数据写入模块停止将所述数据信号提供至所述第一节点，且所述复位模块停止将所述复位信号提供至所述第二节点，所述发光控制模块将所述第一电源端供应的所述第一电压输出至所述驱动晶体管，以提升所述第二节点的电位至预设电位；

发光阶段，所述发光元件基于所述预设电位发光。

在本申请提供的显示面板的驱动方法中，所述预充电阶段包括：

第一子阶段，所述数据写入模块将所述数据信号提供至所述第一节点，所述复位模块将所述复位信号提供至所述第二节点，其中，所述数据信号以及所述复位信号为低电位；

第二子阶段，所述数据写入模块继续将所述数据信号提供至所述第一节点，所述复位模块继续将所述复位信号提供至所述第二节点，所述调节模块基于所述时钟信号得到所述初始电位，其中，所述数据信号由低电位跳变至高电位，所述复位信号维持为低电位。

本申请提供的像素驱动电路、显示面板和驱动方法，通过设置调节模块对第二节点的电位直接进行调整，增大驱动晶体管的栅源压差，提高发光元件的发光亮度，从而大幅增加显示面板的亮度。

附图说明

图1为本申请实施例提供的像素驱动电路的第一种结构示意图；

图2为本申请实施例提供的像素驱动电路的第二种结构示意图；

图3为图2所示的存储模块与调节模块的电路连接示意图；

图4为本申请实施例提供的像素驱动电路的第三种结构示意图；

图5为图4所示的存储模块与调节模块的电路连接示意图；

图6为图1至图5所示的发光控制模块的结构示意图；

图7为图1至图5所示的数据写入模块的结构示意图；

图8为图1至图5所示的复位模块的结构示意图；

图9为本申请实施例提供的像素驱动电路的第一种电路示意图；

图10为图9所示的像素驱动电路的时序图；

图11为图9所示的像素驱动电路在图10所示时序下的预充电阶段的通路示意图；

图12为图9所示的像素驱动电路在图10所示驱动时序下的第一子阶段的通路示意图；

图13为图9所示的像素驱动电路在图10所示驱动时序下的第二子阶段的通路示意图；

图14为图9所示的像素驱动电路在图10所示驱动时序下的稳压阶段的通路示意图；

图15为图9所示的像素驱动电路在图10所示驱动时序下的降压阶段的通路示意图；

图16为图9所示的像素驱动电路在图10所示驱动时序下的升压阶段的通路示意图；

图17为图9所示的像素驱动电路在图10所示驱动时序下的发光阶段的通路示意图；

图18为本申请实施例提供的像素驱动电路的第二种电路示意图；

图19为图18所示的像素驱动电路的时序图；

图20为图18所示的像素驱动电路在图19所示时序下的预充电阶段的通路示意图；

图21为图18所示的像素驱动电路在图19所示时序下的第一子阶段的通路示意图；

图22为图18所示的像素驱动电路在图19所示时序下的第二子阶段的通路示意图；

图23为图18所示的像素驱动电路在图19所示时序下的稳压阶段的通路示意图；

图24为图18所示的像素驱动电路在图19所示时序下的降压阶段的通路示意图；

图25为图18所示的像素驱动电路在图19所示时序下的浮置阶段的通路示意图；

图26为图18所示的像素驱动电路在图19所示时序下的升压阶段以及发光阶段的通路示意图；

图27为本申请实施例提供的显示面板的结构示意图；

图28为本申请实施例提供的显示面板的驱动方法的步骤示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。由于本申请采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

请参阅图1，图1为本申请实施例提供的像素驱动电路的第一种结构示意图。如图1所示，本申请实施例提供的像素驱动电路100包括驱动晶体管T0、发光控制模块101、存储模块102、数据写入模块103、复位模块104、调节模块105以及发光元件D。需要说明的是，发光元件D可以为MLED，也可以为有机发光二极管。

其中，驱动晶体管T0的栅极与第一节点g电连接，驱动晶体管T0的源极和漏极中的一者与第二节点s电连接，驱动晶体管T0的源极和漏极中的另一者与发光控制模块101电连接。发光控制模块101接入发光控制信号EM，并分别与驱动晶体管T0的源极和漏极中的另一者以及第一电源端VDD电连接。存储模块102的第一端与第一节点g电连接，存储模块102的第二端与第二节点s电连接。数据写入模块103接入数据信号Data以及第一控制信号S1，并与第一节点g电连接。复位模块104接入复位信号Vref以及第二控制信号S2，并与第二节点s电连接。调节模块105接入时钟信号CK以及第三控制信号S3，并与存储模块102电连接。发光元件D的第一端与第二节点s电连接，发光元件D的第二端与第二电源端VSS电连接。

具体的，驱动晶体管T0用于驱动发光元件D发光。发光控制模块101用于在发光控制信号EM的控制下，将第一电源端VDD提供的第一电压输出至驱动晶体管T0的源极和漏极中的另一者。存储模块102用于存储第一节点g以及第二节点s的电位。数据写入模块103用于在第一控制信号S1的控制下，将数据信号Data输出至第一节点g。复位模块104用于在第二控制信号S2的控制下，将复位信号Vref输出至第二节点s。调节模块105用于在第三控制信号S3的控制下，基于时钟信号CK，调节第二节点s的电位。

需要注意的是，第一电源端VDD和第二电源端VSS均用于输出预设电压值。此外，在本申请实施例中，第一电源端VDD的电位大于第二电源端VSS的电位。具体的，第二电源端VSS可以为接地端，当然，第二电源端还可以为其它。

本申请实施例提供的像素驱动电路100，通过设置调节模块105对驱动晶体管T0在第二节点s的电位直接进行调整，使第一节点g的电位与第二节点s的电位之间的差值增大，以增大驱动晶体管T0的栅源压差，从而提高发光元件D的发光亮度。

在一些实施例中，请参阅图2以及图1，图2为本申请实施例提供的像素驱动电路的第二种结构示意图。如图2所示，本实施例与前述实施的区别在于：在本实施例提供的像素驱动电路100中，调节模块105与存储模块102的第二端电连接。存储模块102包括第一电容C1，调节模块105包括电压调节单元1051以及电容耦合单元1052。

其中，第一电容C1的第一端与第一节点g电连接，第一电容C1的第二端与第二节点s电连接。电压调节单元1051接入时钟信号CK以及第三控制信号S3，并与第三节点a电连接。电容耦合单元1052的第一端与第三节点a电连接，电容耦合单元1052的第二端与存储模块102的第二端电连接。

具体的，电压调节单元1051用于在第三控制信号S3的控制下，将时钟信号CK输出至第三节点a。电容耦合单元1052用于基于第三节点a的电位，调节存储模块102的第二端的电位，即调节第二节点s的电位。

在一些具体的实施例中，请参阅图3以及图2，图3为图2所示的存储模块与调节模块的电路连接示意图。如图3所示，电压调节单元1051包括第一晶体管T1，其中，第一晶体管T1的栅极接入第三控制信号S3，第一晶体管T1的源极和漏极中的一者接入时钟信号CK，第一晶体管T1的源极和漏极中的另一者与第三节点a电连接。

在一些具体的实施例中，请继续参阅图3以及图2。电容耦合单元1052包括第二电容C2，其中，第二电容C2的第一端与第三节点a电连接，第二电容C2的第二端与存储模块102的第二端电连接。具体的，即第二电容C2的第二端与第一电容C1的第二端电连接。

在一些实施例中，请参阅图4以及图1，图4为本申请实施例提供的像素驱动电路的第三种结构示意图。如图4所示，本实施例与前述实施的区别在于：在本实施例提供的像素驱动电路100中，存储模块102包括串联设置的第一电容C1以及第二电容C2，调节模块105包括电压调节单元1051以及调节开关单元1053。

其中，第一电容C1的第一端与第二节点s电连接，第一电容C1的第二端与第三节点a电连接。第二电容C2的第一端与第三节点a电连接，第二电容C2的第二端与第一节点g电连接。电压调节单元1051接入时钟信号CK以及第三控制信号S3，并与调节开关单元1053电连接。调节开关单元1053分别与第一节点g以及第三节点a电连接。

值得一提的是，电压调节单元1051用于在第三控制信号S3的控制下，将时钟信号CK输出至调节开关单元1053。调节开关单元1053用于基于第一节点g的电位，将时钟信号CK输出至第三节点a，调节第二节点s的电位。

在一些具体的实施例中，请参阅图5以及图4，图5为图4中存储模块与调节模块的电路示意图。如图5所示，电压调节单元1051包括第一晶体管T1，第一晶体管T1的栅极接入第三控制信号S3，第一晶体管T1的源极和漏极中的一者接入时钟信号CK，第一晶体管T1的源极和漏极中的另一者与调节开关单元1053电连接。

在一些具体的实施例中，请继续参阅图5以及图4。调节开关单元1053包括第二晶体管T2，第二晶体管T2的栅极与第一节点g电连接，第二晶体管T2的源极和漏极中的一者与电压调节单元1051电连接，第二晶体管T2的源极和漏极中的另一者与第三节点a电连接。

在一些实施例中，请参阅图6，图6为图1至图5所示的发光控制模块的结构示意图。如图6所示，发光控制模块101包括第三晶体管T3，第三晶体管T3的栅极接入发光控制信号EM，第三晶体管T3的源极和漏极中的一者与第一电源端VDD电连接，第三晶体管T3的源极和漏极中的另一者与驱动晶体管T0的源极和漏极中的另一者电连接。

在一些实施例中，第三晶体管T3与驱动晶体管T0选用相同尺寸的晶体管，以使第三晶体管T3与驱动晶体管T0的压降尽可能的减小。

在一些实施例中，请参阅图7，图7为图1至图5所示的数据写入模块的结构示意图。如图7所示，数据写入模块103包括第四晶体管T4，第四晶体管T4的栅极接入第一控制信号S1，第四晶体管T4的源极和漏极中的一者接入数据信号Data，第四晶体管T4的源极和漏极中的另一者与第一节点g电连接。

在一些实施例中，请参阅图8，图8为图1至图5所示的复位模块的结构示意图。如图8所示，复位模块104包括第五晶体管T5，第五晶体管T5的栅极接入第二控制信号S2，第五晶体管T5源极和漏极中的一者接入复位信号Vref，第五晶体管T5源极和漏极中的另一者与第二节点s电连接。

在一个具体的实施例中，请参阅图9，图9为本申请实施例提供的像素驱动电路的第一种电路示意图。如图9所示，像素驱动电路200包括驱动晶体管T0、发光控制模块101、存储模块102、数据写入模块103、复位模块104、调节模块105以及发光元件D。其中，存储模块102包括第一电容C1。调节模块105包括电压调节单元1051以及电容耦合单元1052。电压调节单元1051包括第一晶体管T1。电容耦合单元1052包括第二电容C2。发光控制模块101包括第三晶体管T3。数据写入模块103包括第四晶体管T4。复位模块104包括第五晶体管T5。

具体的，驱动晶体管T0的栅极与第一节点g电连接，驱动晶体管T0的源极和漏极中的一者与第二节点s电连接，驱动晶体管T0的源极和漏极中的另一者与第三晶体管T3的源极和漏极中的一者电连接，从而驱动晶体管T0基于第一节点g的电位，将第三晶体管T3的源极和漏极中的一者提供的电位，输出至第二节点s。

第三晶体管T3的栅极接入发光控制信号EM，第三晶体管T3的源极和漏极中的另一者与第一电源端VDD电连接，从而第三晶体管T3在发光控制信号EM的控制下，将第一电源端VDD提供的第一电压输出至驱动晶体管T0的源极和漏极中的另一者。

第四晶体管T4的栅极接入第一控制信号S1，第四晶体管T4的源极和漏极中的一者接入数据信号Data，第四晶体管T4的源极和漏极中的另一者与第一节点g电连接，从而第四晶体管T4基于第一控制信号S1，将数据信号Data提供至第一节点g。

第五晶体管T5的栅极接入第二控制信号S2，第五晶体管T5的源极和漏极中的一者接入复位信号Vref，第五晶体管T5的源极和漏极中的另一者与第二节点s电连接，从而第五晶体管T5基于第二控制信号S2，将复位信号Vref提供至第二节点s。

第一电容C1的第一端与第一节点g电连接，第一电容C1的第二端与第二节点s电连接，从而存储第一节点g的电位以及第二节点s的电位。

第一晶体管T1的栅极接入第三控制信号S3，第一晶体管T1的源极和漏极中的一者接入时钟信号CK，第一晶体管T1的源极和漏极中的另一者与第三节点a电连接，从而第一晶体管T1基于第三控制信号S3，将时钟信号提供至第三节点a，以调节第三节点a的电位。第二电容C2的第一端与第三节点a电连接，第二电容C2的第二端与第一电容C1的第二端电连接，从而第二电容C2基于第三节点s的电位，对第二节点s的电位进行调节。发光元件D的第一端与第二节点g电连接，发光元件D的第二端与第二电源端VSS电连接，从而发光元件D基于第二节点g的电位发光。

需要说明的是，本申请实施例提供的像素驱动电路200采用5T2C(5个晶体管以及2个电容)结构，通过控制第一晶体管T1的开启以及关闭，结合第二电容C2的耦合作用，对第二节点s的电位直接进行调节，从而增加第一节点g与第二节点s之间的电位差，有利于增大发光元件D的发光亮度。

请参阅图10，图10为图9所示的像素驱动电路的时序图。发光控制信号EM、第一控制信号S1、第二控制信号S2、第三控制信号S3、数据信号Data、复位信号Vref以及时钟信号CK相组合先后对应于预充电阶段t1、稳压阶段t2、降压阶段t3、升压阶段t4以及发光阶段t5。

在一些实施例中，预充电阶段t1，第一控制信号S1、第二控制信号S2以及第三控制信号S3均为高电位，发光控制信号EM为低电位。此时，时钟信号CK为高电位，复位信号Vref为低电位。

在一些具体的实施例中，预充电阶段t1包括第一子阶段t11以及第二子阶段t12。

其中，第一子阶段t11，第一控制信号S1、第二控制信号S2以及第三控制信号S3均为高电位，发光控制信号EM为低电位。此时，时钟信号CK为高电位，复位信号Vref为低电位。并且，数据信号Data为低电位。

其中，第二子阶段t12，第一控制信号S1、第二控制信号S2以及第三控制信号S3均为高电位，发光控制信号EM为低电位。此时，时钟信号CK为高电位，复位信号Vref为低电位。并且，数据信号Data为高电位。

在一些实施例中，稳压阶段t2，第一控制信号S1以及第三控制信号S3为高电位，发光控制信号EM以及第二控制信号S2为低电位。此时，数据信号Data以及时钟信号CK均为高电位。复位信号Vref为低电位。

在一些实施例中，降压阶段t3，第一控制信号S1以及第三控制信号S3为高电位，发光控制信号EM以及第二控制信号S2为低电位。此时，数据信号Data为高电位，时钟信号CK和复位信号Vref均为低电位。

在一些实施例中，升压阶段t4，发光控制信号EM以及第三控制信号S3为高电位，第一控制信号S1以及第二控制信号S2为低电位。此时，时钟信号CK和复位信号Vref均为低电位。此时，由于第四晶体管T4关闭，数据信号Data可以为高电位，也可以为低电位。

在一些实施例中，发光阶段t5，发光控制信号EM为高电位，第一控制信号S1、第二控制信号S2均为低电位。此时，时钟信号CK和复位信号Vref均为低电位。第三控制信号S3可以为高电位，也可以为低电位。如果数据信号Data在升压阶段t4为高电位，则在发光阶段t5，数据信号Data可以先为高电位，后跳变为低电位。如果数据信号Data在升压阶段t4为低电位，则在发光阶段t5，数据信号Data仍为低电位。

在一些实施例中，驱动晶体管T0、第一晶体管T1、第三晶体管T3、第四晶体管T4以及第五晶体管T5可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的一种或者多种。进一步的，可以设置本申请实施例提供的像素驱动电路200中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素驱动电路200造成的影响。

具体的，请参阅图10和图11，图11为图9所示的像素驱动电路在图10所示时序下的预充电阶段的通路示意图。

在预充电阶段t1，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下打开，数据信号Data写入第一节点g，从而写入驱动晶体管T0的栅极，以实现对第一节点g的预充电，即实现对驱动晶体管T0的栅极的预充电。

在预充电阶段t1，第二控制信号S2为高电位，第五晶体管T5在第二控制信号S2的高电位控制下打开，复位信号Vref写入第二节点s，即写入驱动晶体管T0的源极和漏极中的一者，以实现对第二节点s的预充电，即实现对驱动晶体管T0的源极和栅极中的一者预充电。

在预充电阶段t1，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下打开，时钟信号CK写入第三节点a，以实现对第三节点a的预充电，此时，时钟信号CK为高电位。

与此同时，在预充电阶段t1，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

进一步的，请参阅图10和图12，图12为图9所示的像素驱动电路在图10所示驱动时序下的第一子阶段的通路示意图。

在第一子阶段t11，第二控制信号S2为高电位，第五晶体管T5在第二控制信号S2的高电位控制下打开，复位信号Vref写入第二节点s，从而写入驱动晶体管T0的源极和漏极的一者，对第二节点s的电位进行清零，从而对驱动晶体管T0源极和漏极中的一者的电位进行清零。

在第一子阶段t11，第三控制信号S3可以为高电位，也可以为低电位。当第三控制信号S3为低电位时，第一晶体管T1关闭。当第三控制信号S3为高电位时，第一晶体管T1打开，从而将CK信号提供至第三节点，对第三节点的电位进行初始化。因此，在第一子阶段t11中，CK信号可以为高电位，CK信号也可以为低电位。CK信号为高电位时，对第三节点a进行充电。CK信号为低电位时，对第三节点a的电位进行清零。

在第一子阶段t11，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下打开，数据信号Data写入第一节点g。需要注意的是，由于数据信号Data为低电位，从而驱动晶体管T0关闭。与此同时，在第一子阶段t11，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

进一步的，请参阅图10以及图13，图13为图9所示的像素驱动电路在图10所示驱动时序下的第二子阶段的通路示意图。

在第二子阶段t12，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下打开，而数据信号Data为高电位，数据信号Data的高电位经第四晶体管T4写入第一节点g，对第一节点g进行充电，从而对驱动晶体管T0的栅极进行充电。

在第二子阶段t12，第二控制信号S2为高电位，第五晶体管T5在第二控制信号S2的高电位控制下打开，复位信号Vref没有变化，复位信号Vref写入第二节点s，从而写入驱动晶体管T0的源极和漏极的一者，对第二节点s进行预充电，从而对驱动晶体管T0源极和漏极中的一者的进行充电。

在第二子阶段t12，第三控制信号S3和时钟信号CK均为高电位，第一晶体管T1在第三控制信号S3的高电位控制下打开，时钟信号CK写入第三节点a，以实现对第三节点a的预充电。

需要注意的是，在第二子阶段t12，由于数据信号Data为高电位，从而驱动晶体管T0打开。与此同时，在第二子阶段t12，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

具体的，请参阅图10和图14，图14为图9所示的像素驱动电路在图10所示时序下的稳压阶段的通路示意图。

在稳压阶段t2，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下维持开启状态，使为高电位的数据信号Data写入第一节点g，从而维持第一节点g的电位。

在稳压阶段t2，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下维持开启状态，使为高电位的时钟信号CK写入第三节点a，从而维持第三节点a的电位。

在稳压阶段t2，第二控制信号S2为低电位，使得第五晶体管T5关闭，第一电容C1维持第二节点s的电位，此时第二节点s处无电流经过，满足电荷守恒条件。

需要注意的是，在稳压阶段t2，由于第一节点g为高电位，从而驱动晶体管T0维持开启状态。与此同时，在稳压阶段t2，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

进一步的，请参阅图10以及图15，图15为图9所示的像素驱动电路在图10所示驱动时序下的降压阶段的通路示意图。

在降压阶段t3，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下维持开启状态，使为高电位的数据信号Data写入第一节点g，从而维持第一节点g的电位。

在降压阶段t3，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下维持开启状态，并且，时钟信号CK由高电位跳变为低电位，使低电位的时钟信号CK写入第三节点a，从而第三节点a的电位降低。由于第二电容C2两端的电压不能突变，因此，第三节点a电位降低使第二节点s电位降低。第二节点s降低后的电位可以由以下公式表示：Vs＝ΔVa*C2/(C1+C2)，其中，Vs为第二节点s的电位，ΔVa为第三节点a的电位变化量。

在降压阶段t3，由于数据信号Data仍为高电位，第一节点g的电位得到维持，从而驱动晶体管T0维持开启状态。与此同时，在降压阶段t3，由于发光控制信号EM以及第二控制信号S2均为低电位，使得第三晶体管T3和第五晶体管T5均关闭。

具体的，请参阅图10以及图16，图16为图9所示的像素驱动电路在图10所示驱动时序下的升压阶段的通路示意图。

在升压阶段t4，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下维持开启状态，并且，时钟信号CK为低电位，使第三节点a维持在低电位。

在升压阶段t4，发光控制信号EM为高电位，第三晶体管T3在发光控制信号EM为高电位的控制下开启，第三晶体管T3将第一电源端VDD提供的第一电压输出至驱动晶体管T0的源极和漏极中的另一者。

在升压阶段t4，第一控制信号S1为低电位，第四晶体管T4关闭，在第一电容C1的作用下，驱动晶体管T0打开，从而驱动晶体管T0将第一电源端VDD提供的第一电压输出至第二节点s，抬升第二节点s的电位至预设电位V_LED，以使发光元件D在下一阶段基于预设电位V_LED发光，第二节点s的电位变化量可以由以下公式表示：ΔVs＝V_LED-ΔVa*C2/(C1+C2)，其中，ΔVs为第二节点s的电位变化量。

需要注意的是，此阶段第一晶体管T1未关闭，因此，第三节点a的电位不变。第二节点s的电位变化量通过第一电容C1传输至第一节点g，使第一节点g的电位上升。上升后的第一节点g的电位可以由以下公式表示：Vg＝Vdata+[V_LED-ΔVa*C2/(C1+C2)]，其中，Vdata指升压阶段t4之前，第一节点g的电位。

具体的，请参阅图10以及图17，图17为图9所示的像素驱动电路在图10所示驱动时序下的发光阶段的通路示意图。

在发光阶段t5，发光控制信号EM为高电位，第三晶体管T3在发光控制信号EM为高电位的控制下维持开启状态，第三晶体管T3将第一电源端VDD提供的第一电压输出至驱动晶体管T0的源极和漏极中的另一者。基于第一节点g的电位仍为高电位，驱动晶体管T0维持开启状态，从而使第二节点s的电位维持在预设电位V_LED，发光元件D基于预设电位V_LED发光。

需要注意的是，在发光阶段t5，第二节点s的电位不变，第一电容C1以及第二电容C2不会对第二节点s造成影响，因此，第一晶体管T1可以不关闭。但是，第一晶体管T1关闭可以避免提供时钟信号CK的信号线上的其它波形对当前像素驱动电路产生影响。

在本实施例提供的像素驱动电路200中，通过设置调节模块105对第二节点s的电位直接进行调整，使第一节点g的电位与第二节点s的电位之间的差值增大，以增大驱动晶体管T0的栅源压差，从而提高发光元件D的发光亮度。

基于像素驱动电路200以及图10所示的时序图，设定第一电容C1和第二电容均为1pF，时钟信号CK的高电位和数据信号Data的高电位均为10V，时钟信号CK的低电位和数据信号Data的低电位均为0V，实验模拟结果表明：在降压阶段t3，第二节点s的电位最小为-5.3V；在发光阶段t5，第一节点g的电位为16.3V；流经发光元件D的电流为54.24uA。而在传统3T1C像素驱动电路中，第一节点g的电位为10.1V，第二节点s的电位为1.17V，流经发光元件D的电流为26.2uA。从而本申请实施例提供的像素驱动电路优于传统3T1C像素驱动电路。

在一个具体的实施例中，请参阅图18，图18为本申请实施例提供的像素驱动电路的第二种电路示意图。如图18所示，本实施例提供的像素驱动电路300与前述实施例提供的像素驱动电路200的区别在于：在像素驱动电路300中，存储模块102包括串联设置的第一电容C1和第二电容C2。调节模块105包括电压调节单元1051以及调节开关单元1053。电压调节单元1051包括第一晶体管T1。调节开关单元1053包括第二晶体管T2。

具体的，第一电容C1的第一端与第二节点s电连接，第一电容C1的第二端与第三节点a电连接。第二电容C2的第一端与第三节点a电连接，第二电容C2的第二端与第一节点g电连接。从而第一电容C1存储第二节点s的电位以及第三节点a的电位，第二电容C2存储第三节点a和第一节点g的电位。

第一晶体管T1的栅极第三控制信号S3，第一晶体管T1的源极和漏极中的一者接入时钟信号CK，第一晶体管T1的源极和漏极中的另一者与第二晶体管T2的源极和漏极中的一者电连接。从而第一晶体管T1基于第三控制信号S3的控制，将时钟信号CK提供至第二晶体管的源极和漏极中的一者。

第二晶体管T2的栅极与第二电容C2的第二端电连接，第二晶体管T2的源极和漏极中的另一者与第三节点a电连接。从而第二晶体管T2基于第二电容C2的第二端的电位，即第一节点的电位，将第一晶体管T1提供的时钟信号CK输出至第三节点a，基于第三节点a的电位，调节第二节点s的电位。

本实施例提供的像素驱动电路300的其他结构与像素驱动电路200一致，在此不做赘述。

需要说明的是，本申请实施例提供的像素驱动电路300采用6T2C(6个晶体管以及2个电容)的结构，通过控制第一晶体管T1的开启以及关闭，结合第一节点g的电位控制第二晶体管T2的开启以及关闭，对第三节点a的电位进行调节，从而对第二节点s的电位直接进行调节，以增大第一节点g与第二节点s之间的电位差，从而增大发光元件D的发光亮度。

请参阅图19，图19为图18所示的像素驱动电路的时序图。发光控制信号EM、第一控制信号S1、第二控制信号S2、第三控制信号S3、数据信号Data、复位信号Vref以及时钟信号CK相组合先后对应于预充电阶段t1、稳压阶段t2、降压阶段t3、浮置阶段t4、升压阶段t5以及发光阶段t6。

在一些实施例中，预充电阶段t1，第一控制信号S1、第二控制信号S2以及第三控制信号S3均为高电位，发光控制信号EM为低电位。此时，时钟信号CK为高电位，复位信号Vref为低电位。

在一些具体的实施例中，预充电阶段t1包括第一子阶段t11以及第二子阶段t12。

其中，第一子阶段t11，第一控制信号S1、第二控制信号S2以及第三控制信号S3均为高电位，发光控制信号EM为低电位。此时，时钟信号CK为高电位，复位信号Vref为低电位。并且，数据信号Data为低电位。

其中，第二子阶段t12，第一控制信号S1、第二控制信号S2以及第三控制信号S3均为高电位，发光控制信号EM为低电位。此时，时钟信号CK为高电位，复位信号Vref为低电位。并且，数据信号Data为高电位。

在一些实施例中，稳压阶段t2，第一控制信号S1以及第三控制信号S3为高电位，发光控制信号EM以及第二控制信号S2为低电位。此时，数据信号Data以及时钟信号CK均为高电位。复位信号Vref为低电位。

在一些实施例中，降压阶段t3，第一控制信号S1以及第三控制信号S3为高电位，发光控制信号EM以及第二控制信号S2为低电位。此时，数据信号Data为高电位，时钟信号CK和复位信号Vref均为低电位。

在一些实施例中，浮置阶段t4，第一控制信号S1为高电位，第二控制信号S2、第三控制信号S3以及发光控制信号EM均为低电位。此时，数据信号Data为高电位，时钟信号CK和复位信号Vref均为低电位。

在一些实施例中，升压阶段t5，发光控制信号EM为高电位，第一控制信号S1、第二控制信号S2以及第三控制信号S3为低电位。此时，时钟信号CK和复位信号Vref均为低电位。此时，数据信号Data可以为高电位，也可以为低电位。

在一些实施例中，发光阶段t6，发光控制信号EM为高电位，第一控制信号S1、第二控制信号S2均为低电位。此时，时钟信号CK和复位信号Vref均为低电位。第三控制信号S3可以为高电位，也可以为低电位。如果数据信号Data在升压阶段t5为高电位，则在发光阶段t6，数据信号Data可以先为高电位，后跳变为低电位。如果数据信号Data在升压阶段t4为低电位，则在发光阶段t5，数据信号Data仍为低电位。

在一些实施例中，驱动晶体管T0、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的一种或者多种。进一步的，可以设置本申请实施例提供的像素驱动电路300中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素驱动电路300造成的影响。

具体的，请参阅图19和图20，图20为图18所示的像素驱动电路在图19所示时序下的预充电阶段的通路示意图。

在预充电阶段t1，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下打开，数据信号Data写入第一节点g，从而写入驱动晶体管T0的栅极，以实现对第一节点g的预充电，即实现对驱动晶体管T0的栅极的预充电。

在预充电阶段t1，第二控制信号S2为高电位，第五晶体管T5在第二控制信号S2的高电位控制下打开，复位信号Vref写入第二节点s，从而写入第二节点s，即写入驱动晶体管T0的源极和漏极的一者，以实现对第二节点s的预充电，即实现对驱动晶体管T0的源极和栅极中的一者预充电。

在预充电阶段t1，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下打开，时钟信号CK写入第二晶体管T2的源极和漏极中的一者，以实现对第三节点a的预充电，此时，时钟信号CK为高电位。

与此同时，在预充电阶段t1，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

进一步的，请参阅图19和图21，图21为图18所示的像素驱动电路在图19所示时序下的第一子阶段的通路示意图。

在第一子阶段t11，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下打开，而数据信号Data为低电位，数据信号Data的低电位经第四晶体管T4写入第一节点g，对第一节点g的电位进行清零，从而对驱动晶体管T0的栅极的电位进行清零。

在第一子阶段t11，第二控制信号S2为高电位，第五晶体管T5在第二控制信号S2的高电位控制下打开，复位信号Vref写入第二节点s，从而写入驱动晶体管T0的源极和漏极的一者，对第二节点s的电位进行清零，从而对驱动晶体管T0源极和漏极中的一者的电位进行清零。

在第一子阶段t11，第三控制信号S3可以为高电位，也可以为低电位。当第三控制信号S3为低电位时，第一晶体管T1关闭。当第三控制信号S3为高电位时，第一晶体管T1打开，从而将CK信号提供至第二晶体管T2的源极和漏极中的一者。并且，需要注意的是，由于在第一子阶段t11，数据信号Data为低电位，第二晶体管T2关闭，从而无法对第三节点a进行充电。

值得一提的是，在第一子阶段t11，由于数据信号Data为低电位，从而驱动晶体管T0关闭。与此同时，在第一子阶段t11，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

进一步的，请参阅图19和图22，图22为图18所示的像素驱动电路在图19所示时序下的第二子阶段的通路示意图。

在第二子阶段t12，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下打开，而数据信号Data为高电位，数据信号Data的高电位经第四晶体管T4写入第一节点g，对第一节点g进行充电，从而对驱动晶体管T0的栅极进行充电。

在第二子阶段t12，第二控制信号S2为高电位，第五晶体管T5在第二控制信号S2的高电位控制下打开，复位信号Vref没有变化，复位信号Vref写入第二节点s，从而写入驱动晶体管T0的源极和漏极的一者，对第二节点s进行预充电，从而对驱动晶体管T0源极和漏极中的一者的进行充电。

在第二子阶段t12，第三控制信号S3和时钟信号CK均为高电位，第一晶体管T1在第三控制信号S3的高电位控制下打开，时钟信号CK写入第二晶体管T2的源极和漏极中的一者。并且，由于在第二子阶段t12，数据信号Data为高电位，第二晶体管T2在数据信号Data的高电位控制下打开，从而第二晶体管T2将为高电位的时钟信号CK提供至第三节点a，以实现对第三节点a的预充电。

需要注意的是，在第二子阶段t12，由于数据信号Data为高电位，从而驱动晶体管T0打开。与此同时，在第二子阶段t12，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

具体的，请参阅图19以及图23，图23为图18所示的像素驱动电路在图19所示时序下的稳压阶段的通路示意图。

在稳压阶段t2，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下维持开启状态，使为高电位的数据信号Data写入第一节点g，从而维持第一节点g的电位。

在稳压阶段t2，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下维持开启状态，并且，由于在稳压阶段t2，数据信号Data为高电位，第二晶体管T2在数据信号Data的高电位控制下打开，第二晶体管T2将为高电位的时钟信号CK提供至第三节点a，从而维持第三节点a的电位。

在稳压阶段t2，第二控制信号S2为低电位，使得第五晶体管T5关闭，第二节点S经电容耦合作用达到稳定状态后，其电位得到维持，此时第二节点s处无电流经过，满足电荷守恒条件。

需要注意的是，在稳压阶段t2，由于第一节点g为高电位，从而驱动晶体管T0维持开启状态。与此同时，在稳压阶段t2，由于发光控制信号EM为低电位，使得第三晶体管T3关闭。

具体的，请参阅图19以及图24，图24为图18所示的像素驱动电路在图19所示时序下的降压阶段的通路示意图。

在降压阶段t3，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下维持开启状态，使为高电位的数据信号Data写入第一节点g，从而维持第一节点g的电位。

在降压阶段t3，第三控制信号S3为高电位，第一晶体管T1在第三控制信号S3的高电位控制下维持开启状态，并且，时钟信号CK由高电位跳变为低电位，使低电位的时钟信号CK写入第二晶体管T2的源极和漏极中的一者。并且，由于在降压阶段t3，数据信号Data仍为高电位，第二晶体管T2在数据信号Data的高电位控制下打开，第二晶体管T2将为低电位的时钟信号CK提供至第三节点a，从而第三节点a的电位降低。由于第一电容C1两端的电压不能突变，因此，第三节点a的电位降低使第二节点s电位降低。第二节点s的电位可以由以下公式表示：Vs＝ΔVa*C2/(C1+C2)，其中，Vs为第二节点s的电位，ΔVa为第三节点a的电位变化量。

在降压阶段t3，由于数据信号Data仍为高电位，第一节点g的电位得到维持，从而驱动晶体管T0维持开启状态。与此同时，在降压阶段t3，由于发光控制信号EM以及第二控制信号S2均为低电位，使得第三晶体管T3和第五晶体管T5均关闭。

具体的，请参阅图19以及图25，图25为图18所示的像素驱动电路在图19所示时序下的浮置阶段的通路示意图。

在浮置阶段t4，第一控制信号S1为高电位，第四晶体管T4在第一控制信号S1的高电位控制下维持开启状态，使为高电位的数据信号Data写入第一节点g，从而维持第一节点g的电位。

在浮置阶段t4，第三控制信号S3为低电位，第一晶体管T1关闭，虽然第二晶体管T2在数据信号Data的高电位控制下打开，但此时没有时钟信号CK经第一晶体管T1提供至第三节点a。故，第三节点a处于浮置状态，为下一阶段第二节点s电位变化做铺垫。

在浮置阶段t4，由于数据信号Data仍为高电位，第一节点g的电位得到维持，从而驱动晶体管T0维持开启状态。与此同时，在浮置阶段t4，由于发光控制信号EM以及第二控制信号S2均为低电位，使得第三晶体管T3和第五晶体管T5均关闭。

具体的，请参阅图19以及图26，图26为图18所示的像素驱动电路在图19所示时序下的升压阶段的通路示意图。

在升压阶段t5，发光控制信号EM为高电位，第三晶体管T3在发光控制信号EM为高电位的控制下开启，第三晶体管T3将第一电源端VDD提供的第一电压输出至驱动晶体管T0的源极和漏极中的另一者。

在升压阶段t5，第一控制信号S1为低电位，第四晶体管T4关闭。第一节点g的电位在第一电容C1和第二电容C2的耦合作用下，第一节点g维持为高电位，从而驱动晶体管T0和第二晶体管T2仍打开，进而驱动晶体管T0将第一电源端VDD提供的第一电压输出至第二节点s，抬升第二节点s的电位至预设电位V_LED，以使发光元件D在下一阶段基于预设电位V_LED发光。与此用时，通过第一电容C1和第二电容C2，第二节点s电位抬升使第一节点g的电位同步上升。

在升压阶段t5，由于第二控制信号S2以及第三控制信号均为低电位，使得第五晶体管T5以及第一晶体管T1均关闭。

具体的，请继续参阅图19以及图26，由于在像素驱动电路300中，升压阶段t5以及发光阶段t6的时序是一致的，因此用同一幅图进行说明。

在发光阶段t6，发光控制信号EM为高电位，第三晶体管T3在发光控制信号EM为高电位的控制下维持开启状态，第三晶体管T3将第一电源端VDD提供的第一电压输出至驱动晶体管T0的源极和漏极中的另一者。基于第一节点g的电位仍为高电位，驱动晶体管T0维持开启状态，从而使第二节点s的电位维持在预设电位V_LED，发光元件D基于预设电位V_LED发光。

在本实施例提供的像素驱动电路300中，通过设置调节模块105对第二节点s处的电位直接进行调整，使第一节点g的电位与第二节点s的电位之间的差值增大，以增大驱动晶体管T0的栅源压差，从而提高发光元件D的发光亮度。

基于像素驱动电路300以及图19所示的时序图，设定第一电容C1和第二电容均为1pF，时钟信号CK的高电位和数据信号Data的高电位均为10V，时钟信号CK的低电位和数据信号Data的低电位均为0V，实验模拟结果表明：在降压阶段t3，第二节点s的电位最小为-7.45V；在发光阶段t6，流经发光元件D的电流为57.2uA。相较于像素驱动电路200，本申请实施例提供的像素驱动电路300能够使第二节点s的电位变化更大，有更佳的发光亮度。

请参阅图27，图27为本申请实施例提供的显示面板的结构示意图。本申请还提供一种显示面板1000，其包括数据线10、复位线20、时钟线30、第一扫描线40、第二扫描线50、第三扫描线60、第四扫描线70以及所述的像素驱动电路100/200/300。其中，数据线10用于供应数据信号。复位线20用于提供复位信号。时钟线30用于提供时钟信号。第一扫描线40用于提供发光控制信号。第二扫描线50用于提供第一控制信号。第三扫描线60用于提供第二控制信号。第四扫描线70用于提供第三控制信号。像素驱动电路100/200/300与数据线10、复位线20、时钟线30、第一扫描线40、第二扫描线50、第三扫描线60以及第四扫描线70电连接。像素驱动电路100/200/300具体可参照前述，在此不再赘述。

本申请实施例提供的显示面板1000，通过设置本申请实施例提供的像素驱动电路100/200/300，从而明显提高显示面板的显示亮度，提升显示品味。

请参阅图28，图28为本申请实施例提供的显示面板的驱动方法的步骤示意图。该驱动方法应用于任一实施例所述的像素驱动电路，各帧显示周期内的驱动方法依次包括了预充电阶段、稳压阶段、降压阶段、升压阶段以及发光阶段。

S1：预充电阶段，数据写入模块将数据信号提供至第一节点，复位模块将复位信号提供至第二节点，调节模块基于时钟信号得到初始电位；

S2：稳压阶段，数据写入模块继续将数据信号提供至第一节点，调节模块继续基于时钟信号得到初始电位，且复位模块停止将复位信号提供至第二节点；

S3：降压阶段，数据写入模块继续将数据信号提供至第一节点，调节模块继续基于时钟信号得到初始电位，且复位模块停止将复位信号提供至第二节点，其中，时钟信号由高电位跳变至低电位；

S4：升压阶段，数据写入模块停止将数据信号提供至第一节点，且复位模块停止将复位信号提供至第二节点，发光控制模块将第一电源端供应的第一电压输出至驱动晶体管，以提升第二节点的电位至预设电位；

S5：发光阶段，发光元件基于预设电位发光。

本申请实施例提供了显示面板的驱动方法，通过应用本申请实施例的驱动方法，实现直接对第二节点的电位进行调节，即实现直接对驱动晶体管的源极的电位进行调节，从而增加驱动晶体管的栅源压差，大幅增加显示面板的亮度。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (12)

1.一种像素驱动电路，其特征在于，包括：

驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的源极与漏极中的一者与第二节点电连接；

发光控制模块，所述发光控制模块接入发光控制信号，并分别与所述驱动晶体管的源极和漏极中的另一者以及第一电源端电连接，所述发光控制模块用于在所述发光控制信号的控制下，将所述第一电源端提供的第一电压输出至所述驱动晶体管的源极和漏极中的另一者；

存储模块，所述存储模块的第一端与所述第一节点电连接，所述存储模块的第二端与所述第二节点电连接；

数据写入模块，所述数据写入模块接入数据信号以及第一控制信号，并与所述第一节点电连接，所述数据写入模块用于在所述第一控制信号的控制下，将所述数据信号输出至所述第一节点；

复位模块，所述复位模块接入复位信号以及第二控制信号，并与所述第二节点电连接，所述复位模块用于在所述第二控制信号的控制下，将所述复位信号输出至所述第二节点；

调节模块，所述调节模块接入时钟信号以及第三控制信号，并与所述存储模块电连接，所述调节模块用于在所述第三控制信号的控制下，基于所述时钟信号，调节所述第二节点的电位；

发光元件，所述发光元件的第一端与所述第二节点电连接，所述发光元件的第二端与第二电源端电连接；

所述存储模块包括第一电容；

所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述第二节点电连接；

所述调节模块包括电压调节单元以及电容耦合单元；

所述电压调节单元接入所述时钟信号以及所述第三控制信号，并与第三节点电连接，所述电压调节单元用于在所述第三控制信号的控制下，将所述时钟信号输出至所述第三节点；

所述电容耦合单元的第一端与所述第三节点电连接，所述电容耦合单元的第二端与所述存储模块的第二端电连接，所述电容耦合单元用于基于所述第三节点的电位，调节所述第二节点的电位。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述电压调节单元包括第一晶体管；

所述第一晶体管的栅极接入所述第三控制信号，所述第一晶体管的源极和漏极中的一者接入所述时钟信号，所述第一晶体管的源极和漏极中的另一者与所述第三节点电连接。

3.根据权利要求1所述的像素驱动电路，其特征在于，所述电容耦合单元包括第二电容；

所述第二电容的第一端与所述第三节点电连接，所述第二电容的第二端与所述存储模块的第二端电连接。

4.根据权利要求1所述的像素驱动电路，其特征在于，所述存储模块包括第一电容以及第二电容，所述调节模块包括电压调节单元以及调节开关单元；

所述第一电容的第一端与所述第二节点电连接，所述第一电容的第二端与第三节点电连接；

所述第二电容的第一端与所述第三节点电连接，所述第二电容的第二端与所述第一节点电连接；

所述电压调节单元接入所述时钟信号以及所述第三控制信号，并与所述调节开关单元电连接，所述电压调节单元用于在所述第三控制信号的控制下，将所述时钟信号输出至所述调节开关单元；

所述调节开关单元分别与所述第一节点以及所述第三节点电连接，所述调节开关单元用于基于所述第一节点的电位，将所述时钟信号输出至所述第三节点，以使所述存储模块基于所述第三节点的电位，调节所述第二节点的电位。

5.根据权利要求4所述的像素驱动电路，其特征在于，所述电压调节单元包括第一晶体管；

所述第一晶体管的栅极接入所述第三控制信号，所述第一晶体管的源极和漏极中的一者接入所述时钟信号，所述第一晶体管的源极和漏极中的另一者与所述调节开关单元电连接。

6.根据权利要求4所述的像素驱动电路，其特征在于，所述调节开关单元包括第二晶体管；

所述第二晶体管的栅极与所述第一节点电连接，所述第二晶体管的源极和漏极中的一者与所述电压调节单元电连接，所述第二晶体管的源极和漏极中的另一者与所述第三节点电连接。

7.根据权利要求1所述像素驱动电路，其特征在于，所述发光控制模块包括第三晶体管；

所述第三晶体管的栅极接入所述发光控制信号，所述第三晶体管的源极和漏极中的一者与所述第一电源端电连接，所述第三晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电连接。

8.根据权利要求1所述的像素驱动电路，其特征在于，所述数据写入模块包括第四晶体管，所述第四晶体管的栅极接入所述第一控制信号，所述第四晶体管的源极和漏极中的一者接入所述数据信号，所述第四晶体管的源极和漏极中的另一者与所述第一节点电连接。

9.根据权利要求1所述的像素驱动电路，其特征在于，所述复位模块包括第五晶体管，所述第五晶体管的栅极接入所述第二控制信号，所述第五晶体管的源极和漏极中的一者接入所述复位信号，所述第五晶体管的源极和漏极中的另一者与所述第二节点电连接。

10.一种显示面板，其特征在于，包括：

数据线，所述数据线用于提供数据信号；

复位线，所述复位线用于提供复位信号；

时钟线，所述时钟线用于提供时钟信号；

第一扫描线，所述第一扫描线用于提供发光控制信号；

第二扫描线，所述第二扫描线用于提供第一控制信号；

第三扫描线，所述第三扫描线用于提供第二控制信号；

第四扫描线，所述第四扫描线用于提供第三控制信号；以及，

如权利要求1-9任一项所述的像素驱动电路，所述像素驱动电路与所述数据线、所述复位线、所述时钟线、所述第一扫描线、所述第二扫描线、所述第三扫描线以及第四扫描线电连接。

11.一种如权利要求10所述的显示面板的驱动方法，其特征在于，包括：

预充电阶段，所述数据写入模块将所述数据信号提供至所述第一节点，所述复位模块将所述复位信号提供至所述第二节点，所述调节模块基于所述时钟信号得到初始电位；

稳压阶段，所述数据写入模块继续将所述数据信号提供至所述第一节点，所述调节模块继续基于所述时钟信号得到初始电位，且所述复位模块停止将所述复位信号提供至所述第二节点；

降压阶段，所述数据写入模块继续将所述数据信号提供至所述第一节点，所述调节模块继续基于所述时钟信号得到初始电位，且所述复位模块停止将所述复位信号提供至所述第二节点，其中，所述时钟信号由高电位跳变至低电位；

升压阶段，所述数据写入模块停止将所述数据信号提供至所述第一节点，且所述复位模块停止将所述复位信号提供至所述第二节点，所述发光控制模块将所述第一电源端供应的所述第一电压输出至所述驱动晶体管，以提升所述第二节点的电位至预设电位；

发光阶段，所述发光元件基于所述预设电位发光。

12.根据权利要求11所述的显示面板的驱动方法，其特征在于，所述预充电阶段包括：

第一子阶段，所述数据写入模块将所述数据信号提供至所述第一节点，所述复位模块将所述复位信号提供至所述第二节点，其中，所述数据信号以及所述复位信号为低电位；

第二子阶段，所述数据写入模块继续将所述数据信号提供至所述第一节点，所述复位模块继续将所述复位信号提供至所述第二节点，所述调节模块基于所述时钟信号得到所述初始电位，其中，所述数据信号由低电位跳变至高电位，所述复位信号维持为低电位。

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