CN114843385A - 一种led外延结构及其制备方法、led芯片 - Google Patents

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Abstract

本发明提供了一种LED外延结构及其制备方法、LED芯片，通过在MQW层和电子阻挡层之间设有最后一个量子垒层，且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区，以避免电子与空穴在非MQW区域进行复合发光。

Description

一种LED外延结构及其制备方法、LED芯片
技术领域
本发明涉及发光二极管领域，尤其涉及一种LED外延结构及其制备方法、 LED芯片。
背景技术
近来年，III-V族氮化物由于其优异的物理和化学特性(禁带宽度大、击穿电场高、电子饱和迁移率高等)，在电学、光学领域受到广泛的关注与应用。然而现实应用中由于材料、结构以及工艺的限制，各类新兴LED产品大规模应用依旧存在许多问题，比如电子束缚不足导致的溢流严重；空穴注入效率低，限制了发光效率的进一步提升；大晶格失配带来的强极化场等等，这些都阻碍了载流子在有源区的高效复合，给LED大规模商业化带来了巨大的挑战。因此，减小电子泄露、增加空穴注入效率、削弱强极化电场、促进载流子在有源区的高效复合，成为提升LED发光效率的关键。
目前，为了减少电子泄露，通常在在P型半导体层的一侧AlGaN渐变组分所构成的电子阻挡层。然而，上述AlGaN渐变组分的电子阻挡层，增加电子阻挡的同时，也了阻挡空穴注入；同时，还会面临一些挑战，比如与邻近层的晶格失配带来的强极化场以及晶体质量的下降，无法形成一个良好的衔接(组分、掺杂等等)。
有鉴于此，本发明人专门设计了一种LED外延结构及其制备方法、LED 芯片，本案由此产生。
发明内容
本发明的目的在于提供一种LED外延结构及其制备方法、LED芯片，以增加空穴在靠近量子阱区域的储存，从而提升LED的发光效率。
为了实现上述目的，本发明采用的技术方案如下：
一种LED外延结构，包括：
衬底，及依次层叠于所述衬底表面的N型半导体层、MQW层、最后一个量子垒层、电子阻挡层以及P型半导体层；
其中，所述MQW层包括沿第一方向交替层叠的量子垒和量子阱，所述第一方向垂直于所述衬底，并由所述衬底指向所述N型半导体层；
且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区。
优选地，所述量子垒包括GaN层，所述量子阱包括InGaN层；则，所述最后一个量子垒层包括AlxGayInzN层，其中，0≤x≤1，0≤y≤1，0≤z≤ 1，x+y+z＝1。
优选地，所述最后一个量子垒层包括若干个AlxGayInzN复合膜层。
优选地，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层一侧的铝组分大于其靠近所述电子阻挡层一侧的铝组分。
优选地，在所述若干个AlxGayInzN复合膜层中，其靠近所述电子阻挡层一侧为GaInN膜层。
优选地，所述最后一个量子垒层包括非掺杂的AlxGayInzN层。
优选地，在所述若干个AlxGayInzN复合膜层中，在其靠近所述电子阻挡层的一侧包括P型掺杂的AlxGayInzN层。
优选地，所述电子阻挡层包括AlaGabIncN层，其中，0≤a≤1，0≤b≤1， 0≤c≤1，a+b+c＝1，且x≤a。
优选地，在所述若干个AlxGayInzN复合膜层中，沿所述第一方向，x逐渐减小，且y、z均逐渐增大。
优选地，所述电子阻挡层包括交替堆叠的AlaGabIncN和AlxGayInzN的超晶格结构，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。
本发明还提供了一种LED外延结构的制备方法，包括：
提供一衬底；
在所述衬底表面依次生长N型半导体层、MQW层、最后一个量子垒层、电子阻挡层以及P型半导体层；
其中，所述MQW层包括沿第一方向交替层叠的量子垒和量子阱，所述第一方向垂直于所述衬底，并由所述衬底指向所述N型半导体层；
且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区。
优选地，所述量子垒包括GaN层，所述量子阱包括InGaN层；则，所述最后一个量子垒层包括AlxGayInzN层，其中，0≤x≤1，0≤y≤1，0≤z≤ 1，x+y+z＝1。
优选地，所述最后一个量子垒层包括若干个AlxGayInzN复合膜层；所述电子阻挡层包括AlaGabIncN层，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a；
其中，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层一侧的铝组分大于其靠近所述电子阻挡层一侧的铝组分。
优选地，在所述若干个AlxGayInzN复合膜层中，其靠近所述电子阻挡层一侧为GaInN膜层。
本发明还提供了一种LED芯片，包括；
上述任一项所述的LED外延结构；
N型电极，所述N型电极与所述N型半导体层形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层形成欧姆接触。
经由上述的技术方案可知，本发明提供的LED外延结构，通过在MQW 层和电子阻挡层之间设有最后一个量子垒层，且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区，以避免电子与空穴在非MQW区域进行复合发光。
其次，通过设置所述最后一个量子垒层包括若干个AlxGayInzN复合膜层，进一步地，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层一侧的铝组分大于其靠近所述电子阻挡层一侧的铝组分。从而，使靠近所述MQW 层一侧具有较高的势垒高度，阻挡所述N型半导体层的电子注入非MQW区域；使靠近所述电子阻挡层(即P型半导体层侧)具有较低的势垒高度，如此也不会导致所述P型半导体层内的空穴难以注入MQW区域。
然后，在所述若干个AlxGayInzN复合膜层中，在其靠近所述电子阻挡层的一侧包括P型掺杂的AlxGayInzN层；在避免电子与空穴在非MQW区域进行复合发光的同时，通过P型掺杂提供更多的空穴，进一步增加空穴在靠近 MQW区域的储存及迁移，从而提高LED发光效率。
本发明还提供了一种LED外延结构的制备方法，在实现上述技术效果的同时，其操作简单，易于实现。
本发明还提供了一种LED芯片，利用前述的LED外延结构所形成，结构简单且很好地提高了LED芯片的发光效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例所提供的LED外延结构的结构示意图；
图2为本发明实施例所提供的LED外延结构中最后一个量子垒层的铝组分x及电子阻挡层的铝组分a沿生长方向的变化示意图；
图3为本发明另一实施例所提供的LED外延结构中最后一个量子垒层的铝组分x及电子阻挡层的铝组分a沿生长方向的变化示意图；
图4为本发明又一实施例所提供的LED外延结构中最后一个量子垒层的铝组分x及电子阻挡层的铝组分a沿生长方向的变化示意图；
图中符号说明：1、衬底，2、缓冲层，3、uGaN层，4、N型半导体层， 5、MQW层，51、量子垒，52、量子阱，6、最后一个量子垒层，7、电子阻挡层，8、P型半导体层。
具体实施方式
为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，一种LED外延结构，包括：
衬底1，及依次层叠于所述衬底1表面的N型半导体层4、MQW层5、最后一个量子垒层6、电子阻挡层7以及P型半导体层8；
其中，所述MQW层5包括沿第一方向交替层叠的量子垒51和量子阱 52，所述第一方向垂直于所述衬底1，并由所述衬底1指向所述N型半导体层4；
且所述最后一个量子垒层6的势垒高度低于所述电子阻挡层7的势垒高度，使在所述MQW层5与所述电子阻挡层7之间形成电子阻挡及空穴存储区。
值得一提的是，衬底11的类型在本实施例中不受限制，例如，衬底1 包括蓝宝石、碳化硅、硅、氮化镓、氮化铝中的任意一种。另外，N型半导体层4、P型半导体层8的类型也可以不受限制，例如，N型半导体层4可以是但不限于氮化镓层，相应地，P型半导体层8可以是但不限于氮化镓层。
进一步的，基于本发明上述实施例，所述量子垒51包括GaN层，所述量子阱52包括InGaN层；则，所述最后一个量子垒层6包括AlxGayInzN层，其中，0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1。
进一步的，基于本发明上述实施例，所述最后一个量子垒层6包括若干个AlxGayInzN复合膜层。
进一步的，基于本发明上述实施例，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层5一侧的铝组分大于其靠近所述电子阻挡层7一侧的铝组分。
进一步的，基于本发明上述实施例，在所述若干个AlxGayInzN复合膜层中，其靠近所述电子阻挡层7一侧为GaInN膜层。
进一步的，基于本发明上述实施例，所述最后一个量子垒层6包括非掺杂的AlxGayInzN层。
进一步的，基于本发明上述实施例，在所述若干个AlxGayInzN复合膜层中，在其靠近所述电子阻挡层7的一侧包括P型掺杂的AlxGayInzN层。
进一步的，基于本发明上述实施例，所述电子阻挡层7包括AlaGabIncN 层，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。
进一步的，基于本发明上述实施例，在所述若干个AlxGayInzN复合膜层中，沿所述第一方向，x逐渐减小，且y、z均逐渐增大。
进一步的，基于本发明上述实施例，所述电子阻挡层7包括交替堆叠的 AlaGabIncN和AlxGayInzN的超晶格结构，其中，0≤a≤1，0≤b≤1，0≤c≤1， a+b+c＝1，且x≤a。
本发明实施例还提供了一种LED外延结构的制备方法，包括：
提供一衬底1；
在所述衬底1表面依次生长N型半导体层4、MQW层5、最后一个量子垒层6、电子阻挡层7以及P型半导体层8；
其中，所述MQW层5包括沿第一方向交替层叠的量子垒51和量子阱 52，所述第一方向垂直于所述衬底1，并由所述衬底1指向所述N型半导体层4；
且所述最后一个量子垒层6的势垒高度低于所述电子阻挡层7的势垒高度，使在所述MQW层5与所述电子阻挡层7之间形成电子阻挡及空穴存储区。
进一步的，基于本发明上述实施例，所述量子垒51包括GaN层，所述量子阱52包括InGaN层；则，所述最后一个量子垒层6包括AlxGayInzN层，其中，0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1。
进一步的，基于本发明上述实施例，所述最后一个量子垒层6包括若干个AlxGayInzN复合膜层；所述电子阻挡层7包括AlaGabIncN层，其中，0≤a ≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a；
其中，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层5一侧的铝组分大于其靠近所述电子阻挡层7一侧的铝组分。
进一步的，基于本发明上述实施例，在所述若干个AlxGayInzN复合膜层中，其靠近所述电子阻挡层7一侧为GaInN膜层。
具体的，本发明实施例所示的制备方法可包括如下步骤
S01、提供一衬底1；
在该步骤中，衬底1包括但不限于蓝宝石衬底1。
S02、在衬底1上依次形成缓冲层2、uGaN层3及N型半导体层4；
在该步骤中，将衬底1放入MOCVD反应室中，在1100℃左右的温度环境下，通入高纯氢气氢化5分钟左右，然后降温至960℃左右，通入Al源和 N源生长10nm左右厚度的未掺杂的AlN缓冲层2。
继续升温至1050℃-1100℃，关闭Al源，通入TMGa源，生长2.0μm-2.5 μm的未掺杂的GaN层，其目的是通过生长高质量的uGaN层3，减小蓝宝石衬底11与后续生长膜层材料之间的晶格失配。
接着再通入Al源，环境温度为980℃-1020℃，生长AlGaN层，生长厚度为10nm-20nm左右；关闭Al源，通入硅烷，生长5nm-10nm左右，掺杂 Si元素的GaN层，掺杂浓度为5×1018cm-3-10×1018cm-3；这两层交替生长，形成10-20个周期，最终获得N型半导体层4。
S03、在N型半导体层4的表面形成MQW层5；
其中，MQW层5包括沿生长方向交替层叠的量子垒51和量子阱52，且所述量子垒51包括GaN层，所述量子阱52包括InGaN层；
在该步骤中，关闭掺杂源，持续通入TMGa源和N源，生长10-15nm厚的GaN量子垒51；
接着再通入In源生长2-4nm厚的InGaN量子阱52；
重复以上周期，生长5-10周期，构成MQW层5。
S04、在MQW层5的表面形成最后一个量子垒层6；最后一个量子垒层 6包括若干个AlxGayInzN复合膜层，其中，0≤x≤1，0≤y≤1，0≤z≤1， x+y+z＝1；
在该步骤中，通入Al源，并调节铝组分生长AlxGayInzN复合膜层；在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层一侧的铝组分最大；最顶层的AlxGayInzN膜层的铝组分最小，甚至为GaInN膜层；
可选地，通入P型掺杂源，使最顶层的AlxGayInzN膜层包括P型掺杂的 AlxGayInzN层。
可选地，各AlxGayInzN膜层所对应的厚度不同。
其中，图2示意了在最后一个量子垒层6中，AlxGayInzN膜层的铝组分x线性减小的应用情况；
图3示意了在最后一个量子垒层6中，AlxGayInzN膜层的铝组分x包括三个阶段：第一阶段，铝组分线性减小；第二阶段，铝组分恒定；第三阶段，铝组分线性减小。其中厚度可相同亦或可不同，本申请对此不作限定。
图4示意了在最后一个量子垒层6中，AlxGayInzN膜层的铝组分x呈梯度减小的应用情况，其中厚度可相同亦或可不同，本申请对此不作限定。
S05、在最后一个量子垒层6的表面形成电子阻挡层7，且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区；
电子阻挡层7包括AlaGabIncN层，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a；
在该步骤中，关闭P型掺杂源，并调整铝组分使铝组分小于x，生长 AlaGabIncN层；
可选地，调整铝组分使所述电子阻挡层包括交替堆叠的AlaGabIncN和 AlxGayInzN的超晶格结构，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。
S06、在电子阻挡层7的表面形成P型半导体层8；
在该步骤中，将温度调整至900-1000℃，通入TMGa源、氮源、二茂镁生长P型GaN层，厚度为100-150nm，掺杂浓度为5*1018cm-3至10*1018cm-3；最终得以形成P型半导体层8。
本发明还提供了一种LED芯片，包括；
上述任一项所述的LED外延结构；
N型电极，所述N型电极与所述N型半导体层4形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层8形成欧姆接触。
需要说明的是，本实施例不限定LED芯片的具体结构，其可以是倒装 LED芯片、正装LED芯片，亦可以是水平结构LED芯片或垂直结构LED 芯片，视具体情况而定。
经由上述的技术方案可知，本发明实施例提供的LED外延结构，通过在 MQW层5和电子阻挡层7之间设有最后一个量子垒层6，且所述最后一个量子垒层6的势垒高度低于所述电子阻挡层7的势垒高度，使在所述MQW 层5与所述电子阻挡层7之间形成电子阻挡及空穴存储区，以避免电子与空穴在非MQW区域进行复合发光。
其次，通过设置所述最后一个量子垒层6包括若干个AlxGayInzN复合膜层，进一步地，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层 5一侧的铝组分大于其靠近所述电子阻挡层7一侧的铝组分。从而，使靠近所述MQW层5一侧具有较高的势垒高度，阻挡所述N型半导体层4的电子注入非MQW区域；使靠近所述电子阻挡层7(即P型半导体层8侧)具有较低的势垒高度，如此也不会导致所述P型半导体层8内的空穴难以注入 MQW区域。
然后，在所述若干个AlxGayInzN复合膜层中，在其靠近所述电子阻挡层7的一侧包括P型掺杂的AlxGayInzN层；在避免电子与空穴在非MQW区域进行复合发光的同时，通过P型掺杂提供更多的空穴，进一步增加空穴在靠近MQW区域的储存及迁移，从而提高LED发光效率。
本发明实施例还提供了一种LED外延结构的制备方法，在实现上述技术效果的同时，其操作简单，易于实现。
本发明实施例还提供了一种LED芯片，利用前述的LED外延结构所形成，结构简单且很好地提高了LED芯片的发光效率。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种LED外延结构，其特征在于，包括：
衬底，及依次层叠于所述衬底表面的N型半导体层、MQW层、最后一个量子垒层、电子阻挡层以及P型半导体层；
其中，所述MQW层包括沿第一方向交替层叠的量子垒和量子阱，所述第一方向垂直于所述衬底，并由所述衬底指向所述N型半导体层；
且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区。
2.根据权利要求1所述的LED外延结构，其特征在于，所述量子垒包括GaN层，所述量子阱包括InGaN层；则，所述最后一个量子垒层包括AlxGayInzN层，其中，0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1。
3.根据权利要求1所述的LED外延结构，其特征在于，所述最后一个量子垒层包括若干个AlxGayInzN复合膜层。
4.根据权利要求3所述的LED外延结构，其特征在于，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层一侧的铝组分大于其靠近所述电子阻挡层一侧的铝组分。
5.根据权利要求3或4所述的LED外延结构，其特征在于，在所述若干个AlxGayInzN复合膜层中，其靠近所述电子阻挡层一侧为GaInN膜层。
6.根据权利要求2所述的LED外延结构，其特征在于，所述最后一个量子垒层包括非掺杂的AlxGayInzN层。
7.根据权利要求3所述的LED外延结构，其特征在于，在所述若干个AlxGayInzN复合膜层中，在其靠近所述电子阻挡层的一侧包括P型掺杂的AlxGayInzN层。
8.根据权利要求2所述的LED外延结构，其特征在于，所述电子阻挡层包括AlaGabIncN层，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。
9.根据权利要求8所述的LED外延结构，其特征在于，所述电子阻挡层包括交替堆叠的AlaGabIncN和AlxGayInzN的超晶格结构，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a。
10.一种LED外延结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底表面依次生长N型半导体层、MQW层、最后一个量子垒层、电子阻挡层以及P型半导体层；
其中，所述MQW层包括沿第一方向交替层叠的量子垒和量子阱，所述第一方向垂直于所述衬底，并由所述衬底指向所述N型半导体层；
且所述最后一个量子垒层的势垒高度低于所述电子阻挡层的势垒高度，使在所述MQW层与所述电子阻挡层之间形成电子阻挡及空穴存储区。
11.根据权利要求10所述的LED外延结构的制备方法，其特征在于，所述量子垒包括GaN层，所述量子阱包括InGaN层；则，所述最后一个量子垒层包括AlxGayInzN层，其中，0≤x≤1，0≤y≤1，0≤z≤1，x+y+z＝1。
12.根据权利要求11所述的LED外延结构的制备方法，其特征在于，所述最后一个量子垒层包括若干个AlxGayInzN复合膜层；所述电子阻挡层包括AlaGabIncN层，其中，0≤a≤1，0≤b≤1，0≤c≤1，a+b+c＝1，且x≤a；
其中，在所述若干个AlxGayInzN复合膜层中，其靠近所述MQW层一侧的铝组分大于其靠近所述电子阻挡层一侧的铝组分。
13.根据权利要求11或12所述的LED外延结构的制备方法，其特征在于，在所述若干个AlxGayInzN复合膜层中，其靠近所述电子阻挡层一侧为GaInN膜层。
14.一种LED芯片，其特征在于，包括；
权利要求1-9任一项所述的LED外延结构；
N型电极，所述N型电极与所述N型半导体层形成欧姆接触；
P型电极，所述P型电极与所述P型半导体层形成欧姆接触。
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