CN114823637A - 由电连接和电隔离的裸片形成的封装电子系统 - Google Patents

由电连接和电隔离的裸片形成的封装电子系统 Download PDF

Info

Publication number
CN114823637A
CN114823637A CN202210092662.0A CN202210092662A CN114823637A CN 114823637 A CN114823637 A CN 114823637A CN 202210092662 A CN202210092662 A CN 202210092662A CN 114823637 A CN114823637 A CN 114823637A
Authority
CN
China
Prior art keywords
die
region
support
connection structure
buried conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210092662.0A
Other languages
English (en)
Inventor
D·帕西
S·阿多尔诺
M·德尔萨尔托
F·塞利尼
A·格里蒂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN114823637A publication Critical patent/CN114823637A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49531Additional leads the additional leads being a wiring board
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19102Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)

Abstract

本公开的实施例涉及由电连接和电隔离的裸片形成的封装电子系统。一种封装电子系统,其具有由绝缘有机衬底形成的支撑,所述绝缘有机衬底容纳浮置的掩埋导电区域。第一裸片固定在支撑件上,并在第一主表面上承载电容耦合到掩埋导电区域的第一部分的第一裸片接触区域。第二裸片固定在支撑件上,并在第一主表面上承载电容耦合到掩埋导电区域的第二部分的第二裸片接触区域。封装质量块包围第一裸片、第二裸片、第一裸片接触区域、第二裸片接触区域和至少部分支撑。

Description

由电连接和电隔离的裸片形成的封装电子系统
技术领域
本发明涉及一种由电连接和电隔离裸片形成的封装电子系统。
背景技术
电子系统,其中裸片封装在封装件中,并且集成电子设备(组件和/或电路)被配置为以非常不同的电压工作并相互交换信号。例如,电子系统可以是电源系统、数字隔离器、功率晶体管驱动系统、DC-DC转换器或其中至少一个设备以高压(甚至高于10kv)和/或高功率工作的其他系统。对于这些系统,已知包括在各种装置之间保持适当隔离电流的措施。
特别是,专用于提供高隔离级别的封装件主要基于两种方法:
双裸片(two-dice)方法,其中两个裸片各自集成了相应的“功能”设备和相应的(电容或电感)隔离元件,并且两个隔离元件连接在一起;以及
三裸片(three-dice)方法,包括集成在连接到两个“功能”设备(例如,两个其他裸片)的裸片中的隔离设备。
例如,本公开的图1和图2中显示了双裸片方法。在这里,树脂或其他绝缘材料的封装件5包封了系统,该系统包括两个集成了相应电子电路10和相应隔离元件11的裸片8、9。例如,电路10可以是ASIC(专用集成电路);或者,一个或两个电路10可以集成单个电子部件和/或由不同的电路形成。
电路10通过掩埋或表面连接(未显示)而连接至相应的隔离元件11;在裸片8、9中的隔离元件11通过连接线12连接。
裸片8、9各自固定在相应的支撑元件15上,支撑元件15是引线框架的一部分,用于以本身已知的方式将电路10的不同端子连接到外部。键合线16将电路10的端子连接到相应的引线框架15,并且封装件5嵌入裸片8、9、导线12、16和引线框架15的一部分,以便对他们进行电隔离并且保护他们免受外部环境的影响。
对于寄生元件,双裸片方法本质上是稳健的,这是因为连接线12只是少数、较短,并且布置在不太关键的位置(隔离元件11的下游),但是在一些应用中,双裸片方法可能远不灵活。事实上,设计者在隔离元件的设计中只有几个自由度,受电路10制造技术和平台的限制。特别是,通过这种方法,当裸片8、9的电路10使用不同的技术制造时,设计者并不总是能够使用最先进的方法和知识,并且经常不能使用相同的隔离元件。
例如,在图3和图4中示出了三裸片方法。在这里,树脂或其他绝缘材料的封装件25包封了由两个“可操作”裸片(第一裸片28和第二裸片29)形成的系统。裸片28、29分别集成电子电路或组件26和27,并固定在相应的引线框架22、23上,此处也以简化方式示出。由31指定的隔离元件集成在固定在两个引线框架中的一个引线框架上的第三裸片32中,此处位于承载第一裸片28的引线框架22上。
第一电路26通过第一连接线35连接到隔离元件31,并且第二电路27通过第二连接线36连接到隔离元件31,通常比第一连接线35长。
键合线38将电路26、27的端子连接到相应的引线框架22、23,封装件25嵌入裸片28、29、32、导线35、36、38和引线框架22、23的一部分。
无论电路26、27采用何种技术,三裸片方法都非常灵活,能够使用隔离优化平台。然而,由于第一连接线35,尤其是第二连接线36,该方法具有寄生组件,其可导致串扰问题,即,信号传输信道之间的干扰。
针对在单个封装件中布置的装置相互绝缘的其他可能性包括在一个或两个设备内布置高值电容。然而,即使这些方法也不能完全令人满意和/或适用于所有系统。事实上,屏蔽涂层的提供不能用于小尺寸的导线,并且存在可重复性问题,因此远未达到有效效果。此外,高电容的使用并不总是可能的,因为它们会导致系统功耗的增加,并且会减少通信可用的带宽。
发明内容
本公开提供了一种解决方案,克服了上述常规封装件和结构的缺点。
根据本公开,提供了一种封装的电子系统。
例如,在至少一个实施例中,封装电子系统包括支撑件,支撑件包括容纳掩埋导电区域的绝缘有机基板,掩埋导电区域为浮置区域,并且具有相互间隔的第一部分和第二部分;支撑件上的连接焊盘;第一裸片,固定至所述支撑件,所述第一裸片具有第一主表面,所述第一主表面承载电容耦合至所述掩埋导电区域的第一部分的第一裸片接触区域;第二裸片,固定至所述支撑件,所述第二裸片具有承载第二裸片接触区域的第一主表面,所述第二裸片接触区域电容耦合至所述掩埋导电区域的第二部分;相互间隔的第一外部连接区域和第二外部连接区域;连接线,耦合到连接焊盘以及第一外部连接区域和第二外部连接区域中的至少一个外部连接区域,以将第一裸片和第二裸片中的至少一个裸片耦合到第一外部连接区域和第二外部连接区域中的至少一个外部连接区域;以及封装质量块,其包封第一裸片、第二裸片、第一裸片接触区域、第二裸片接触区域以及至少部分地包封支撑件。
附图说明
为了更好地理解本发明,现在仅通过非限制性示例,参考附图描述本发明的一些实施例,其中:
图1是一个已知设备系统的简化俯视图,其封装件如幻影所示;
图2是图1所示系统的横截面侧视图,其封装件如幻影所示;
图3是另一个已知设备系统的简化俯视图,其封装件如幻影所示;
图4是图3中系统的横截面侧视图,其封装件如幻影所示;
图5A是本设备系统实施例的横截面侧视图,其封装件如幻影所示;
图5B显示了图5A的放大详图;
图6是本设备系统一部分放大后的横截面侧视图;
图7是当前设备系统一部分放大实施的透视图;
图8显示了当前设备系统的一部分的实现布局;
图9是本设备系统的另一个实施例的横截面侧视图,其封装件如幻影所示;
图10是本设备系统的不同实施例的横截面侧视图,其封装件如幻影所示;
图11是本设备系统的另一个实施例的横截面侧视图,其封装件如幻影所示;并且
图12是本设备系统不同实施例的横截面侧视图,其封装件如幻影所示。
具体实施方式
在以下描述中,将参考由两个裸片形成的系统,每个裸片集成一个ASIC(专用集成电路),但本发明适用于任何类型的电子设备,无论是单个组件还是更复杂的电路,在不同电压下运行,甚至在普通模式下具有非常不同的电压值。
图5A显示了系统50,包括两个裸片51、52,每个裸片各自集成自己的设备53、54。如上所述,设备53、54在这里都是ASIC。如图5A所示,两个裸片彼此间隔距离D1。距离D1在第一裸片51和第二裸片52的相应侧壁之间延伸。
裸片51、52二者都固定在支撑件55上。支撑件55具有例如平行六面体形状,具有第一主面55A和第二主面55B(也参见图5B的细节)。第一和第二主面55A、55B可称为表面(例如,第一表面、第二表面、第一主表面、第二主表面等)。第一和第二主面55A、55B彼此相对,使得第一主面55A背对着第二主面55B,反之亦然。第一和第二主面55A、55B在此平行于笛卡尔坐标系XYZ的平面XY延伸;此外,支撑件55的高度(平行于笛卡尔坐标系XYZ的第三轴Z)小于宽度和长度(分别平行于笛卡尔坐标系XYZ的第一轴X和第二轴Y)。支撑件55可称为电连接元件、电连接结构、电容性电连接元件、电容性电连接结构,或对支撑件55的一些其他参考,支撑件55被配置为在本公开的系统、封装或设备的实施例内提供诸如电容性电连接的电连接。
支撑件55是有机支撑件,通常由绝缘材料制成。支撑件内部可以容纳掩埋导电区域56,这在本发明的图5A和5B中很容易看到。掩埋导电区域56完全被支撑件55的绝缘材料包围,使得不存在与系统50的其他部分的物理导电连接路径(换句话说,掩埋导电区域56是浮置的)。
例如,支撑件55可以由印刷电路板(PCB)形成。根据一个实施例,支撑件55由包括一系列导电层(通常为金属)的多层结构和绝缘层(例如有机塑料)形成,其中一个导电层形成掩埋导电区域56,如下文参考图6更全面地描述。
掩埋导电区域56延伸支撑件55的大部分长度(平行于第一轴X);具体而言,在所示的实施例中,其一直延伸至裸片51、52的下方。换句话说,基于如图5A所示的方向,裸片51与掩埋导电区域56重叠。
支撑件55第一面55A上的接触结构57A-57D从支撑件55延伸至裸片51、52,以形成与裸片51、52的电连接。例如,裸片51、52内的导电部件分别通过接触结构57A-57D耦合到支撑件55中的导电部件。
接触结构57A-57D在此由底部65、中间部分66以及顶部部分67形成,底部例如由支撑焊盘区域形成,其布置在支撑件55的第一面55A上;中间部分66,形成凸块区域,此处布置在底部部分65上;以及顶部部分67,例如由裸片焊盘区域形成,此处布置在中间部分66上,并且以本身已知的方式由裸片51、52的相应顶部金属层形成。底部65可以称为下部,或者在支撑件55的第一面55A处称为底部65的一些其他参考。中间部分66可分别称为底部65和顶部67之间的中间部分66的中心部分、中间部分或一些其他参考。顶部67可在裸片51、52中的一个朝向支撑件55的第一面55A的相应表面处被称为上部或对顶部67的一些其他参考。底部部分65、中间部分66和顶部部分67可以一起称为支撑件。
接触结构57A-57D的顶部67是以已知方式电连接至设备53、54的电部件。
两个接触结构(下文称为第一接触结构57A和第二接触结构57B)将第一裸片51连接至支撑件55,另外两个接触结构(下文称为第三接触结构57C、和第四接触结构57D)将第二裸片52连接至支撑件55。
具体而言,此处,第二接触结构57B和第三接触结构57C的底部65在掩埋导电区域56的相应纵向端部上竖直延伸,并且因此与之电容耦合。因此,在本实施例中,第二接触结构57B和第三接触结构57C的底部65形成电容元件的第一板,其具有由掩埋导电区域56形成的公共对板。因此,在本实施例中,底部65也称为第一板65,并且掩埋导电区域56也称为公共浮置板56。
换句话说,在第二接触结构57B和掩埋导电区域56之间形成第一电容器70,并且在第三接触结构57C和掩埋导电区域56之间形成第二电容器71。第一电容器70和第二电容器71通过掩埋导电区域56彼此串联布置,从而在第一裸片51和第二裸片52之间提供电流耦合结构73,如下文详细讨论的。
第一接触结构57A和第四接触结构57D(以及其他可能的接触结构,未示出)以未示出但本领域技术人员已知的方式将相应裸片51、52电连接到支撑件55上的额外支撑焊盘区域。
在图5A中,第一外部连接区域60和第二外部连接区域61固定在支撑件55的第二主面55B上。第一外部连接区域60和第二外部连接区域61可以被称为外部接触区域。
外部连接区域60、61在此实施LGA(接地网格阵列)连接方案,并以已知方式形成引线框架的一部分,引线框架由彼此电隔离的不同外部连接区域形成,其能够将系统50电连接到外部(例如,系统50外部)。具体而言,所示的外部连接区域60、61被配置为能够以彼此非常不同的电压和/或与设备53、54中的一个或两个设备的工作电压相比甚至高达10kV的电压工作。为此,外部连接区域60、61以在外部连接区域60、61的各个侧壁之间延伸的距离D2隔开,并且在本实施例中,外部连接区域60、61固定到支撑件55,以便不垂直重叠掩埋导电区域56。
在图5A中,另一个焊盘区域75在支撑件55的第一面55A上延伸。另一个焊盘区域75可以以本领域技术人员已知的方式设置在与第一板65相同的层中,并且通过电连接线76连接到第二外部连接区域61。第一板65可以被耦合至焊盘区域75。
树脂或其他绝缘材料制成的封装件质量块77将裸片51、52、支撑件55、电连接线76和大部分外部连接区域60、61包封。封装件质量块77可以是封装剂、模塑料、环氧树脂、树脂或用于封装本发明的系统、封装件或设备的各种组件的某些其他类型的材料。
实际上,在图5A的系统50中,电容器70、71在设备53、54之间提供电流传输通道,从而能够在设备53、54之间(例如,与装置53、54之间)传输共模信号。
根据设备53、54、特定交换信号和设计选择,该信道可以用作单个传输信道。或者,系统50可以包括多个这样的信道,每个信道用于要交换的各个信号和/或传输方向,如下文详细讨论的。
在图5A的系统50中,为了获得隔离并且基于第一裸片51可在比第一外部连接区域60高得多的电压下工作,根据特定的工作电压,一些距离比是重要的,如下文所述。
具体而言,参考图5A和5B,外部连接区域60、61之间的距离D2被选择为大于裸片51、52之间的距离D1。
此外,选择第二接触结构57B和掩埋导电区域56之间的距离T1(图5B)以及掩埋导电区域56和第一外部连接区域60之间的距离T2,以考虑支撑件55材料的隔离特性和设计师已知的其他可能标准。例如,如果形成支撑件55的绝缘层的材料相同,具有相同的介电强度,则距离T1和T2可以相等(T1=T2)。反之亦然,如果支撑件55的底部(图5B中)的材料能够承受比插入掩埋导电区域56和第一板65(第二接触结构57B的底部)之间的材料更高的电场,则T1可能高于T2(T1>T2)。
在电压差较大的情况下,类似的考虑可应用于第三接触结构57C和掩埋导电区域56之间的距离以及掩埋导电区域56和第二外部连接区域61之间的距离。
图6显示了支撑件55的可能实现。
具体而言,图6的支撑件55是从商用类型的板开始制造的,该板由多层结构形成。具体而言,此处支撑件55包括底部绝缘层80;底部导电层81,覆盖底部绝缘层80;中间绝缘层82,即所谓的芯,覆盖在底部绝缘层80和底部导电层81上;覆盖中间绝缘层82的顶部导电层83;顶部绝缘层84,覆盖中间绝缘层82和顶部导电层83;以及覆盖顶部绝缘层84的顶部导电层85。支撑件55的这些不同层可称为第一层、第二层、第三层、第四层、第五层等。
绝缘层80、82、84可以是有机材料,例如塑料,例如所谓的绝缘预浸料;导电层81、83和85可以是金属,例如铜。可能的话,顶部导电层83还可以包括覆盖在铜层上的接触电阻非常低的层,例如金基层。
导电层81、83和85被成形以分别形成掩埋导电区域56、电容器70、71的顶板区域88以及第二接触结构57B和第三接触结构57C的底部65。
以未示出的方式,支撑件55可以包括底部导电层,布置在底部绝缘层80下方,也可由金属(例如铜)制成,可能涂有金基层(另请参见图12的说明)。
实际上,此处电容器70、71由底部导电层81(掩埋导电区域56)、中间绝缘层82和顶部导电层83(顶板区域88)形成。因此,在本实施例中,接触结构57A-57D的底部65不再形成电容器70、71的板,而是通过延伸穿过顶部绝缘层84的相应通孔90连接到顶板区域88。
在本实施例中,与掩埋导电区域56和第一外部连接区域60之间的距离T2相比,临界距离T1是第二接触结构57B的底部65和面向它的顶板区域88之间的距离。
图7示出了电流耦合结构73的可能实施例。
这里,具体而言,第一盘形板92和第二盘形板93分别形成图5A的底部65或第一电容器70和第二电容器71的图6的顶板区域88。第三盘形板94和第四盘形板95形成第一电容器70和第二电容器71的掩埋导电区域56的端部。
第三盘形板94和第四盘形板95在此分别与第一盘形板92和第二盘形板93竖直对齐。换句话说,如图7所示,第一盘形板92与第三盘形板94对齐并重叠,并且如图7所示,第二盘形板93与第四盘形板95对齐并重叠。
导线96形成掩埋导电区域56,并将第三盘形板94和第四盘形板95直接连接或耦合在一起。导线96将第三和第四盘形板95、96电耦合在一起。导线96可被称为连接线、电连接线或将第三和第四盘形板95、96电耦合在一起的某种其他类型的线。导线96与第一盘形板95和第二盘形板96集成。
盘形板92-95和导线96的尺寸和形状可由设计师根据隔离电压和用于防止电场累积区域(尖端效应)的材料以及一般情况下使特定工作电压下的最大电场最小化来决定。具体而言,以本领域技术人员已知的方式,研究几何特征以提供有源电容和有源电容/寄生电容比的值,并最小化设备在制造或正常使用期间可能遭受的热循环期间的剥落或故障风险。
例如,系统50可配置为允许设备53、54或两者中的一个(但不是同时)以高压(例如,10kV或更高)运行。在这种情况下,盘形板92-95的直径可以在100μm到1mm之间,特别是400μm,导线96的长度可以在500μm到3mm之间,特别是1mm,宽度可以在5到100μm之间,特别是30μm。直径可等于上述直接规定的上限和下限。
根据需要,系统50可包括多个电耦合结构73。
例如,图8示出了系统100,该系统包括四个电流耦合结构73,形成两个传输通道101、102,每个通道分别具有一对电容,用于信号的差分传输。在每个传输信道中,例如在从第一裸片51传输到第二裸片52的情况下,信号作为两个第一盘形板92之间的电位差由第一裸片51传输,并且作为两个第二盘形板93之间的电位差由第二裸片52接收,在从第二裸片52到第一裸片51的信号传输中,反之亦然。
图9示出了与图5A的系统50类似的系统150。因此,将仅参考差异来描述系统150,针对相同部件使用相同附图标记。
图9中的系统150同样包括两个裸片51、52,它们固定在支撑件55上,支撑件55容纳掩埋导电区域56,但后者部分覆盖在外部连接区域60、61上,因此电容器70、71布置为垂直对齐在外部连接区域60、61上方。在这种情况下,例如,外部连接区域60、61之间的距离可以是500μm,但是支撑件55的厚度要选择一个足够的值,高于图5A的系统50。
在图10的系统200中,支撑件55布置在裸片51、52上。
具体而言,此处裸片51、52直接固定至相应的外部连接区域60、61,第一接触结构257A延伸至第一裸片51和支撑件55之间,并且第二接触结构257B延伸至第一裸片51和支撑件55之间。实际上,裸片51、52固定在裸片的第一主表面上的相应外部连接区域60、61上,以及与第一主表面相对的裸片的第二主表面上的支撑件55上。
接触结构257A、257B可以以与上述接触结构57A-57D类似的方式形成,因此这里各自包括:底部267,例如由裸片焊盘、金属区域形成;中间部分266,形成凸块区域,此处布置在底部部分267上;以及顶部265,例如由金属支撑焊盘区域形成,此处布置在中间部分266上。
接触结构257A、257B的顶部265面向掩埋导电区域56的相应端部;端部可以是圆盘状(如图7所示)。在此,然后,接触结构257A、257B的顶部265形成板区域,其电容性地耦合到掩埋导电区域56,以形成电容器70、71。
或者,以类似于图6中所示的系统50的方式,接触结构257A、257B可以通过通孔连接到支撑件55中形成的相应的导电区域(未示出),并且面向掩埋导电区域56的端部。
在图10的系统200中,如果外部连接区域60和61之间的距离为0.5mm,则掩埋导电区域56的长度可在0.5和3mm之间。
图10的系统200的优点是,为了获得隔离,足以满足第二接触结构57B和掩埋导电区域56(和/或第三接触结构57C和掩埋导电区域56)之间距离T1的密封约束,这是因为自动满足关于距离T2的条件(即,相对于外部连接区域60、61浮置)。
根据图11所示的不同实施例,半导体材料的衬底58延伸到图10的系统200的支撑件55上,并与支撑件55形成裸片59。在这种情况下,支撑件55可由聚酰亚胺和/或氧化物外壳金属的绝缘层形成,以形成掩埋导电区域56和接触结构257A、257B的顶部265。
通过这种方式,可以使用半导体工业的技术获得系统200,从而在分辨率、空间尺寸控制和对准方面具有优势。
图12显示了与图5A的系统50类似的系统250。
在系统250中,外部连接区域60、61缺失,并且支撑件55的底部金属层86在底部绝缘层80下方延伸。底部金属层86在此成形以形成用于设备53、54的外部连接的引线(其中示出了两条引线260、261,类似于外部连接区域60、61)。
图12的系统250可以具有BGA(球栅阵列)类型的表面处理,其中在引线260、261上重新熔化焊料球262(虚线所示)。
本文描述的系统50、100、150、200和250在设备之间具有高隔离水平,即使在非常不同的高电压下运行。此外,这些系统会产生非常低值的寄生元件。
它们可以用电力设备生产中常见的机器和步骤以简单的方式制造。
最后,显而易见的是,可以对本文描述和示出的系统进行修改和变更,而不偏离本公开的范围,如所附权利要求中所定义的。例如,可以组合所描述的不同实施例以提供进一步的解决方案。
此外,即使所示系统仅包括两个装置,也可以在多个装置的情况下应用相同的解决方案,可能具有掩埋导电区域56的足够间距。
一种封装电子系统可概括为包括支撑件(55),支撑件包括容纳掩埋导电区域(56)的绝缘有机基板,掩埋导电区域为浮置区域,并且具有相互间隔的第一和第二部分(94;95);第一裸片(51),固定至所述支撑件,所述第一裸片具有承载第一裸片接触区域(67;267)的第一主表面,所述第一裸片接触区域电容耦合至所述掩埋导电区域的第一部分;第二裸片(52),固定到所述支撑件,所述第二裸片具有承载第二裸片接触区域(67;267)的第一主表面,所述第二裸片接触区域电容耦合到所述掩埋导电区域的第二部分;以及封装质量块(77),其包封第一裸片(51)、第二裸片(52)、第一裸片接触区域、第二裸片接触区域以及至少部分地包封支撑件(55)。
掩埋导电区域(56)可以具有具有第一端和第二端的细长形状,其中掩埋导电区域的第一部分(94)布置在第一端处,并且掩埋导电区域的第二部分(95)布置在掩埋导电区域的第二端处。
掩埋导电区域(56)的第一端和第二端(94;95)可以是盘状的。
第一裸片接触区域和第二裸片接触区域(67;267)可以分别面向掩埋导电区域(56)的第一部分和第二部分(94;95)。
支撑件(55)可以具有第一面和第二面(55A,55B),第一裸片和第二裸片(51,52)固定在支撑件的第一面(55A)。
该系统可包括金属材料的第一外部连接区域和第二外部连接区域(60,61),第一外部连接区域和第二外部连接区域以第一相互距离(D2)延伸在支撑件(55)的第二面(55B)上,外部连接区域通过连接线(76)电连接到第一裸片和第二裸片(51,52)。
第一裸片和第二裸片(51,52)可以布置为相距第二相互距离(D1),其中第一距离(D2)大于第二距离。
第一裸片和第二裸片(51,52)可以布置为相距第二相互距离(D1),其中第一距离(D2)小于第二距离。
该系统还可包括第一接触和第二接触结构(57B,57C),其中:第一接触结构(57B,57C)包括第一板区域(65),第一板区域(65)电容耦合至掩埋导电区域(56)的第一部分(94),并且第一板区域(65)布置在支撑件(55)的第一面(55A)上;以及第一凸块区域(66),与第一板区域相邻并且与第一裸片接触区域相邻,并且第二接触结构包括第二板区域(65),第二板区域(65)电容性地耦合到掩埋导电区域(56)的第二部分(95)并且布置在支撑件(55)的第一面(55A)上;以及第二凸块区域(66),与第二板区域和第二裸片接触区域相邻。
掩埋导电区域(56)和支撑件(55)的第一面(55A)之间的距离(T1)可以等于或小于掩埋导电区域(56)和第一外部连接区域(57B)之间的距离(T2)。
第一裸片和第二裸片可以具有相应的第二主表面,第一裸片和第二裸片(51,52)固定在相应的第一主表面上的支撑件(55)和各自的第二主表面上的金属外部连接区域(60,61)。
支撑件(55)可以是由多个导电层形成的多层膜,该多个导电层至少包括第一导电层、第二导电层和第三导电层(81、83、85),第一导电层、第二导电层和第三导电层由相应的绝缘层(82、84)隔开,掩埋的导电区域(56)可以形成在多个导电层的第一导电层(81)中,第一电容板区域和第二电容板区域(88)可以形成在第二导电层(83)中并且直接面向掩埋导电区域(56)的第一部分和第二部分(94、95),第一支撑接触区域和第二支撑接触区域(65;265)可以形成在第三导电层(85)中,并且可以通过延伸穿过相应绝缘层(84)的通孔(90)分别电连接到第一电容性板区域和第二电容性板区域(88)。
第一支撑接触区域和第二支撑接触区域(65;265)可以分别是第一接触结构和第二接触结构(57B,57C;257A,257B)的一部分,第一接触结构(57B;257A)还可以包括与第一支撑接触区域(65;265)和第一裸片接触区域(67;267)相邻的第一凸块区域(66;266),并且第二接触结构(57C;257B)可进一步包括与第二支撑接触区域(65;265)和第二裸片接触区域(67;267)相邻的第二凸块区域(66;266)。
掩埋导电区域(56)和第一外部连接区域(57B)之间的距离(T2)可大致等于掩埋导电区域(56)和第一电容板区域(88)之间的距离(T1)。
可以组合上述各种实施例以提供进一步的实施例。如有必要,可以修改实施例的方面,以采用各种专利、申请和出版物的概念来提供进一步的实施例。
可以根据上述详细描述对实施例进行这些和其他更改。一般而言,在以下权利要求中,所使用的术语不应被解释为将权利要求局限于说明书和权利要求中公开的特定实施例,而应被解释为包括所有可能的实施例以及这些权利要求所享有的全部等同物范围。因此,权利要求不受本公开的限制。

Claims (20)

1.一种装置,包括:
支撑件,包括绝缘基板,所述绝缘基板具有:
掩埋导电区域,包括彼此间隔开并且由第三部分耦合在一起的第一部分和第二部分;第一裸片,固定到所述支撑件,所述第一裸片具有第一表面,所述第一表面具有电容耦合到所述掩埋导电区域的所述第一部分的第一裸片接触区域;
第二裸片,固定至所述支撑件,所述第二裸片具有第一表面,第一表面具有第二裸片接触区域,所述第二裸片接触区域电容耦合至所述掩埋导电区域的所述第二部分;
第一外部连接区域和第二外部连接区域,在第一方向上彼此间隔一定距离,所述掩埋导电区域位于所述第一外部连接区域和所述第二外部连接区域之间;
绝缘材料,包封所述第一裸片、所述第二裸片、所述第一裸片接触区域、所述第二裸片接触区域,并且至少部分包封所述支撑件。
2.根据权利要求1所述的装置,其中所述掩埋导电区域具有具有第一端和第二端的细长形状,其中所述掩埋导电区域的所述第一部分布置在所述第一端处,并且所述掩埋导电区域的所述第二部分布置在所述掩埋导电区域的所述第二端处。
3.根据权利要求2所述的装置,其中所述掩埋导电区域的所述第一端和所述第二端为盘状。
4.根据权利要求1所述的装置,其中所述第一裸片接触区域和所述第二裸片接触区域分别面向所述掩埋导电区域的所述第一部分和所述第二部分。
5.根据权利要求1所述的装置,其中所述支撑件具有第一面和第二面,所述第一裸片和所述第二裸片被固定到所述支撑件的所述第一面。
6.根据权利要求5所述的装置,其中所述第一外部连接区域和所述第二外部连接区域相距第一距离在所述支撑件的所述第二面上延伸。
7.根据权利要求6所述的装置,其中所述第一裸片和所述第二裸片被布置为相距第二距离,其中所述第一距离大于所述第二距离。
8.根据权利要求6所述的装置,其中所述第一裸片和所述第二裸片被布置为相距第二距离,其中所述第一距离小于所述第二距离。
9.根据权利要求6所述的装置,还包括第一接触结构和第二接触结构、第一凸块区域和第二凸块区域,其中:
所述第一接触结构包括第一板区域,所述第一板区域电容性耦合到所述掩埋导电区域的所述第一部分,并且布置在所述支撑件的所述第一面上;
所述第一凸块区域,与所述第一板区域相邻,并且与所述第一裸片接触区域相邻;
所述第二接触结构包括第二板区域,所述第二板区域电容性耦合到所述掩埋导电区域的所述第二部分,并且布置在所述支撑件的所述第一面上;以及
所述第二凸块区域,与所述第二板区域相邻,并且与所述第二裸片接触区域相邻。
10.根据权利要求9所述的装置,其中所述掩埋导电区域与所述支撑件的所述第一面之间的距离等于或小于所述掩埋导电区域与所述第一外部连接区域之间的距离。
11.根据权利要求1所述的装置,其中所述第一裸片和所述第二裸片各自具有与相应第一表面相对的相应第二表面,所述第一裸片和所述第二裸片在所述第一裸片和所述第二裸片的相应第一表面处耦合到所述支撑件,以及所述第一裸片和所述第二裸片在所述第一裸片和所述第二裸片的相应第二表面处耦合到所述第一外部连接区域和所述第二外部连接区域。
12.根据权利要求5所述的装置,其中:
所述支撑件是由多个导电层形成的多层结构,所述多个导电层至少包括由相应的绝缘层隔开的第一导电层、第二导电层和第三导电层,
所述掩埋导电区域形成在所述多个导电层的所述第一导电层中,
第一电容板区域和第二电容板区域形成在所述第二导电层中,并且分别直接面向所述掩埋导电区域的所述第一部分和所述第二部分,以及
第一支撑接触区域和第二支撑接触区域形成在所述第三导电层中,并且通过延伸穿过相应绝缘层的通孔分别电连接到所述第一电容板区域和所述第二电容板区域。
13.根据权利要求12所述的装置,其中所述第一支撑接触区域和所述第二支撑接触区域分别是第一接触结构和第二接触结构的部分,
所述第一接触结构还包括与所述第一支撑接触区域相邻并且与所述第一裸片接触区域相邻的第一凸块区域,以及
所述第二接触结构还包括与所述第二支撑接触区域相邻并且与所述第二裸片接触区域相邻的第二凸块区域。
14.根据权利要求12所述的装置,其中在所述掩埋导电区域和所述第一外部连接区域之间的距离大约等于在所述掩埋导电区域和所述第一电容板区域之间的距离。
15.根据权利要求1所述的装置,还包括:
所述支撑件上的连接焊盘;
连接线,耦合到所述连接焊盘以及所述第一外部连接区域和所述第二外部连接区域中的至少一个外部连接区域,所述连接线将所述第一裸片和所述第二裸片中的至少一个裸片耦合到所述第一外部连接区域和所述第二外部连接区域中的至少一个外部连接区域;以及
封装件质量块,包封以下至少一项:所述第一裸片、所述第二裸片、所述支撑件、所述连接线、以及所述第一外部连接区域与所述第二外部连接区域中的所述至少一个外部连接区域的大部分。
16.一种装置,包括:
第一外部连接区域;
第二外部连接区域,与第一外部连接区域间隔开;
第一裸片,在所述第一外部连接区域上,所述第一裸片耦合到所述第一外部连接区域;
第二裸片,在所述第二外部连接区域上,所述第二裸片耦合到所述第二外部连接区域;
电连接结构,与所述第一裸片、所述第二裸片、所述第一电连接区域和所述第二电连接区域重叠,所述电连接结构耦合到所述第一裸片和所述第二裸片,并且所述电连接结构与所述第一外部连接区域以及所述第二外部连接区域隔开;
第一连接结构,从所述第一裸片延伸到所述电连接结构,将所述第一裸片耦合到所述电连接结构;
第二连接结构,从所述第二裸片延伸到所述电连接结构,将所述第二裸片耦合到所述电连接结构;以及
绝缘材料,至少部分地分别覆盖所述第一外部连接区域和第二外部连接区域、所述第一裸片和所述第二裸片、所述电连接结构、以及所述第一连接结构和所述第二连接结构。
17.根据权利要求16所述的装置,其中所述电连接结构包括所述电连接结构内的掩埋导电区域,所述掩埋导电区域电容性地耦合到所述第一连接结构和所述第二连接结构。
18.根据权利要求17所述的装置,其中:
所述第一裸片被配置为运行第一电压;
所述第二裸片被配置为运行不同于所述第一电压的第二电压;
所述第一连接结构包括在所述电连接结构上的第一盘形板;
所述第二连接结构包括在所述电连接结构上的第二盘形板;
所述掩埋导电区域包括:
第三盘形板,其与所述第一盘形板对准并且重叠,所述第三盘形板电容性地耦合到所述第一盘形板;
第四盘形板,其与所述第二盘形板对准并且重叠,所述第四盘形板电容性地耦合到所述第二盘形板;以及
连接线将所述第三盘形板直接耦合到所述第四盘形板。
19.一种装置,包括:
电连接结构,包括:
第一表面和与所述第一表面相对的第二表面;以及
掩埋导电区域,在所述第一表面和所述第二表面之间位于所述电连接结构内;
第一外部连接区域,在所述电连接结构的所述第二表面上;
第一通孔,耦合到所述第一外部连接区域,并且从所述第二表面延伸到所述第一表面;
第一连接结构,位于所述第一表面上并且耦合到所述第一通孔,所述第一连接结构从所述第一表面延伸;
第二连接结构,位于所述第一表面上并且与所述第一连接结构间隔开,所述第二连接结构从所述第一表面延伸,并且所述第二连接结构与所述掩埋导电区域电通信;以及
第一裸片,在所述第一连接结构和所述第二连接结构上,所述第一裸片耦合到所述第一连接结构和所述第二连接结构,并且所述第一裸片通过所述第一连接结构和所述第二连接结构与所述电连接结构的所述第一表面间隔开。
20.根据权利要求19所述的装置,还包括:
第二外部连接区域,在所述电连接结构的所述第二表面上,并且与所述第一外部连接区域间隔开;
第二通孔,耦合到所述第二外部连接区域,并且从所述第二表面延伸到所述第一表面;
第三连接结构,在所述第一表面上并且耦合到所述第二通孔,所述第三连接结构从所述第一表面延伸;
第四连接结构,在所述第一表面上并且与所述第三连接结构隔开,所述第四连接结构从所述第一表面延伸,并且所述第四连接结构与所述掩埋导电区域电通信;以及
第二裸片,在所述第三连接结构和所述第四连接结构上,所述第一裸片耦合到所述第三连接结构和所述第四连接结构,并且所述第二裸片通过所述第三连接结构和所述第四连接结构与所述电连接结构的所述第一表面间隔开。
CN202210092662.0A 2021-01-27 2022-01-26 由电连接和电隔离的裸片形成的封装电子系统 Pending CN114823637A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
IT102021000001637 2021-01-27
IT102021000001637A IT202100001637A1 (it) 2021-01-27 2021-01-27 Sistema elettronico incapsulato formato da piastrine accoppiate elettricamente e isolate galvanicamente
US17/580,480 US20220238485A1 (en) 2021-01-27 2022-01-20 Packaged electronic system formed by electrically connected and galvanically isolated dice
US17/580,480 2022-01-20

Publications (1)

Publication Number Publication Date
CN114823637A true CN114823637A (zh) 2022-07-29

Family

ID=75340159

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202220214158.9U Active CN217544608U (zh) 2021-01-27 2022-01-26 半导体装置
CN202210092662.0A Pending CN114823637A (zh) 2021-01-27 2022-01-26 由电连接和电隔离的裸片形成的封装电子系统

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202220214158.9U Active CN217544608U (zh) 2021-01-27 2022-01-26 半导体装置

Country Status (4)

Country Link
US (1) US20220238485A1 (zh)
EP (1) EP4036968B1 (zh)
CN (2) CN217544608U (zh)
IT (1) IT202100001637A1 (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786979A (en) * 1995-12-18 1998-07-28 Douglass; Barry G. High density inter-chip connections by electromagnetic coupling
TWM266543U (en) * 2004-10-28 2005-06-01 Advanced Semiconductor Eng Multi-chip stack package
US20090168391A1 (en) * 2007-12-27 2009-07-02 Kouichi Saitou Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same
US20110298139A1 (en) * 2010-06-04 2011-12-08 Yi-Shao Lai Semiconductor Package
US9059179B2 (en) * 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US11830804B2 (en) * 2019-04-02 2023-11-28 Invensas Llc Over and under interconnects
US11380653B2 (en) * 2019-08-27 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and manufacturing method thereof
US11264359B2 (en) * 2020-04-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip bonded to a redistribution structure with curved conductive lines
US11626337B2 (en) * 2020-05-19 2023-04-11 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11605571B2 (en) * 2020-05-29 2023-03-14 Qualcomm Incorporated Package comprising a substrate, an integrated device, and an encapsulation layer with undercut

Also Published As

Publication number Publication date
IT202100001637A1 (it) 2022-07-27
US20220238485A1 (en) 2022-07-28
CN217544608U (zh) 2022-10-04
EP4036968B1 (en) 2024-05-01
EP4036968A1 (en) 2022-08-03

Similar Documents

Publication Publication Date Title
US10134663B2 (en) Semiconductor device
JP5042623B2 (ja) 半導体デバイス
US8344490B2 (en) Semiconductor device having a high frequency electrode positioned with a via hole
JP5827342B2 (ja) 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ
KR101454884B1 (ko) 적층된 집적회로 패키지 인 패키지 시스템
KR102591624B1 (ko) 반도체 패키지
CN106024754B (zh) 半导体封装组件
KR100887558B1 (ko) 반도체 패키지
KR20220163498A (ko) 간섭 차폐를 위한 와이어 본드 와이어
US7829997B2 (en) Interconnect for chip level power distribution
US7078794B2 (en) Chip package and process for forming the same
US8791501B1 (en) Integrated passive device structure and method
JP4597512B2 (ja) 複数の集積回路デバイスを含む単一パッケージ及び半導体デバイスをパッケージする方法
CN111279474B (zh) 具有分层保护机制的半导体装置及相关系统、装置及方法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
US7732904B2 (en) Multi-surface contact IC packaging structures and assemblies
TWI823618B (zh) 電子封裝件
CN217544608U (zh) 半导体装置
US20230048468A1 (en) Semiconductor emi shielding component, semiconductor package structure and manufacturing method thereof
KR100632476B1 (ko) 멀티칩 패키지 및 이에 사용되는 반도체칩
US20200381400A1 (en) Semiconductor package and semiconductor device including the same
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
CN117747593A (zh) 半导体封装组件
CN113675162A (zh) 一种系统级封装器件及方法
KR20090062000A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination