CN114789989B - 基于肖特基mosfet的单片集成式光电耦合器及制备方法 - Google Patents
基于肖特基mosfet的单片集成式光电耦合器及制备方法 Download PDFInfo
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Abstract
本发明提供一种基于肖特基MOSFET的单片集成式光电耦合器及制备方法，在同一半导体基底上制备肖特基MOSFET外围电路和光子集成电路，通过外围电路控制光子集成电路中可见光的发射与检测，实现完整的信号片内传输功能，以同时制备高性能的光电器件和电子器件；硅基衬底可利用成熟的MEMS工艺线进行加工，对批量化生产和降低生产成本具有重要意义；肖特基MOSFET的栅极漏电流小，源漏区域的结深较浅，结电容小，短沟道效应不明显，易替代现有的硅基MOSFET实现集成电路的移植；肖特基MOSFET的制备无需复杂的离子注入技术，加工过程中无需引入外延材料的生长，同时可与光子集成电路的制备工艺完全兼容，降低了单片光电子集成电路加工的难度。
Description
技术领域
本发明属于集成光电子技术领域，涉及一种基于肖特基MOSFET的单片集成式光电耦合器及制备方法。
背景技术
光电单片集成是指利用光电子技术和微电子技术将光电器件和电子元件集成在同一衬底上，其是目前研究的热点之一。与传统的片外互连相比，光电单片集成具有面积小、可靠性高、噪声小、速度快以及抗干扰能力强等优势，因而光电单片集成是光电耦合器未来的发展趋势。
光电耦合器是将发光器件、光电探测器、电路进行封装形成的器件。当电信号作用到发光器件上后，发光器件将电信号转化为光信号，光信号在器件内部传输并照射至光电探测器上，探测器会产生光电流从而完成光信号到电信号的转化，该电信号经电路放大、处理后最终输出，整个过程经历了“电-光-电”的转化。
为实现光电耦合器的单片集成，选择满足光电器件和电子器件性能要求的材料、解决光电器件和电子器件在结构和制备工艺技术上的兼容性，实现批量化生长，节约加工成本，对于光电耦合器的发展至关重要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于肖特基MOSFET的单片集成式光电耦合器及制备方法，用于解决现有技术中关于单片集成光电器件和电子器件制备单片集成式光电耦合器的问题。
为实现上述目的及其他相关目的，本发明提供一种基于肖特基MOSFET的单片集成式光电耦合器制备方法，包括以下步骤：
提供半导体基底，所述半导体基底包括自下而上叠置的硅衬底、缓冲层、u-GaN层、N型GaN层、多量子阱层及P型GaN层，且所述半导体基底包括肖特基MOSFET外围电路区及光子集成电路区，所述肖特基MOSFET外围电路区包括发光二极管驱动控制电路区及光电流检测电路区，所述光子集成电路区包括发光二极管区及光电检测器区；
刻蚀所述P型GaN层及所述多量子阱层，以显露位于所述肖特基MOSFET外围电路区中的所述N型GaN层；及显露位于所述光子集成电路区中的部分所述N型GaN层；
刻蚀所述N型GaN层及所述u-GaN层，于所述发光二极管驱动控制电路区及所述光电流检测电路区中分别形成位于所述缓冲层上的凹槽式u-GaN层；及于所述光子集成电路区形成贯穿所述N型GaN层的隔离槽，以在所述发光二极管区形成发光二极管多量子阱光电PN结及在所述光电检测器区形成光电检测器多量子阱光电PN结；
于所述凹槽式u-GaN层的外侧形成源极及漏极，且所述源极与所述漏极的功函数均大于所述凹槽式u-GaN层，以分别与所述凹槽式u-GaN层构成肖特基接触；及于所述光子集成电路区中形成位于所述P型GaN层上的P电极；
于所述凹槽式u-GaN层的内侧形成覆盖所述凹槽式u-GaN层的栅介质层；
于所述栅介质层上形成栅极；及于所述光子集成电路区中形成位于所述N型GaN层上的N电极；
自所述硅衬底进行刻蚀，于所述光子集成电路区中形成显露所述N型GaN层的空腔，且所述空腔与所述隔离槽相贯通，形成位于所述隔离槽两侧的第一悬空波导及第二悬空波导；
于所述硅衬底侧键合反射平板，所述反射平板覆盖所述空腔，以于所述肖特基MOSFET外围电路区形成肖特基MOSFET外围电路，于所述光子集成电路区形成光子集成电路，且所述肖特基MOSFET外围电路包括发光二极管驱动控制电路及光电流检测电路，所述光子集成电路包括发光二极管及光电检测器，且所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连。
可选地，所述光子集成电路中形成的所述发光二极管及所述光电检测器为对称结构。
可选地，形成的所述凹槽式u-GaN层的底部厚度为10 nm~200 nm。
可选地，形成的所述N电极的形貌呈U形，且U形开口临近所述隔离槽。
本发明还还提供一种基于肖特基MOSFET的单片集成式光电耦合器，所述单片集成式光电耦合器包括：
半导体基底，所述半导体基底包括自下而上叠置的硅衬底、缓冲层、u-GaN层、N型GaN层、多量子阱层及P型GaN层，且所述半导体基底包括肖特基MOSFET外围电路及光子集成电路，所述肖特基MOSFET外围电路中包括发光二极管驱动控制电路及光电流检测电路，所述光子集成电路中包括发光二极管及光电检测器，且所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连；其中，
所述发光二极管驱动控制电路及所述光电流检测电路分别包括：
凹槽式u-GaN层，位于所述缓冲层上；
源极及漏极，均位于所述凹槽式u-GaN层的外侧，且所述源极与所述漏极的功函数均大于所述凹槽式u-GaN层，以分别与所述凹槽式u-GaN层构成肖特基接触；
栅介质层，位于所述凹槽式u-GaN层的内侧并覆盖所述凹槽式u-GaN层；
栅极，位于所述栅介质层上；
所述发光二极管及所述光电检测器包括：
隔离槽，贯穿所述N型GaN层；
发光二极管多量子阱光电PN结及光电检测器多量子阱光电PN结，均由所述N型GaN层、多量子阱层及P型GaN层构成；
空腔，自所述硅衬底延伸至所述N型GaN层，且所述空腔与所述隔离槽相贯通；
第一悬空波导及第二悬空波导，分别对应所述发光二极管多量子阱光电PN结及所述光电检测器多量子阱光电PN结中的所述N型GaN层；
反射平板，键合于所述硅衬底侧，且覆盖所述空腔；
P电极及N电极，所述P电极位于所述P型GaN层上，所述N电极位于所述N型GaN层上。
可选地，所述发光二极管及所述光电检测器为对称结构。
可选地，所述凹槽式u-GaN层的底部厚度为10 nm~200 nm。
可选地，所述N电极的形貌呈U形，且U形开口临近所述隔离槽。
如上所述，本发明的基于肖特基MOSFET的单片集成式光电耦合器及制备方法，在同一半导体基底上制备肖特基MOSFET外围电路和光子集成电路，通过外围电路控制光子集成电路中可见光的发射与检测，实现完整的信号片内传输功能，以同时制备高性能的光电器件和电子器件；硅基衬底可利用成熟的MEMS工艺线进行加工，对批量化生产和降低生产成本具有重要意义；肖特基MOSFET的栅极漏电流小，源漏区域的结深较浅，结电容小，短沟道效应不明显，易替代现有的硅基MOSFET实现集成电路的移植；肖特基MOSFET的制备无需复杂的离子注入技术，加工过程中无需引入外延材料的生长，同时可与光子集成电路的制备工艺完全兼容，降低了单片光电子集成电路加工的难度。
附图说明
图1显示为本发明实施例中单片集成式光电耦合器的结构框图。
图2显示为本发明实施例中肖特基MOSFET的俯视结构图。
图3显示为本发明实施例中肖特基MOSFET沿A-A’向的剖面图。
图4显示为本发明实施例中光子集成电路的俯视结构图。
图5显示为本发明实施例中光子集成电路沿B-B’向的剖面图。
图6显示为本发明实施例中发光二极管驱动控制电路原理图。
图7显示为本发明实施例中光电流检测电路原理图。
图8显示为本发明实施例中半导体基底的结构示意图。
图9显示为本发明实施例中刻蚀P型GaN层及多量子阱层后的结构示意图。
图10显示为本发明实施例中刻蚀N型GaN层及u-GaN层后的结构示意图。
图11显示为本发明实施例中形成源极、漏极及P电极后的结构示意图。
图12显示为本发明实施例中形成栅介质层后的结构示意图。
图13显示为本发明实施例中形成栅极及N电极后的结构示意图。
图14显示为本发明实施例中形成空腔后的结构示意图。
图15显示为本发明实施例中键合反射平板后的结构示意图。
元件标号说明
M-肖特基MOSFET外围电路区；N-光子集成电路区；100-肖特基MOSFET外围电路；200-光子集成电路；1-硅衬底；2-缓冲层；3-u-GaN层；4-N型GaN层；5-多量子阱层；6-P型GaN层；7-反射平板；111-凹槽式u-GaN层；112-栅介质层；113-源极；114-漏极；115-栅极；211-发光二极管P电极；212-发光二极管P型GaN层；213-发光二极管多量子阱层；214-发光二极管N型GaN层；215-发光二极管N电极；221-光电检测器P电极；222-光电检测器P型GaN层；223-光电检测器多量子阱层；224-光电检测器N型GaN层；225-光电检测器N电极；230-第一悬空波导；240-第二悬空波导；300-隔离槽；400-空腔；21-第一肖特基MOSFET；22A-电阻；22B-第二肖特基MOSFET。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此处可能使用诸如“介于……之间”，该表达表示包括两端点值，以及可能使用诸如“多个”，该表达表示两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种基于肖特基MOSFET的单片集成式光电耦合器，所述单片集成式光电耦合器包括肖特基MOSFET外围电路100及光子集成电路200，所述肖特基MOSFET外围电路100中包括发光二极管驱动控制电路及光电流检测电路，所述光子集成电路200中包括发光二极管及光电检测器，且所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连。
参阅图2~图5，所述单片集成式光电耦合器采用半导体基底制备，所述半导体基底包括自下而上叠置的硅衬底1、缓冲层2、u-GaN层3、N型GaN层4、多量子阱层5及P型GaN层6，其中，多量子阱层5可以是InGaN/GaN多量子阱或者其他GaN系材料的多量子阱结构，此处不作过分限制。
其中，参阅图2及图3，所述发光二极管驱动控制电路及所述光电流检测电路分别包括：
凹槽式u-GaN层111，位于所述缓冲层2上；
源极113及漏极114，均位于所述凹槽式u-GaN层111的外侧，且所述源极113与所述漏极114的功函数均大于所述凹槽式u-GaN层111，以分别与所述凹槽式u-GaN层111构成肖特基接触；
栅介质层112，位于所述凹槽式u-GaN层111的内侧并覆盖所述凹槽式u-GaN层111；
栅极115，位于所述栅介质层112上。
参阅图4及图5，所述发光二极管及所述光电检测器包括：
隔离槽300，贯穿所述N型GaN层4；
发光二极管多量子阱光电PN结及光电检测器多量子阱光电PN结，均由所述N型GaN层4、多量子阱层5及P型GaN层6构成；
空腔400，自所述硅衬底1延伸至所述N型GaN层4，且所述空腔400与所述隔离槽300相贯通；
第一悬空波导230及第二悬空波导240，分别对应所述发光二极管多量子阱光电PN结及所述光电检测器多量子阱光电PN结中的所述N型GaN层4；
反射平板7，键合于所述硅衬底1侧，且覆盖所述空腔400；
P电极及N电极，所述P电极位于所述P型GaN层6上，所述N电极位于所述N型GaN层4上。
具体的，在所述单片集成式光电耦合器中主要包括：基于肖特基MOSFET的所述发光二极管驱动控制电路与所述光电流检测电路，基于多量子阱的所述发光二极管与所述光电检测器，以及两个悬空波导第一悬空波导230及第二悬空波导240。其中，所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连，所述发光二极管和所述光电检测器分别对应与所述第一悬空波导230和所述第二悬空波导240相连，两个悬空波导之间通过所述隔离槽300相隔一定距离。所述发光二极管、光电检测器以及两个悬空波导共同构成简单的所述光子集成电路，具有发射、传输和探测可见光的作用。
如图2及图3，肖特基MOSFET包括三个电极，分别是所述源极113、所述漏极114和所述栅极115，其中所述源极113和所述漏极114的材料均为功函数大于所述u-GaN层3即非有意掺杂GaN层的电极材料，如所述源极113和所述漏极114可选择Ni/Au等金属材料，以与所述u-GaN层3之间构成肖特基接触，以在半导体材料一侧形成载流子耗尽层，具有单向导电特性。所述栅极115的下方为所述凹槽式u-GaN层111，材料为u-GaN，与所述栅极115之间通过所述栅介质层112实现电学隔离，其中，所述栅介质层112的材料可以是二氧化硅、氮化硅、二氧化铪或者氧化铝中的一种或组合等，此处不作过分限制，且所述凹槽式u-GaN层111左侧的外部台阶被所述源极113直接覆盖，右侧的外部台阶被所述漏极114直接覆盖，所述凹槽式u-GaN层111的底部保留了一定厚度的u-GaN材料，其中，所述凹槽式u-GaN层111的底部厚度可为10 nm~200 nm，如10 nm、50nm、100nm、200 nm等。
当肖特基MOSFET的所述栅极115未施加偏置电压时，所述源极113与所述漏极114之间存在两个反向的肖特基二极管结构，晶体管处于断开状态；当肖特基MOSFET的所述栅极115施加一定的偏置电压时，因所述凹槽式u-GaN层111材料的载流子浓度分布发生变化，肖特基接触的势垒高度减小，所述源极113与所述漏极114之间的沟道导通，晶体管处于开启状态。
其中，所述发光二极管及所述光电检测器可为对称结构，如图4及图5，本实施例中，所述发光二极管及所述光电检测器为左右对称结构，以简化器件结构，降低制备工艺复杂度，但并非局限于此，可根据需要进行选择。当所述光子集成电路200的结构采用对称式结构时，所述隔离槽300可作为对称轴，即所述发光二极管和所述光电检测器的结构可相同，两者之间在电学上相互隔离，因多量子阱PN结的发射谱和吸收谱存在交叠，因而可同时用于发光和光电检测。
具体的，如图4及图5，所述发光二极管的中央为发光二极管P电极211，所述发光二极管P电极211下方依次为发光二极管P型GaN层212、发光二极管多量子阱层213以及发光二极管N型GaN层214，以由所述发光二极管P型GaN层212、所述发光二极管多量子阱层213以及所述发光二极管N型GaN层214构成所述发光二极管多量子阱光电PN结。发光二极管N电极215位于所述发光二极管P电极211的周围，与下方的所述N型GaN层4直接接触，接触类型为欧姆接触。所述第一悬空波导230基于所述发光二极管N型GaN层214制备，以与所述发光二极管N型GaN层214直接相连。
如图4及图5，所述光电检测器的中央为光电检测器P电极221，所述光电检测器P电极221下方依次为光电检测器P型GaN层222、光电检测器多量子阱层223以及光电检测器N型GaN层224，以由所述光电检测器P型GaN层222、所述光电检测器多量子阱层223以及所述光电检测器N型GaN层224构成所述光电检测器多量子阱光电PN结。光电检测器N电极225位于所述光电检测器P电极221的周围，与下方的所述N型GaN层4直接接触，接触类型为欧姆接触。所述第二悬空波导240基于所述光电检测器N型GaN层224制备，以与所述光电检测器N型GaN层224直接相连。
作为示例，所述N电极的形貌呈U形，且U形开口临近所述隔离槽300。
具体的，如图4，本实施例中，所述发光二极管N电极215及所述光电检测器N电极225的形貌均呈U形，且U形开口临近所述隔离槽300，以通过U形的所述N电极改善光电器件工作时的电流分布，有助于提升电学特性以及出光均匀性。
其中，所述所述发光二极管N型GaN层214和所述光电检测器N型GaN层224的下方为空腔400，可通过背面减薄与刻蚀工艺形成。
所述单片集成式光电耦合器的所述硅衬底1侧键合有反射平板7，所述反射平板7可将所述发光二极管发射的部分光线反射到所述光电检测器上，关于所述反射平板7的材质及厚度此处不作过分限制。
其中，如图6，所述发光二极管驱动控制电路最简单的形式可采用单MOSFET驱动，第一肖特基MOSFET 21的栅极连接第一控制端口21-1，所述源极113及所述漏极114一端接高电平VDD1，另一端接第一控制输出端口21-2，所述第一控制输出端口21-2与所述发光二极管P电极211相连，所述发光二极管N电极215接地。通过在第一控制端口21-1加载调制信号，能够实现所述发光二极管输出光强的调制。
如图7，所述光电流检测电路可由电阻22A和第二肖特基MOSFET22B构成，所述电阻22A具体可采用薄膜电阻或者MOSFET有源电阻等形式，此处不作限制，所述光电检测器的输出电流信号接入到第一输入端口22-1，通过所述电阻22A转换为输出电压信号，输出电阻电压信号通过所述第二肖特基MOSFET 22B的栅极控制第一电流输出端口22-2的输出电流。即所述电阻22A一端接高电平VDD2，另一端连接所述第一输入端口22-1并同时与所述第二肖特基MOSFET 22B的栅极相连。所述第一输入端口22-1与所述光电检测器N电极225相连，所述光电检测器P电极221接地。所述第二肖特基MOSFET 22B的源极和漏极一端接参考电平VSS1，另一端连接所述第一电流输出端口22-2，所述第一电流输出端口22-2用于连接下级电路实现电流电压的转换或者电流的读取。
本实施例的一种基于肖特基MOSFET的单片集成式光电耦合器，采用硅衬底GaN基LED晶圆制备而成，主要结构包括基于肖特基MOSFET的肖特基MOSFET外围电路100及所述光子集成电路200；所述光子集成电路200包括所述发光二极管和所述光电检测器，两者结构相同，分别与所述第一悬空波导230和所述第二悬空波导240相连，两个悬空波导之间相隔一定距离；所述肖特基MOSFET外围电路100基于肖特基MOSFET设计而成，包括所述发光二极管驱动控制电路和所述光电流检测电路；肖特基MOSFET的所述栅极115下方为所述凹槽式u-GaN层111，材料为非有意掺杂GaN即u-GaN，且与所述栅极115之间隔有所述栅介质层112，所述凹槽式u-GaN层111的左侧的外部台阶被所述源极113直接覆盖，右侧的外部台阶被所述漏极114直接覆盖，底部保留了一定的厚度，所述源极113和所述漏极114与所述凹槽式u-GaN层111之间的接触类型为肖特基接触，满足该结构即视为本发明的一种基于肖特基MOSFET的单片集成式光电耦合器。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
本发明还提供了一种基于肖特基MOSFET的单片集成式光电耦合器制备方法，参阅图8~图15示意了各步骤中形成的结构示意图。所述单片集成式光电耦合器制备方法具体可包括：
如图8，执行步骤S1：提供半导体基底，所述半导体基底包括自下而上叠置的硅衬底1、缓冲层2、u-GaN层3、N型GaN层4、多量子阱层5及P型GaN层6，且所述半导体基底包括肖特基MOSFET外围电路区M及光子集成电路区N，所述肖特基MOSFET外围电路区M包括发光二极管驱动控制电路区及光电流检测电路区，所述光子集成电路区N包括发光二极管区及光电检测器区。其中，所述多量子阱层5可以是InGaN/GaN多量子阱或者其他GaN系材料的多量子阱结构，此处不作过分限制。
作为示例，所述发光二极管及所述光电检测器可为对称结构。本实施例中，仅以对称式的结构作为示例，以简化器件结构，降低制备工艺复杂度，但并非局限于此，可根据需要进行选择。
接着，参阅图9，执行步骤S2：刻蚀所述P型GaN层6及多量子阱层5，以显露位于所述肖特基MOSFET外围电路区M中的所述N型GaN层4；及显露位于所述光子集成电路区N中的部分所述N型GaN层4。
具体的，可涂覆一层光刻胶并进行光刻，暴露出需要刻蚀的所述P型GaN层6区域，接着可进行ICP干法刻蚀，刻蚀所述P型GaN层6及所述多量子阱层5，到所述N型GaN层4停止，以显露位于所述肖特基MOSFET外围电路区M中的所述N型GaN层4；以及将所述光子集成电路区N中的部分所述P型GaN层6及所述多量子阱层5去除，显露部分所述N型GaN层4，以分别形成位于所述N型GaN层4上的叠置的发光二极管P型GaN层212与发光二极管多量子阱层213，以及位于所述N型GaN层4上的叠置的光电检测器P型GaN层222与光电检测器多量子阱层223。
接着，参阅图10，执行步骤S3：刻蚀所述N型GaN层4及所述u-GaN层3，于所述发光二极管驱动控制电路区及所述光电流检测电路区中分别形成位于所述缓冲层2上的凹槽式u-GaN层111；及于所述光子集成电路区N形成贯穿所述N型GaN层4的隔离槽300，以在所述发光二极管区形成发光二极管多量子阱光电PN结及在所述光电检测器区形成光电检测器多量子阱光电PN结。具体可包括以下步骤：
首先，涂覆一层光刻胶并进行光刻，暴露出需要制作所述隔离槽300的区域，接着可进行ICP干法刻蚀，刻蚀位于所述肖特基MOSFET外围电路区M中的所述N型GaN层4及所述u-GaN层3，并于所述光子集成电路区N中形成贯穿所述N型GaN层4及所述u-GaN层3的所述隔离槽300；
接着，涂覆一层光刻胶并光刻，暴露出所述肖特基MOSFET外围电路区M中MOSFET沟道的区域，接着进行ICP干法刻蚀，去除所述N型GaN层4；
接着，涂覆一层光刻胶并光刻，暴露出需要制作所述凹槽式u-GaN层111的区域，进行ICP干法刻蚀，制作出所述凹槽式u-GaN层111，且所述凹槽式u-GaN层111的底部厚度为10nm~200 nm，如10 nm、50nm、100nm、200 nm等。
接着，参阅图11，执行步骤S4：于所述凹槽式u-GaN层111的外侧形成源极113及漏极114，且所述源极113与所述漏极114的功函数均大于所述凹槽式u-GaN层111，以分别与所述凹槽式u-GaN层111构成肖特基接触；及于所述光子集成电路区N中形成位于所述P型GaN层上的P电极。
具体的，涂覆一层光刻胶，光刻去除位于所述肖特基MOSFET外围电路区M及所述光子集成电路区N中需要形成电极上方的光刻胶，接着可采用如电子束蒸发金属电极材料，而后去除光刻胶以及光刻胶上的金属层，剥离形成肖特基MOSFET的所述源极113、所述漏极114、发光二极管P电极211和光电检测器P电极221。其中，所述源极113和所述漏极114可选择Ni/Au等金属材料，以与所述凹槽式u-GaN层111之间构成肖特基接触。
接着，参阅图12，执行步骤S5：于所述凹槽式u-GaN层111的内侧形成覆盖所述凹槽式u-GaN层111的栅介质层112。
具体的，可采用如等离子体增强化学气相沉积（PECVD）或原子层沉积（ALD）生长一层高质量的介质层，并在光刻后刻蚀成形，以在所述肖特基MOSFET外围电路区M中形成位于所述凹槽式u-GaN层111的内侧的所述栅介质层112。其中，所述栅介质层112的材料可以是二氧化硅、氮化硅、二氧化铪或者氧化铝中的一种或组合等，此处不作过分限制。
接着，参阅图13，执行步骤S6：于所述栅介质层112上形成栅极115；及于所述光子集成电路区N中形成位于所述N型GaN层4上的N电极。
具体的，涂覆一层光刻胶，光刻去除位于所述肖特基MOSFET外围电路区M及所述光子集成电路区N中需要形成电极上方的光刻胶，接着可采用电子束蒸发金属电极材料，以及去除光刻胶以及光刻胶上的金属层，剥离形成肖特基MOSFET的所述栅极115、发光二极管N电极215和光电检测器N电极225。
作为示例，所述N电极的形貌呈U形，且U形开口临近所述隔离槽300。
具体的，本实施例中，所述发光二极管N电极215及所述光电检测器N电极225的形貌均呈U形，且U形开口临近所述隔离槽300，以通过U形的所述N电极改善光电器件工作时的电流分布，有助于提升电学特性以及出光均匀性。
接着，参阅图14，执行步骤S7：自所述硅衬底1进行刻蚀，于所述光子集成电路区N中形成显露所述N型GaN层4的空腔400，且所述空腔400与所述隔离槽300相贯通，以形成位于所述隔离槽300两侧的第一悬空波导230及第二悬空波导240。
具体的，可通过深硅反应离子刻蚀（DRIE）去除位于所述光子集成电路区N中的所述硅衬底1，接着可通过如ICP干法刻蚀去除所述缓冲层2、u-GaN层3，以及部分所述发光二极管N型GaN层214、光电检测器N型GaN层224，以进一步减小薄膜的厚度，形成两个悬空波导即第一悬空波导230及第二悬空波导240，以及位于悬空波导下方的空腔400。
接着，参阅图15，执行步骤S8：于所述硅衬底1侧键合反射平板7，所述反射平板7覆盖所述空腔400，以于所述肖特基MOSFET外围电路区M形成肖特基MOSFET外围电路100，于所述光子集成电路区N形成光子集成电路200，且所述肖特基MOSFET外围电路100包括发光二极管驱动控制电路及光电流检测电路，所述光子集成电路200包括发光二极管及光电检测器，且所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连。关于所述反射平板7的材质，此处不作过分限制。
综上所述，本发明的基于肖特基MOSFET的单片集成式光电耦合器及制备方法，在同一半导体基底上制备肖特基MOSFET外围电路和光子集成电路，通过外围电路控制光子集成电路中可见光的发射与检测，实现完整的信号片内传输功能，以同时制备高性能的光电器件和电子器件；硅基衬底可利用成熟的MEMS工艺线进行加工，对批量化生产和降低生产成本具有重要意义；肖特基MOSFET的栅极漏电流小，源漏区域的结深较浅，结电容小，短沟道效应不明显，易替代现有的硅基MOSFET实现集成电路的移植；肖特基MOSFET的制备无需复杂的离子注入技术，加工过程中无需引入外延材料的生长，同时可与光子集成电路的制备工艺完全兼容，降低了单片光电子集成电路加工的难度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种基于肖特基MOSFET的单片集成式光电耦合器制备方法，其特征在于，包括以下步骤：
提供半导体基底，所述半导体基底包括自下而上叠置的硅衬底、缓冲层、u-GaN层、N型GaN层、多量子阱层及P型GaN层，且所述半导体基底包括肖特基MOSFET外围电路区及光子集成电路区，所述肖特基MOSFET外围电路区包括发光二极管驱动控制电路区及光电流检测电路区，所述光子集成电路区包括发光二极管区及光电检测器区；
刻蚀所述P型GaN层及所述多量子阱层，以显露位于所述肖特基MOSFET外围电路区中的所述N型GaN层；及显露位于所述光子集成电路区中的部分所述N型GaN层；
刻蚀所述N型GaN层及所述u-GaN层，于所述发光二极管驱动控制电路区及所述光电流检测电路区中分别形成位于所述缓冲层上的凹槽式u-GaN层；及于所述光子集成电路区形成贯穿所述N型GaN层的隔离槽，以在所述发光二极管区形成发光二极管多量子阱光电PN结及在所述光电检测器区形成光电检测器多量子阱光电PN结；
于所述凹槽式u-GaN层的外侧形成源极及漏极，且所述源极与所述漏极的功函数均大于所述凹槽式u-GaN层，以分别与所述凹槽式u-GaN层构成肖特基接触；及于所述光子集成电路区中形成位于所述P型GaN层上的P电极；
于所述凹槽式u-GaN层的内侧形成覆盖所述凹槽式u-GaN层的栅介质层；
于所述栅介质层上形成栅极；及于所述光子集成电路区中形成位于所述N型GaN层上的N电极；
自所述硅衬底进行刻蚀，于所述光子集成电路区中形成显露所述N型GaN层的空腔，且所述空腔与所述隔离槽相贯通，形成位于所述隔离槽两侧的第一悬空波导及第二悬空波导；
于所述硅衬底侧键合反射平板，所述反射平板覆盖所述空腔，以于所述肖特基MOSFET外围电路区形成肖特基MOSFET外围电路，于所述光子集成电路区形成光子集成电路，且所述肖特基MOSFET外围电路包括发光二极管驱动控制电路及光电流检测电路，所述光子集成电路包括发光二极管及光电检测器，且所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连。
2.根据权利要求1所述的制备方法，其特征在于：所述光子集成电路中形成的所述发光二极管及所述光电检测器为对称结构。
3.根据权利要求1所述的制备方法，其特征在于：形成的所述凹槽式u-GaN层的底部厚度为10 nm~200 nm。
4.根据权利要求1所述的制备方法，其特征在于：形成的所述N电极的形貌呈U形，且U形开口临近所述隔离槽。
5.一种基于肖特基MOSFET的单片集成式光电耦合器，其特征在于，所述单片集成式光电耦合器包括：
半导体基底，所述半导体基底包括自下而上叠置的硅衬底、缓冲层、u-GaN层、N型GaN层、多量子阱层及P型GaN层，且所述半导体基底包括肖特基MOSFET外围电路及光子集成电路，所述肖特基MOSFET外围电路中包括发光二极管驱动控制电路及光电流检测电路，所述光子集成电路中包括发光二极管及光电检测器，且所述发光二极管驱动控制电路与所述发光二极管相连，所述光电流检测电路与所述光电检测器相连；其中，
所述发光二极管驱动控制电路及所述光电流检测电路分别包括：
凹槽式u-GaN层，位于所述缓冲层上；
源极及漏极，均位于所述凹槽式u-GaN层的外侧，且所述源极与所述漏极的功函数均大于所述凹槽式u-GaN层，以分别与所述凹槽式u-GaN层构成肖特基接触；
栅介质层，位于所述凹槽式u-GaN层的内侧并覆盖所述凹槽式u-GaN层；
栅极，位于所述栅介质层上；
所述发光二极管及所述光电检测器包括：
隔离槽，贯穿所述N型GaN层；
发光二极管多量子阱光电PN结及光电检测器多量子阱光电PN结，均由所述N型GaN层、多量子阱层及P型GaN层构成；
空腔，自所述硅衬底延伸至所述N型GaN层，且所述空腔与所述隔离槽相贯通；
第一悬空波导及第二悬空波导，分别对应所述发光二极管多量子阱光电PN结及所述光电检测器多量子阱光电PN结中的所述N型GaN层；
反射平板，键合于所述硅衬底侧，且覆盖所述空腔；
P电极及N电极，所述P电极位于所述P型GaN层上，所述N电极位于所述N型GaN层上。
6.根据权利要求5所述的单片集成式光电耦合器，其特征在于：所述发光二极管及所述光电检测器为对称结构。
7.根据权利要求5所述的单片集成式光电耦合器，其特征在于：所述凹槽式u-GaN层的底部厚度为10 nm~200 nm。
8.根据权利要求5所述的单片集成式光电耦合器，其特征在于：所述N电极的形貌呈U形，且U形开口临近所述隔离槽。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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