CN114765139A - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 211
- 239000002184 metal Substances 0.000 claims abstract description 211
- 238000000034 method Methods 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 description 17
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910000765 intermetallic Inorganic materials 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- WCERXPKXJMFQNQ-UHFFFAOYSA-N [Ti].[Ni].[Cu] Chemical compound [Ti].[Ni].[Cu] WCERXPKXJMFQNQ-UHFFFAOYSA-N 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本公开涉及半导体结构及其制造方法。该半导体结构包括:第一半导体结构,包括第一金属层;第二半导体结构,包括第二金属层;第二半导体结构设于第一半导体结构上,第一金属层具有嵌入至第二金属层的第一突出部。该半导体结构及其制造方法,第一金属层具有第一突出部,该第一突出部嵌入至第二金属层,以产生抵抗侧向应力的能力,增加了键合的结合强度和可靠性。
Description
技术领域
本公开涉及半导体技术领域,具体涉及半导体结构及其制造方法。
背景技术
混合键合技术是在晶圆(或芯片)之间的键合界面上,同时设置平面的金属层和介电层的键合互联。在键合过程中,先将金属层的表面研磨平整,然后将晶圆之间的键合界面上的金属层与金属层对齐、介电层与介电层对齐,在一定的温度条件下进行键合。键合界面为相对连续的平面。
在信赖性测试(例如侧向剪力性能检测)的过程中,可能会出现金属层和金属层的键合界面剥离的现象。
发明内容
本公开提供了半导体结构及其制造方法。
第一方面,本公开提供了一种半导体结构,该半导体结构包括:第一半导体结构,包括第一金属层;第二半导体结构,包括第二金属层;第二半导体结构设于第一半导体结构上,第一金属层具有嵌入至第二金属层的第一突出部。
在一些可选的实施方式中,第二金属层具有嵌入至第一金属层的第二突出部。
在一些可选的实施方式中,第一突出部和/或第二突出部的高度为2微米到25微米之间。
在一些可选的实施方式中,第一半导体结构还包括具有第一开孔的第二介电层,第一金属层设于第一开孔内;和/或第二半导体结构还包括具有第二开孔的第四介电层,第四介电层覆盖第二金属层,以使第二金属层设于第二开孔内。
在一些可选的实施方式中,第一金属层的侧壁接触第一开孔的侧壁;和/或第二金属层的侧壁接触第二开孔的侧壁。
在一些可选的实施方式中,第一金属层和第一开孔的转角处之间设有第一空间,第一金属层和第四介电层之间设有第二空间;和/或第二金属层和第二开孔的转角处之间设有第三空间,第二金属层和第二介电层之间设有第四空间。
在一些可选的实施方式中,第一金属层的侧壁和第二金属层的侧壁非共平面。
在一些可选的实施方式中,第一半导体结构还包括设于第一开孔和第一金属层之间的第一种子层,第一金属层的宽度大于第一种子层的宽度;和/或第二半导体结构还包括设于第二开孔和第二金属层之间的第二种子层,第二金属层的宽度大于第二种子层的宽度。
在一些可选的实施方式中,第一半导体结构的非键合区上设有外部电连接件。
在一些可选的实施方式中,非键合区的金属层的宽度和种子层的宽度相同。
在一些可选的实施方式中,非键合区的金属层的侧壁非接触非键合区的介电层的开孔的侧壁。
在一些可选的实施方式中,第一半导体结构还包括第一衬底(Substrate)、第一焊垫以及第一介电层,第二半导体结构还包括第二衬底、第二焊垫以及第三介电层。其中,第一介电层设于第一衬底上,第一焊垫嵌设至第一介电层,第二介电层设于第一介电层上,第一焊垫接触第一种子层。第三介电层设于第四介电层上,第二焊垫嵌入至第三介电层,第二衬底设于第三介电层上,第二焊垫接触第二种子层。
第二方面,本公开提供了一种半导体结构的制造方法,包括:在第二介电层上形成第一开孔,在第一开孔内形成第一金属层,第一金属层的高度大于第二介电层的高度;在第四介电层上形成第二开孔,在第二开孔内形成第二金属层,第二金属层的高度大于第四介电层的高度;将第二介电层和第四介电层键合;将第一金属层和第二金属层键合,使第一金属层上形成的第一突出部,嵌入至第二金属层。
在一些可选的实施方式中,该方法还包括:使第二金属层上形成的第二突出部,嵌入至第一金属层。
在一些可选的实施方式中,在第二介电层上形成第一开孔,在第一开孔内形成第一金属层,第一金属层的高度大于第二介电层的高度,包括:在第二介电层上形成第一开孔,在第一开孔内形成第一金属层,第一金属层的高度大于第二介电层的高度,第一金属层的侧壁和第二介电层的侧壁之间具有第一预设距离;以及在第四介电层上形成第二开孔,在第二开孔内形成第二金属层,第二金属层的高度大于第四介电层的高度,包括:在第四介电层上形成第二开孔,在第二开孔内形成第二金属层,第二金属层的高度大于第四介电层的高度,第二金属层的侧壁和第四介电层的侧壁之间具有第二预设距离;以及将第二介电层和第四介电层键合,包括:将第二介电层和第四介电层键合,以使第一金属层的侧壁接触第二介电层的侧壁,第二金属层的侧壁接触第四介电层的侧壁。
为了解决在信赖性测试(例如侧向剪力性能检测)的过程中,可能会出现金属层和金属层的键合界面剥离的现象,本公开提供的半导体结构及其制造方法,通过形成非连续平面的混合键合界面,金属层具有一突出部,该突出部嵌入至对侧的金属层,以产生抵抗侧向应力的能力,增加了键合的结合强度和可靠性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述,本公开的其它特征、目的和优点将会变得更明显:
图1是根据本公开的半导体结构的一个实施例的结构示意图;
图2是根据本公开的半导体结构的又一个实施例的结构示意图;
图3是根据本公开的半导体结构的另一个实施例的结构示意图;
图4A到4H根据本公开的半导体结构的制造过程中的结构示意图。
符号说明:
1-第一半导体结构,11-第一衬底,121-第一焊垫,122-第一介电层,123-第二介电层,1231-第一开孔,124-第一种子层,125-第一金属层,1251-第一突出部,2-第二半导体结构,21-第二衬底,221-第二焊垫,222-第三介电层,223-第四介电层,2231-第二开孔,224-第二种子层,225-第二金属层,2251-第二突出部,3-外部电连接件,L1-第一预设距离,L2-第二预设距离,4-非键合区的金属层,5-非键合区的介电层,51-开孔,6-阻挡层,7-焊层。
具体实施方式
下面结合附图和实施例对说明本公开的具体实施方式,通过本说明书记载的内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术效果。可以理解的是,此处所描述的具体实施例仅仅用于解释相关发明,而非对该发明的限定。另外,为了便于描述,附图中仅示出了与有关发明相关的部分。
需要说明的是,说明书附图中所绘示的结构、比例、大小等,仅用于配合说明书所记载的内容,以供本领域技术人员的了解与阅读,并非用以限定本公开可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本公开所能产生的功效及所能达成的目的下,均应仍落在本公开所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语,也仅为便于叙述的明了,而非用以限定本公开可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,应当也视为本公开可实施的范畴。
另外,在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
图1是根据本公开的半导体结构的一个实施例的结构示意图。如图1所示,该半导体结构可以包括第一半导体结构1和第二半导体结构2。其中。第一半导体结构1可以包括第一金属层125,第二半导体结构2可以包括第二金属层225,第二半导体结构2可以设于第一半导体结构1上,第一金属层125可以具有嵌入至第二金属层225的第一突出部1251。
第一金属层125和第二金属层225例如可以采用铜、铝、银或其合金材料。
第一突出部1251可以是第一金属层125与第二金属层225在退火温度键合时,第一金属层125受热膨胀,向对侧的第二金属层225的空隙处延伸,以形成嵌入至第二金属层225的第一突出部1251。
在一些可选的实施方式中,第二金属层225具有嵌入至第一金属层125的第二突出部2251。
第二突出部2251可以是第一金属层125与第二金属层225在退火温度键合时,第二金属层225受热膨胀,向对侧的第一金属层125的空隙处延伸,以形成嵌入至第一金属层125的第二突出部2251。
在一些可选的实施方式中,第一突出部1251和/或第二突出部2251的高度可以为2微米到25微米之间。
在一些可选的实施方式中,第一半导体结构1还可以包括具有第一开孔1231的第二介电层123,第一金属层125设于第一开孔1231内;和/或第二半导体结构2还可以包括具有第二开孔2231的第四介电层223,第二金属层225设于第二开孔2231内,从俯视角度看,第四介电层223覆盖第二金属层225。
第二介电层123和第四介电层223例如可以采用氧化硅、聚酰亚胺(Polyimide,PI)或其他合适的绝缘材料。
在一些可选的实施方式中,第一金属层125的侧壁可以接触第一开孔1231的侧壁;和/或第二金属层225的侧壁可以接触第二开孔2231的侧壁。
在一些可选的实施方式中,第一金属层125和第一开孔1231的转角处之间可以设有第一空间,第一金属层125和第四介电层223之间可以设有第二空间;和/或第二金属层225和第二开孔2231的转角处之间可以设有第三空间,第二金属层225和第二介电层123之间可以设有第四空间。
在一些可选的实施方式中,第一金属层125的侧壁和第二金属层225的侧壁可以非共平面。
在第一半导体结构1与第一半导体结构2键合的过程中,键合界面上的第一金属层125、第二金属层225、第二介电层123以及第四介电层223在一定的温度作用下,产生不同程度的形变和应力而导致出现对准偏移,或者由于键合设备的对准误差,从而导致第一金属层125的侧壁和第二金属层225的侧壁非共平面。
在一些可选的实施方式中,第一半导体结构1还可以包括设于第一开孔1231和第一金属层125之间的第一种子层124,第一金属层125的宽度大于第一种子层124的宽度;和/或第二半导体结构2还可以包括设于第二开孔2231和第二金属层225之间的第二种子层224,第二金属层225的宽度大于第二种子层224的宽度。
在制造第一半导体结构1的过程中,设计第一金属层125的高度大于第二介电层123的高度以及第一金属层125的侧壁和第二介电层123的侧壁之间可以具有第一预设距离L1,在形成第一金属层125之前,会先形成第一种子层124来提供导电性以保障第一金属层125的形成,这时,第一金属层125的宽度与第一种子层124的宽度相同。
同样地,在制造第二半导体结构2的过程中,设计第二金属层225的高度大于第四介电层223的高度以及第二金属层225的侧壁和第四介电层223的侧壁之间可以具有第二预设距离L2,在形成第二金属层225之前,会先形成第二种子层224来提供导电性以保障第二金属层225的形成,这时,第二金属层225的宽度与第二种子层224的宽度相同。
最后,在第一半导体结构1与第一半导体结构2键合的过程中,由于第一金属层125的高度大于第二介电层123的高度、第二金属层225的高度大于第四介电层223的高度,因此第一金属层125和第二金属层225会被挤压,第一金属层125向第一金属层125与第二介电层123之间的空间处延伸,以接触第二介电层123的侧壁。第二金属层223向第二金属层225与第四介电层223之间的空间处延伸,以接触第四介电层223的侧壁。这时,由于第一金属层125延伸,第一金属层125的宽度与第一种子层124的宽度相同。由于第二金属层225延伸,第二金属层225的宽度大于第二种子层224的宽度。
第一种子层124和第二种子层224例如可以是铜层、钛层或铜钛层(铜层和钛层)。
在一些可选的实施方式中,图2是根据本公开的半导体结构的又一个实施例的结构示意图,如图1和图2所示,第一半导体结构1还可以包括第一衬底11、第一焊垫121以及第一介电层122,第二半导体结构2还可以包括第二衬底21、第二焊垫221以及第三介电层222。其中,第一介电层122设于第一衬底11上,第一焊垫121嵌设至第一介电层122,第二介电层123设于第一介电层122上,第一焊垫121接触第一种子层124。第三介电层222设于第四介电层223上,第二焊垫221嵌入至第三介电层222,第二衬底21设于第三介电层222上,第二焊垫221接触第二种子层224。
第一焊垫121和第二焊垫221例如可以采用金、铜、铝、金或其合金。
第一介电层122和第三介电层222例如可以采用氧化硅、PI或其他合适的绝缘材料。
第一衬底11和第二衬底21例如可以是晶圆、线路基板、ASIC(ApplicationSpecific Integrated Circuit,专用集成电路)芯片或HBM(High Bandwidth Memory,高带宽内存)芯片。
本公开提供的半导体结构,通过形成非连续平面的混合键合界面,第一金属层125具有第一突出部1251,该第一突出部1251嵌入至对侧的第二金属层225,第二金属层225具有第二突出部2251,该第二突出部2251嵌入至对侧的第一金属层125,以产生抵抗侧向应力的能力,增加了键合的结合强度和可靠性。
图3是根据本公开的半导体结构的另一个实施例的结构示意图。如图3所示,在第一半导体结构1上的非键合区上设有外部电连接件3。
外部电连接件3例如可以是导线(Trace)、凸块(Bump)、焊球(Solder Ball)等。
具体地,非键合区上可以依次设有阻挡层6、焊层7和外部电连接件3。由于非键合区的金属层4与外部电连接件3直接接触会形成金属间化合物(IMC,IntermetallicCompound),而金属间化合物的存在会导致焊点产生裂纹,从而降低焊点的可靠性,影响电性能。因此为了防止金属间化合物的产生,所以在非键合区的金属层4与外部电连接件3之间设置阻挡层6,防止非键合区的金属层4与外部电连接件3之间相互扩散接触。另外,在阻挡层6上设有焊层7,以填满非键合区的金属层4与非键合层的介电层5之间的空间,防止外部电连接件3在制造过程中流入空间之中,并实现与外部电连接件3的连接。
在一些可选的实施方式中,阻挡层6例如可以是钛铜合金或钛镍铜合金。
在一些可选的实施方式中,焊层7例如可以是金、银、铜、镍、铝合金或其合金。
在一些可选的实施方式中,非键合区的金属层4的侧壁非接触非键合区的介电层5的开孔51的侧壁。
在第一半导体结构1的键合区域,第一金属层125的侧壁可以接触第二介电层123的第一开孔1231的侧壁。与第一半导体结构1的键合区域相比,第一半导体结构1的非键合区的金属层4非接触非键合区的介电层5的开孔51。
在一些可选的实施方式中,第一半导体结构1的非键合区的金属层4的宽度和种子层的宽度相同。
在第一半导体结构1与第二半导体结构2的键合区域,第一金属层125的宽度大于第一种子层124的宽度,第二金属层225的宽度大于第二种子层224的宽度。与第一半导体结构1与第二半导体结构2的键合区域相比,第一半导体结构1的非键合区的金属层4的宽度和种子层的宽度相同。
在第一半导体结构1与第二半导体结构2的键合区域,由于第一金属层125可以具有嵌入至第二金属层225的第一突出部1251,第二金属层225具有嵌入至第一金属层125的第二突出部2251,第一金属层125与第二金属层225的键合界面为非连续平面,所以第一金属层125的表面与第二介电层123的表面非共平面,第二金属层225的表面与第四介电层223的表面非共平面。与第一半导体结构1与第二半导体结构2的键合区域相比,第一半导体结构1的非键合区的金属层4的表面与介电层的表面共平面。
本公开提供的半导体结构,通过在第一半导体结构1上的非键合区设置外部电连接件3,实现半导体结构与外部的电连接。
图4A到4H根据本公开的半导体结构的制造过程中的结构示意图。为了更好地理解本公开的各方面,已简化各图。
请参考图4A,在一些可选的实施方式中,在第二衬底21上设置第二焊垫221。
请参考图4B,在一些可选的实施方式中,在第二衬底21上设置第三介电层222,以使第二焊垫221嵌设于第三介电层222。
请参考图4C,第三介电层222上设置第四介电层223,在第四介电层223上设置第二开孔2231。
请参考图4D,在一些可选的实施方式中,在第二开孔2231内设置第二种子层224。
请参考图4E,在第二开孔2231内,在第二种子层224上设置第二金属层225。
第二金属层225的高度可以大于第四介电层223的高度,第二金属层225的侧壁和第四介电层223的侧壁之间可以具有第二预设距离L2。
按照图4A-图4E,形成第二半导体结构2。
请参考图4F,按照图4A-图4E,形成第一半导体结构1。
具体地,在第一衬底11上设置第一焊垫121。在第一衬底11上设置第一介电层122,以使第一焊垫121嵌设于第一介电层122。第一介电层122上设置第二介电层123,在第二介电层123上设置第一开孔1231。在第一开孔1231内设置第一种子层124。在第一开孔1231内,在第一种子层124上设置第一金属层125。
第一金属层125的高度可以大于第二介电层123的高度,第一金属层125的侧壁和第二介电层123的侧壁之间可以具有第一预设距离L1。
请参考图4G,将第二介电层123和第四介电层223键合,将第一金属层125和第二金属层225键合,使第一金属层125上形成的第一突出部1251,嵌入至第二金属层225,使第二金属层225上形成的第二突出部2251,嵌入至第一金属层125。
具体地,可以将第二介电层123和第四介电层223键合,由于第一金属层125的高度大于第二介电层123的高度、第二金属层225的高度大于第四介电层223的高度,以使第一金属层125的侧壁接触第二介电层123的侧壁,第二金属层225的侧壁接触第四介电层223的侧壁。在退火温度时,可以将第一金属层125和第二金属层225键合,第一金属层125受热膨胀,向第二金属层225的空隙处延伸,以形成嵌入至第二金属层225的第一突出部1251。第二金属层225受热膨胀,向第一金属层125的空隙处延伸,以形成嵌入至第一金属层125的第二突出部2251。
请参考图4H,在第一半导体结构1上的非键合区上设置外部电连接件3。
外部电连接件3可以用于实现半导体结构与外部的电连接,外部电连接件3例如可以是导线、凸块、焊球等。
本公开提供的半导体结构的制造方法,首先,设计第一金属层125的高度大于第二介电层123的高度、第二金属层225的高度大于第四介电层223的高度、第一金属层125的侧壁和第二介电层123的侧壁之间可以具有第一预设距离L1以及第二金属层225的侧壁和第四介电层223的侧壁之间可以具有第二预设距离L2。然后,在室温或者低温状况下,进行第二介电层123和第四介电层223键合,由于第一金属层125的高度大于第二介电层123的高度、第二金属层225的高度大于第四介电层223的高度,因此第一金属层125和第二金属层225会被挤压,第一金属层125向第一金属层125与第二介电层123之间的空间处延伸,以接触第二介电层123的侧壁。第二金属层223向第二金属层225与第四介电层223之间的空间处延伸,以接触第四介电层223的侧壁。最后,在退火温度时,进行第一金属层125和第二金属层225的键合,第一金属层125因为受热膨胀,延伸侵入与对侧的第四介电层223之间的空隙,第二金属层225因为受热膨胀,延伸侵入与对侧的第二介电层123之间的空隙,由此第一金属层125和第二金属层225之间会形成非连续的键合界面。尽管已参考本公开的特定实施例描述并说明本公开,但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解,可进行各种改变,且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等,本公开中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图示视为说明性的,而非限制性的。可作出修改,以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法,但应理解,可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此,除非本文中特别指示,否则操作的次序和分组并不限制本公开。
Claims (10)
1.一种半导体结构,包括:
第一半导体结构,包括第一金属层;
第二半导体结构,包括第二金属层;
所述第二半导体结构设于所述第一半导体结构上,所述第一金属层具有嵌入至所述第二金属层的第一突出部。
2.根据权利要求1所述的半导体结构,其中,所述第二金属层具有嵌入至所述第一金属层的第二突出部。
3.根据权利要求2所述的半导体结构,其中,所述第一突出部和/或所述第二突出部的高度为2微米到25微米之间。
4.根据权利要求1所述的半导体结构,其中,所述第一半导体结构还包括具有第一开孔的第二介电层,所述第一金属层设于所述第一开孔内;和/或
所述第二半导体结构还包括具有第二开孔的第四介电层,所述第四介电层覆盖所述第二金属层,以使所述第二金属层设于所述第二开孔内。
5.根据权利要求4所述的半导体结构,其中,所述第一金属层的侧壁接触所述第一开孔的侧壁;和/或
所述第二金属层的侧壁接触所述第二开孔的侧壁。
6.根据权利要求5所述的半导体结构,其中,所述第一金属层和所述第一开孔的转角处之间设有第一空间,所述第一金属层和所述第四介电层之间设有第二空间;和/或
所述第二金属层和所述第二开孔的转角处之间设有第三空间,所述第二金属层和所述第二介电层之间设有第四空间。
7.根据权利要求6所述的半导体结构,其中,所述第一金属层的侧壁和所述第二金属层的侧壁非共平面。
8.根据权利要求7所述的半导体结构,其中,所述第一半导体结构还包括设于所述第一开孔和所述第一金属层之间的第一种子层,所述第一金属层的宽度大于所述第一种子层的宽度;和/或
所述第二半导体结构还包括设于所述第二开孔和所述第二金属层之间的第二种子层,所述第二金属层的宽度大于所述第二种子层的宽度。
9.根据权利要求1-8任一项所述的半导体结构,其中,所述第一半导体结构的非键合区上设有外部电连接件。
10.根据权利要求9所述的半导体结构,其中,所述非键合区的金属层的宽度和种子层的宽度相同;和/或
所述非键合区的金属层的侧壁非接触所述非键合区的介电层的开孔的侧壁。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
ID=82363491
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Country Status (1)
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