CN114755945A - 磁编码器倍频处理系统及倍频处理方法 - Google Patents
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Abstract
本发明涉及编码器技术领域，公开了一种磁编码器倍频处理系统及倍频处理方法。该系统包括：磁传感器芯片、运算放大电路、STM32单片机、稳压模块、FPGA芯片；运算放大电路分别与磁传感器芯片、STM32单片机信号连接；稳压模块分别与STM32单片机、FPGA芯片信号连接；FPGA芯片用于接收稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔记作当前的时钟周期；对时钟周期进行倍频处理，得到倍频周期；基于倍频周期进行脉冲输出，得到倍频后的脉冲信号。本发明倍频处理系统结构简单，各部件相互独立，方便维护和复用，使用FPGA芯片对脉冲进行倍频处理，显著提高了输出脉冲的频率，满足高精度细分产品的使用需求。
Description
技术领域
本发明涉及编码器技术领域，尤其涉及一种磁编码器倍频处理系统及倍频处理方法。
背景技术
编码器是将信号或数据进行编制、转换为可用以通讯、传输和存储的信号形式的设备，其广泛应用于国防、工业和科技领域中。磁编码器是以检测感应磁场为原理的编码器，磁编码器需要对磁传感器的信号进行解析、细分、输出脉冲，提供给伺服控制器用于电机轴的角度测量，并用于电机的位置控制、速度控制、电流控制等。
在现有的技术中，磁编码器一般将磁传感器输出的信号输入单片机中进行处理、细分与脉冲输出，而单片机在处理浮点数运算时所需的运行时间较长，导致单片机中ADC模块采集数据的频率受限，从而造成单片机输出的脉冲频率较低。
发明内容
本发明的主要目的在于提供一种磁编码器倍频处理系统及倍频处理方法，旨在解决现有技术中磁编码器输出的脉冲频率受限的技术问题。
本发明第一方面提供了一种磁编码器倍频处理系统，包括：
磁传感器芯片、运算放大电路、STM32单片机、稳压模块、FPGA芯片；所述运算放大电路分别与所述磁传感器芯片、所述STM32单片机信号连接；所述稳压模块分别与所述STM32单片机、所述FPGA芯片信号连接；
所述FPGA芯片用于：接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；对所述时钟周期进行倍频处理，得到倍频周期；基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
可选的，在本发明第一方面的第一种实现方式中，所述FPGA芯片具体用于：
接收所述稳压模块输出的脉冲信号，并判断所述脉冲信号是否为接收的第一个脉冲；
若所述脉冲信号是接收的第一个脉冲，则使第一计数器开始计数；
若所述脉冲信号不是接收的第一个脉冲，则读取所述第一计数器的计数值，作为当前的时钟周期并存入FIFO模块后，将所述第一计数器清零。
可选的，在本发明第一方面的第二种实现方式中，所述FPGA芯片还具体用于：
所述FPGA芯片判断所述FIFO模块中是否存有数据；
若所述FIFO模块中存有数据，则从所述FIFO模块中取出第一个数作为当前的时钟周期，将所述时钟周期除以预置倍频数，得到倍频周期；
若所述FIFO模块中没有数据，则采用模拟倍频的方法得到倍频周期。
可选的，在本发明第一方面的第三种实现方式中，所述FPGA芯片还具体用于：
所述FPGA芯片读取所述倍频周期，并使第二计数器与第三计数器开始计数；
当所述FPGA芯片输出的脉冲数小于所述预置倍频数时，在所述第二计数器的计数值等于所述倍频周期时，输出一个脉冲并将所述第二计数器清零；
当所述FPGA芯片输出的脉冲数等于所述预置倍频数时，在所述第三计数器的计数值等于所述时钟周期时，输出一个脉冲并将所述第三计数器清零。
可选的，在本发明第一方面的第四种实现方式中，所述运算放大电路用于：接收所述磁传感器芯片输出的两路第一正弦信号，进行放大运算后输出；
所述STM32单片机用于：接收所述运算放大电路输出的两路第二正弦信号，进行处理后输出脉冲信号；
所述稳压模块用于：接收所述STM32单片机输出的脉冲信号，进行稳压处理后输出。
可选的，在本发明第一方面的第五种实现方式中，所述STM32单片机具体用于：
通过ADC模块采集所述运算放大电路输出的两路第二正弦信号并转换为相应的数字量，其中，所述两路第二正弦信号的相差为90°；
通过索引查找获取所述数字量对应的正弦值；
将所述两路第二正弦信号对应的正弦值相除，得到当前位置角的正切值，并基于所述正切值，计算得到当前位置角；
计算当前位置角与上次进行细分时的位置角之差，得到位置角增量；
当所述位置角增量大于细分阈值时，输出一个脉冲信号。
本发明第二方面提供了一种编码器倍频处理方法，包括：
所述FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；
所述FPGA芯片对所述时钟周期进行倍频处理，得到倍频周期；
所述FPGA芯片基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
可选的，在本发明第二方面的第一种实现方式中，所述FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期包括：
所述FPGA芯片接收所述稳压模块输出的脉冲信号，并判断所述脉冲信号是否为接收的第一个脉冲；
若所述脉冲信号是接收的第一个脉冲，则使第一计数器开始计数；
若所述脉冲信号不是接收的第一个脉冲，则读取所述第一计数器的计数值，作为当前的时钟周期并存入FIFO模块后，将所述第一计数器清零。
可选的，在本发明第二方面的第二种实现方式中，所述FPGA芯片对所述时钟周期进行倍频处理，得到倍频周期包括：
所述FPGA芯片判断所述FIFO模块中是否存有数据；
若所述FIFO模块中存有数据，则从所述FIFO模块中取出第一个数作为当前的时钟周期，将所述时钟周期除以预置倍频数，得到倍频周期；
若所述FIFO模块中没有数据，则采用模拟倍频的方法得到倍频周期。
可选的，在本发明第二方面的第三种实现方式中，所述FPGA芯片基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号包括：
所述FPGA芯片读取所述倍频周期，并使第二计数器与第三计数器开始计数；
当所述FPGA芯片输出的脉冲数小于所述预置倍频数时，在所述第二计数器的计数值等于所述倍频周期时，输出一个脉冲并将所述第二计数器清零；
当所述FPGA芯片输出的脉冲数等于所述预置倍频数时，在所述第三计数器的计数值等于所述时钟周期时，输出一个脉冲并将所述第三计数器清零。
可选的，在本发明第二方面的第四种实现方式中，在所述FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期之前，还包括：
所述运算放大电路接收所述磁传感器芯片输出的两路第一正弦信号，进行放大运算后输出；
所述STM32单片机接收所述运算放大电路输出的两路第二正弦信号，进行处理后输出脉冲信号；
所述稳压模块接收所述STM32单片机输出的脉冲信号，进行稳压处理后输出。
可选的，在本发明第二方面的第五种实现方式中，所述STM32单片机接收所述运算放大电路输出的两路第二正弦信号，进行处理后输出脉冲信号包括：
所述STM32单片机的ADC模块采集所述运算放大电路输出的两路第二正弦信号并转换为相应的数字量，其中，所述两路第二正弦信号的相差为90°；
所述STM32单片机通过索引查找获取所述数字量对应的正弦值；
将所述两路第二正弦信号对应的正弦值相除，得到当前位置角的正切值，并基于所述正切值，计算得到当前位置角；
计算当前位置角与上次进行细分时的位置角之差，得到位置角增量；
当所述位置角增量大于细分阈值时，输出一个脉冲信号。
本发明提供的技术方案中，整个编码器倍频处理系统包括磁传感器芯片、运算放大电路、STM32单片机、稳压模块、FPGA芯片；运算放大电路分别与磁传感器芯片、STM32单片机信号连接；稳压模块分别与STM32单片机、FPGA芯片信号连接；FPGA芯片用于接收稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔记作当前的时钟周期；对时钟周期进行倍频处理，得到倍频周期；基于倍频周期进行脉冲输出，得到倍频后的脉冲信号。本发明倍频处理系统结构简单，各部件相互独立，方便维护和复用，使用FPGA芯片对脉冲进行倍频处理，显著提高了输出脉冲的频率，满足高精度细分产品的使用需求。
附图说明
图1为本发明实施例中磁编码器倍频处理系统的一个实施例示意图；
图2为本发明实施例中倍频处理方法的第一个实施例示意图；
图3为本发明实施例中倍频处理方法的第二个实施例示意图。
具体实施方式
本发明实施例提供了一种磁编码器倍频处理系统及倍频处理方法，倍频处理系统结构简单，各部件相互独立，方便维护和复用，使用FPGA芯片对脉冲进行倍频处理，显著提高了输出脉冲的频率，满足高精度细分产品的使用需求。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”或“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为便于理解，下面对本发明实施例的具体流程进行描述，请参阅图1，本发明实施例中磁编码器倍频处理系统的一个实施例包括：
磁传感器芯片101、运算放大电路102、STM32单片机103、稳压模块104、FPGA芯片105；运算放大电路102分别与磁传感器芯片101、STM32单片机103信号连接；稳压模块104分别与STM32单片机103、FPGA芯片105信号连接；FPGA芯片105用于：接收稳压模块104输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；对所述时钟周期进行倍频处理，得到倍频周期；基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
本实施例中，磁传感器是把磁场、电流、应力应变、温度、光等外界因素引起敏感元件磁性能变化转换成电信号，以这种方式来检测相应物理量的器件，磁传感器芯片101的种类不限。
本实施例中，运算放大电路102是具有高放大倍数的电路单元，运算放大电路102的种类不限。
本实施例中，STM32单片机103是意法半导体集团开发的STM32系列专为要求高性能、低成本、低功耗的嵌入式应用设计的ARM单片机芯片。
本实施例中，稳压模块104是在输入电压波动或负载发生改变时仍能保持输出电压基本不变的模块，稳压模块104的实现方法不限。
本实施例中，FPGA芯片105是现场可编程逻辑门阵列(Field Programmable GateArray)。
可选的，在一实施例中，FPGA芯片105具体用于：
接收所述稳压模块输出的脉冲信号，并判断所述脉冲信号是否为接收的第一个脉冲；
若所述脉冲信号是接收的第一个脉冲，则使第一计数器开始计数；
若所述脉冲信号不是接收的第一个脉冲，则读取所述第一计数器的计数值，作为当前的时钟周期并存入FIFO模块后，将所述第一计数器清零。
本实施例中，第一计数器基于时钟信号进行计数。
本实施例中，FIFO模块即FIFO存储器，按照先入先出队列方式进行数据存取的模块。
可选的，在一实施例中，FPGA芯片105还具体用于：
所述FPGA芯片判断所述FIFO模块中是否存有数据；
若所述FIFO模块中存有数据，则从所述FIFO模块中取出第一个数作为当前的时钟周期，将所述时钟周期除以预置倍频数，得到倍频周期；
若所述FIFO模块中没有数据，则采用模拟倍频的方法得到倍频周期。
本实施例中，倍频周期是倍频后的脉冲周期，模拟倍频的方式不限。
可选的，在一实施例中，FPGA芯片105还具体用于：
所述FPGA芯片读取所述倍频周期，并使第二计数器与第三计数器开始计数；
当所述FPGA芯片输出的脉冲数小于所述预置倍频数时，在所述第二计数器的计数值等于所述倍频周期时，输出一个脉冲并将所述第二计数器清零；
当所述FPGA芯片输出的脉冲数等于所述预置倍频数时，在所述第三计数器的计数值等于所述时钟周期时，输出一个脉冲并将所述第三计数器清零。
本实施例中，第二计数器与第三计数器基于时钟信号进行计数。
可选的，在一实施例中，运算放大电路102用于：接收磁传感器芯片101输出的两路第一正弦信号，进行放大运算后输出；
STM32单片机103用于：接收运算放大电路102输出的两路第二正弦信号，进行处理后输出脉冲信号；
稳压模块104用于：接收STM32单片机103输出的脉冲信号，进行稳压处理后输出。
本实施例中，磁传感器芯片101输出的两路第一正弦信号是小于20mV的低压正弦信号，且两路正弦信号的相差为90°。
本实施例中，经过运算放大电路102放大运算后输出的两路第二正弦信号为0～3.3V的正弦信号。
可选的，在一实施例中，STM32单片机103具体用于：
通过ADC模块采集所述运算放大电路输出的两路第二正弦信号并转换为相应的数字量，其中，所述两路第二正弦信号的相差为90°；
通过索引查找获取所述数字量对应的正弦值；
将所述两路第二正弦信号对应的正弦值相除，得到当前位置角的正切值，并基于所述正切值，计算得到当前位置角；
计算当前位置角与上次进行细分时的位置角之差，得到位置角增量；
当所述位置角增量大于细分阈值时，输出一个脉冲信号。
本实施例中，ADC模块是模数转换模块，STM32单片机的ADC模块为12位，将接收的0～3.3V的电压信号转换为0～4095的数字量。
本实施例中，将0～4095所对应的正弦值做成数组，ADC模块读取到数值后可以直接索引到对应的正弦值，显著减少了程序运行时间。
本实施例中，将得到的当前位置角的正切值输入到反正切函数中，得到当前位置角。
本实施例中，当位置角增量大于细分阈值时，控制单片机的GPIO口输出一个脉冲。
本发明实施例中，整个编码器倍频处理系统包括磁传感器芯片、运算放大电路、STM32单片机、稳压模块、FPGA芯片；运算放大电路分别与磁传感器芯片、STM32单片机信号连接；稳压模块分别与STM32单片机、FPGA芯片信号连接；FPGA芯片用于接收稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔记作当前的时钟周期；对时钟周期进行倍频处理，得到倍频周期；基于倍频周期进行脉冲输出，得到倍频后的脉冲信号。本发明倍频处理系统结构简单，各部件相互独立，方便维护和复用，使用FPGA芯片对脉冲进行倍频处理，显著提高了输出脉冲的频率，满足高精度细分产品的使用需求。
上面对本发明实施例中编码器倍频处理系统进行了描述，下面对本发明实施例中倍频处理方法进行描述，请参阅图2，本发明实施例中倍频处理方法的第一个实施例包括：
201、FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；
可选的，在一实施例中，上述步骤201包括：
FPGA芯片接收所述稳压模块输出的脉冲信号，并判断所述脉冲信号是否为接收的第一个脉冲；
若所述脉冲信号是接收的第一个脉冲，则使第一计数器开始计数；
若所述脉冲信号不是接收的第一个脉冲，则读取所述第一计数器的计数值，作为当前的时钟周期并存入FIFO模块后，将所述第一计数器清零。
202、所述FPGA芯片对所述时钟周期进行倍频处理，得到倍频周期；
可选的，在一实施例中，上述步骤202包括：
所述FPGA芯片判断所述FIFO模块中是否存有数据；
若所述FIFO模块中存有数据，则从所述FIFO模块中取出第一个数作为当前的时钟周期，将所述时钟周期除以预置倍频数，得到倍频周期；
若所述FIFO模块中没有数据，则采用模拟倍频的方法得到倍频周期。
本实施例中，模拟倍频即以预置的模拟方式预测倍频周期。
203、所述FPGA芯片基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
可选的，在一实施例中，上述步骤203包括：
所述FPGA芯片读取所述倍频周期，并使第二计数器与第三计数器开始计数；
当所述FPGA芯片输出的脉冲数小于所述预置倍频数时，在所述第二计数器的计数值等于所述倍频周期时，输出一个脉冲并将所述第二计数器清零；
当所述FPGA芯片输出的脉冲数等于所述预置倍频数时，在所述第三计数器的计数值等于所述时钟周期时，输出一个脉冲并将所述第三计数器清零。
本实施例中，当FIFO模块中没有数据时，采用模拟倍频后的脉冲周期的方式进行脉冲输出。
可选的，在一实施例中，所需倍频数为10，上一次通过计算得到的倍频周期为10个时钟周期，而此时FIFO模块没有数据，则输出第一个脉冲时，当第二计数器计数到10时输出一个脉冲，并将第二计数器清零；输出第二个脉冲时，当第二计数器计数到20时，输出一个脉冲并将第二计数器清零；以此类推到倍频数9，直到FIFO模块中存有数据时，且第三计数器等于FIFO模块中取出的数据时再输出最后一个脉冲。
本发明实施例中，FPGA芯片接收稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将时间间隔记作当前的时钟周期；对时钟周期进行倍频处理，得到倍频周期；基于倍频周期进行脉冲输出，得到倍频后的脉冲信号。本发明使用FPGA芯片对脉冲进行倍频处理，显著提高了输出脉冲的频率，让用户能够得到细分倍数更大，细分精度更高的产品。
请参阅图3，本发明实施例中倍频处理方法的第二个实施例包括：
301、运算放大电路接收磁传感器芯片输出的两路第一正弦信号，进行放大运算后输出；
302、STM32单片机的ADC模块采集所述运算放大电路输出的两路第二正弦信号并转换为相应的数字量，其中，所述两路第二正弦信号的相差为90°；
303、所述STM32单片机通过索引查找获取所述数字量对应的正弦值；
304、所述STM32单片机将所述两路第二正弦信号对应的正弦值相除，得到当前位置角的正切值，并基于所述正切值，计算得到当前位置角；
305、所述STM32单片机计算当前位置角与上次进行细分时的位置角之差，得到位置角增量；
306、当所述位置角增量大于细分阈值时，所述STM32单片机输出一个脉冲信号；
307、稳压模块接收所述STM32单片机输出的脉冲信号，进行稳压处理后输出；
308、FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；
309、所述FPGA芯片对所述时钟周期进行倍频处理，得到倍频周期；
310、所述FPGA芯片基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
本发明实施例中，磁传感器芯片输出两路低压正弦信号，通过放大电路输入到单片机的ADC模块，单片机程序通过索引查找的方法对两路信号进行处理后输出脉冲信号，使用FPGA对单片机输出的脉冲信号进行倍频处理，得到倍频的脉冲信号。本发明使用查表索引的方法进行简化计算，缩短单片机运行时间，提高了读取ADC模块数据的频率，从而提高单片机输出的脉冲频率，同时由于单片机浮点计算速度有限，使用FPGA芯片对脉冲进行倍频处理，进一步显著提高了输出的脉冲频率。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种磁编码器倍频处理系统，其特征在于，所述磁编码器倍频处理系统包括：磁传感器芯片、运算放大电路、STM32单片机、稳压模块、FPGA芯片；所述运算放大电路分别与所述磁传感器芯片、所述STM32单片机信号连接；所述稳压模块分别与所述STM32单片机、所述FPGA芯片信号连接；
所述FPGA芯片用于：接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；对所述时钟周期进行倍频处理，得到倍频周期；基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
2.根据权利要求1所述的磁编码器倍频处理系统，其特征在于，所述FPGA芯片具体用于：
接收所述稳压模块输出的脉冲信号，并判断所述脉冲信号是否为接收的第一个脉冲；
若所述脉冲信号是接收的第一个脉冲，则使第一计数器开始计数；
若所述脉冲信号不是接收的第一个脉冲，则读取所述第一计数器的计数值，作为当前的时钟周期并存入FIFO模块后，将所述第一计数器清零。
3.根据权利要求1所述的磁编码器倍频处理系统，其特征在于，所述运算放大电路用于：接收所述磁传感器芯片输出的两路第一正弦信号，进行放大运算后输出；
所述STM32单片机用于：接收所述运算放大电路输出的两路第二正弦信号，进行处理后输出脉冲信号；
所述稳压模块用于：接收所述STM32单片机输出的脉冲信号，进行稳压处理后输出。
4.根据权利要求3所述的磁编码器倍频处理系统，其特征在于，所述STM32单片机具体用于：
通过ADC模块采集所述运算放大电路输出的两路第二正弦信号并转换为相应的数字量，其中，所述两路第二正弦信号的相差为90°；
通过索引查找获取所述数字量对应的正弦值；
将所述两路第二正弦信号对应的正弦值相除，得到当前位置角的正切值，并基于所述正切值，计算得到当前位置角；
计算当前位置角与上次进行细分时的位置角之差，得到位置角增量；
当所述位置角增量大于细分阈值时，输出一个脉冲信号。
5.一种基于权利要求1-4中任一项所述的磁编码器倍频处理系统的倍频处理方法，其特征在于，所述倍频处理方法包括：
所述FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期；
所述FPGA芯片对所述时钟周期进行倍频处理，得到倍频周期；
所述FPGA芯片基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号。
6.根据权利要求5所述的倍频处理方法，其特征在于，所述FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期包括：
所述FPGA芯片接收所述稳压模块输出的脉冲信号，并判断所述脉冲信号是否为接收的第一个脉冲；
若所述脉冲信号是接收的第一个脉冲，则使第一计数器开始计数；
若所述脉冲信号不是接收的第一个脉冲，则读取所述第一计数器的计数值，作为当前的时钟周期并存入FIFO模块后，将所述第一计数器清零。
7.根据权利要求6所述的倍频处理方法，其特征在于，所述FPGA芯片对所述时钟周期进行倍频处理，得到倍频周期包括：
所述FPGA芯片判断所述FIFO模块中是否存有数据；
若所述FIFO模块中存有数据，则从所述FIFO模块中取出第一个数作为当前的时钟周期，将所述时钟周期除以预置倍频数，得到倍频周期；
若所述FIFO模块中没有数据，则采用模拟倍频的方法得到倍频周期。
8.根据权利要求7所述的倍频处理方法，其特征在于，所述FPGA芯片基于所述倍频周期进行脉冲输出，得到倍频后的脉冲信号包括：
所述FPGA芯片读取所述倍频周期，并使第二计数器与第三计数器开始计数；
当所述FPGA芯片输出的脉冲数小于所述预置倍频数时，在所述第二计数器的计数值等于所述倍频周期时，输出一个脉冲并将所述第二计数器清零；
当所述FPGA芯片输出的脉冲数等于所述预置倍频数时，在所述第三计数器的计数值等于所述时钟周期时，输出一个脉冲并将所述第三计数器清零。
9.根据权利要求5所述的倍频处理方法，其特征在于，在所述FPGA芯片接收所述稳压模块输出的脉冲信号，并记录相邻两个脉冲信号的时间间隔，将所述时间间隔记作当前的时钟周期之前，还包括：
所述运算放大电路接收所述磁传感器芯片输出的两路第一正弦信号，进行放大运算后输出；
所述STM32单片机接收所述运算放大电路输出的两路第二正弦信号，进行处理后输出脉冲信号；
所述稳压模块接收所述STM32单片机输出的脉冲信号，进行稳压处理后输出。
10.根据权利要求9所述的倍频处理方法，其特征在于，所述STM32单片机接收所述运算放大电路输出的两路第二正弦信号，进行处理后输出脉冲信号包括：
所述STM32单片机的ADC模块采集所述运算放大电路输出的两路第二正弦信号并转换为相应的数字量，其中，所述两路第二正弦信号的相差为90°；
所述STM32单片机通过索引查找获取所述数字量对应的正弦值；
将所述两路第二正弦信号对应的正弦值相除，得到当前位置角的正切值，并基于所述正切值，计算得到当前位置角；
计算当前位置角与上次进行细分时的位置角之差，得到位置角增量；
当所述位置角增量大于细分阈值时，输出一个脉冲信号。
Priority Applications (1)
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| CN202210258819.2A CN114755945A (zh) | 2022-03-16 | 2022-03-16 | 磁编码器倍频处理系统及倍频处理方法 |
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