CN114743977A - 半导体结构及其形成方法 - Google Patents
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Abstract
本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供半导体衬底，半导体衬底包括第一区域和第二区域，半导体衬底表面依次形成有浮栅介质层和浮栅层，其中在第一区域的半导体衬底、浮栅介质层和浮栅层中形成有隔离结构，在第二区域的浮栅层表面形成分立的控制栅结构；在控制栅结构的侧壁形成第一侧墙，并且在第一侧墙两侧的浮栅层表面以及第一区域的浮栅层和隔离结构表面形成介质层；去除相应的第一侧墙的部分及相应的第一侧墙所在侧的介质层，在控制栅结构的侧壁形成偏移侧墙；去除第一区域的介质层和部分隔离结构以及第二区域其余的介质层。本申请的半导体结构及其形成方法可以改善器件速率，提高产品良率。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
非易失性存储器(NVM，Non Volatile Memory)由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已广泛采用在个人电脑和电子设备，但是，在非易失性存储器的制备过程中还存在很多问题，导致良率较低。
由于逻辑区的隔离结构顶面高于半导体衬底表面，因此隔离结构和半导体衬底之间存在很高的台阶(step high)，在浮栅刻蚀(poly etch)之后，在闪存区的控制栅两侧形成侧墙时，也会在逻辑区的隔离结构表面及台阶处沉积侧墙材料，而台阶处的侧墙材料很难被刻蚀。当逻辑区形成栅极结构时，由于台阶处存在残余的侧墙材料，导致有源区的有效宽度减小，导致器件速率较慢，降低产品良率。
发明内容
本申请解决的技术问题是器件速率较慢，产品良率低。
为解决上述技术问题，本申请提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面依次形成有浮栅介质层和浮栅层，其中在所述第一区域的半导体衬底、浮栅介质层和浮栅层中形成有隔离结构，在所述第二区域的浮栅层表面形成分立的控制栅结构；在所述控制栅结构的侧壁形成第一侧墙，并且在所述第一侧墙两侧的浮栅层表面以及所述第一区域的浮栅层和隔离结构表面形成介质层；去除相应的第一侧墙的部分及所述相应的第一侧墙所在侧的介质层，在所述控制栅结构的侧壁形成偏移侧墙；去除所述第一区域的介质层和部分隔离结构以及所述第二区域其余的介质层，使所述隔离结构的顶面与所述半导体衬底的表面之间具有特定的高度差。
在本申请的一些实施例中，所述特定的高度差为-400埃～400埃。
在本申请的一些实施例中，形成所述第一侧墙和所述介质层的工艺包括：在所述第一区域、所述第二区域的浮栅层和所述隔离结构表面，以及所述控制栅结构的表面和侧壁，依次形成第一侧墙材料层、第二侧墙材料层；刻蚀所述第二侧墙材料层，使剩余的第二侧墙材料层仅覆盖所述控制栅结构侧壁的第一侧墙材料层；在露出的第一侧墙材料层和剩余的第二侧墙材料层表面形成第三侧墙材料层；刻蚀所述第三侧墙材料层，使剩余的第三侧墙材料层仅覆盖所述控制栅结构侧壁的第二侧墙材料层；其中，所述控制栅结构侧壁的第一侧墙材料层、第二侧墙材料层及第三侧墙材料层构成所述第一侧墙，所述露出的第一侧墙材料层作为所述介质层。
在本申请的一些实施例中，所述第三侧墙材料层的厚度为50埃～1000埃。
在本申请的一些实施例中，形成所述第一侧墙和所述介质层之后，还包括在所述相应的第一侧墙之间的半导体衬底中形成临限电压层，形成所述临限电压层的工艺包括：在所述第一区域和第二区域上方形成掩膜板，所述掩膜板露出所述相应的第一侧墙及所述相应的第一侧墙之间的介质层表面；以所述掩膜板为掩膜，采用离子注入工艺形成所述临限电压层。
在本申请的一些实施例中，形成所述偏移侧墙的工艺包括：以所述掩膜板为掩膜，刻蚀所述相应的第一侧墙中的第三侧墙材料层，使所述控制栅结构两侧的第一侧墙厚度不同，形成偏移侧墙，以及刻蚀所述相应的第一侧墙所在侧的介质层。
在本申请的一些实施例中，去除所述第一区域的介质层和部分隔离结构以及所述第二区域其余的介质层的工艺为无掩膜的干法刻蚀工艺或湿法刻蚀工艺。
在本申请的一些实施例中，所述的半导体结构的形成方法还包括：刻蚀所述第一区域和所述第二区域的浮栅层，使所述第二区域的浮栅层和所述偏移侧墙的侧壁共面。
在本申请的一些实施例中，所述的半导体结构的形成方法还包括：在所述浮栅层和所述偏移侧墙的侧壁形成第二侧墙。
在本申请的一些实施例中，所述第一区域为逻辑区，所述第二区域为闪存区。
本申请技术方案还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面形成有浮栅介质层；隔离结构，位于所述第一区域的半导体衬底和浮栅介质层中，且所述隔离结构的顶面与所述半导体衬底的表面之间的高度差为大于0埃且不超过400埃；浮栅层，分立的位于所述第二区域的浮栅介质层表面；控制栅结构，位于所述浮栅层表面；偏移侧墙，位于所述控制栅结构的侧壁，且所述偏移侧墙和所述浮栅层的侧壁共面。
本申请技术方案还提供另一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面形成有浮栅介质层；隔离结构，位于所述第一区域的半导体衬底中，且所述隔离结构的顶面与所述半导体衬底的表面之间的高度差为-400埃至0埃；浮栅层，分立的位于所述第二区域的浮栅介质层表面；控制栅结构，位于所述浮栅层表面；偏移侧墙，位于所述控制栅结构的侧壁，且所述偏移侧墙和所述浮栅层的侧壁共面。
在本申请的一些实施例中，所述控制栅结构包括依次层叠分布的控制栅介质层、控制栅层及掩膜层。
在本申请的一些实施例中，所述的半导体结构还包括第二侧墙，位于所述浮栅层和所述偏移侧墙的侧壁。
本申请技术方案通过降低隔离结构的高度，使所述隔离结构的顶面与半导体衬底的表面之间的高度差在特定范围内，特别地，使所述隔离结构的顶面与半导体衬底的表面之间的高度差在-400埃～400埃，可以使后续工艺在闪存区形成第二侧墙时，能够减少或避免逻辑区的侧墙材料的残留，改善逻辑区栅极结构的厚度均一性，增大栅极结构对有源区的覆盖面积，进而显著提高器件的运行速率，大幅度提升产品良率。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图3为一种非易失性存储器的形成方法各步骤的结构示意图；
图4至图14为本申请实施例的半导体结构的形成方法各步骤的结构示意图；
图15为本申请实施例的另一种半导体结构的示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
参考图1，一种非易失性存储器，包括半导体衬底10，所述半导体衬底10包括逻辑区11和闪存区12，所述逻辑区11和闪存区12的半导体衬底10表面形成有介质层30。在所述逻辑区11中，所述半导体衬底10和所述介质层30表面形成有浅沟槽隔离结构20。所述浅沟槽隔离结构20的顶面远高于所述介质层30的表面，且所述浅沟槽隔离结构20的顶面和所述半导体衬底10的表面之间的高度差超过500埃。所述闪存区12的介质层30表面形成多个分立的控制栅结构40。
参考图2，在所述介质层30的表面、所述控制栅结构40的侧壁和表面以及所述浅沟槽隔离结构20高于介质层30部分的侧壁和表面沉积侧墙材料51。
参考图3，刻蚀所述侧墙材料51，仅留下所述控制栅结构40侧壁的侧墙材料，形成侧墙52。但是，由于所述浅沟槽隔离结构20的顶面远高于所述介质层30的表面使所述浅沟槽隔离结构20与所述介质层30之间形成高台阶(step high)，位于高台阶处的侧墙材料51在刻蚀工艺中很难去除完全，残留在高台阶的侧壁。
在逻辑区形成栅极结构60时，由于残余的侧墙材料覆盖了部分介质层30的表面，因此会减小栅极结构对有源区的覆盖面积，使得有源区的有效宽度变小，导致器件的速率变慢。
基于此，本申请技术方案通过将隔离结构的高度降低，使隔离结构的顶面与半导体衬底的表面之间的高度差在合理的范围内，在形成侧墙的刻蚀工艺结束后，可以减少或避免逻辑区侧墙材料的残留，最大程度的提高栅极结构对有源区的覆盖面积，提高器件的运行速率。
下面结合实施例和附图对本申请技术方案进行详细说明。
本申请实施例的半导体结构的形成方法，包括：
步骤S 1，提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面依次形成有浮栅介质层和浮栅层，其中在所述第一区域的半导体衬底、浮栅介质层和浮栅层中形成有隔离结构，在所述第二区域的浮栅层表面形成分立的控制栅结构；
步骤S2，在所述控制栅结构的两侧壁形成第一侧墙，并且在所述第一侧墙两侧的浮栅层表面以及所述第一区域的浮栅层和隔离结构表面形成介质层；
步骤S3，去除相应的第一侧墙的部分及所述相应的第一侧墙所在侧的介质层，在所述控制栅结构的侧壁形成偏移侧墙；
步骤S4，去除所述第一区域的介质层和部分隔离结构以及所述第二区域其余的介质层，使所述隔离结构的顶面与所述半导体衬底的表面之间具有特定的高度差。
参考图4，提供半导体衬底100。所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，所述半导体衬底100的构成材料选用单晶硅。所述半导体衬底100包括第一区域110和第二区域120，所述第一区域110和第二区域120根据所需的性能不同，具有不同的半导体结构，本申请实施例的第一区域110作为逻辑区，所述第二区域120作为闪存区。
所述第一区域和第二区域的半导体衬底表面依次形成有浮栅介质层和浮栅层，其中在所述第一区域的半导体衬底、浮栅介质层和浮栅层中形成有隔离结构，在所述浮栅层和所述隔离结构表面形成有介质层，在所述第二区域的介质层的表面形成分立的控制栅结构。
具体地，继续参考图4，在所述第一区域110和所述第二区域120的半导体衬底100表面依次沉积浮栅介质层200和浮栅层300。所述浮栅介质层200的材料可以包括氧化物，例如可以包括：SiO2、SiON以及包括钙钛矿型氧化物的其它类似氧化物等传统的电介质，所述浮栅层300的材料可以包括多晶硅。所述浮栅介质层200可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺等沉积工艺形成，所述浮栅层300可以通过化学气相沉积、物理气相沉积或原子层沉积等工艺形成。
参考图5，在所述第一区域110的半导体衬底100、浮栅介质层200和浮栅层300中形成隔离结构400。所述隔离结构400可以是浅沟槽隔离结构。形成所述隔离结构400的工艺可以包括：在所述第一区域110和所述第二区域120的浮栅层300表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜进行蚀刻，未被光刻胶覆盖的浮栅层300、浮栅介质层200和半导体衬底100被依次刻蚀，形成沟槽，所述沟槽的底部位于所述半导体衬底100中。接着，进行沟槽的填充，在所述沟槽内以及浮栅层300上沉积隔离材料层，隔离材料层优选氧化物层。在一些实施例中，采用HDP(高密度等离子)沉积工艺在所述沟槽内以及浮栅层300上形成氧化物层，氧化物层的材料优选为二氧化硅，采用HDP-CVD(高密度等离子化学气相沉积)形成氧化物层。对隔离材料层进行平坦化处理，使所述隔离材料层的表面与所述浮栅层300的表面共面，具体的，可以先在浮栅层300的表面形成阻挡层，然后平坦化使隔离材料层的表面与所述浮栅层300的表面共面，湿法蚀刻去除所述阻挡层，形成所述隔离结构400。
所述隔离结构400的顶面高于所述浮栅介质层200的表面，且所述隔离结构400的顶面与所述半导体衬底100的表面之间的高度差不小于500埃，当所述高度差不小于500埃时，在后续工艺去除浮栅层300后，所述隔离结构400和所述浮栅介质层200之间会产生很高的台阶，导致形成第二侧墙时，所述台阶的侧壁会残留侧墙材料，残留的所述侧墙材料会缩小有源区的有效宽度。
在实际工艺中，也会在第二区域120的半导体衬底、浮栅介质层和浮栅层中形成隔离结构，但是后续工艺在去除介质层时，会同时去除部分第二区域120的隔离结构，使第二区域120的隔离结构的高度下降，因此，第二区域120的隔离结构不会存在因残留侧墙材料而缩小有源区的有效宽度的问题，故本申请实施例仅针对第一区域110的隔离结构进行改进。
然后，在所述第二区域120的浮栅层300的表面形成分立的控制栅结构。
参考图6，在所述浮栅层300的表面依次形成控制栅介质层610、控制栅层620，形成工艺可以是常规的沉积工艺。所述控制栅介质层610的材料可以包括氧化硅、氮氧化硅、富硅氧化物、氮化硅等中的至少一种，所述控制栅介质层610的厚度可以在10埃至160埃，且所述控制栅介质层610可以是单层结构或是多层结构，例如所述控制栅介质层610可以包括依次层叠分布的氧化层、氮化层及氧化层(即ONO结构)，其中位于底层的氧化层的厚度可以是55埃，中间的氮化层和顶层的氧化层的厚度可以是50埃。所述控制栅层620的形成方法可以选用化学气相沉积工艺，所述控制栅层620的材料可以包括多晶硅，所述控制栅层620的厚度可以在500埃至700埃，例如为650埃。
在所述控制栅层620的表面形成掩膜层，所述掩膜层起到保护所述控制栅层620的作用。所述掩膜层可以是单层结构或是多层结构，例如所述掩膜层包括位于所述控制栅层620表面的第一掩膜层630和位于所述第一掩膜层630表面的第二掩膜层640，其中所述第一掩膜层630的材料可以包括四乙基原硅酸盐(TEOS)，所述第二掩膜层640的材料可以包括氮化硅，其中四乙基原硅酸盐(TEOS)可以缓冲氮化硅与多晶硅之间的应力。在其他实施例中，也可以采用其他的掩膜材料。
参考图7，采用干法刻蚀工艺刻蚀所述第一区域110及第二区域120的部分第二掩膜层640、第一掩膜层630、控制栅层620以及控制栅介质层610，在所述第二区域120的浮栅层300表面形成分立的控制栅结构600，也即所述控制栅结构600包括依次层叠分布的控制栅介质层610、控制栅层620及掩膜层(第一掩膜层630和第二掩膜层640)。
参考图8，在所述控制栅结构600的侧壁形成第一侧墙650。所述第一侧墙650可以是单层结构或是多层结构，在本申请实施例中，所述第一侧墙650为ONO结构，即氧化层/氮化层/氧化层，例如为氧化硅/氮化硅/氧化硅结构。形成所述ONO结构的工艺可以包括：在所述第一区域110的浮栅层300和隔离结构400表面、所述第二区域120的浮栅层300、第二掩膜层640的表面以及所述第二掩膜层640、第一掩膜层630、控制栅层620、控制栅介质层610的侧壁沉积形成第一侧墙材料层651，所述第一侧墙材料层651例如是氧化硅层，在所述第一侧墙材料层651表面形成第二侧墙材料层，所述第二侧墙材料层例如是氮化硅层，形成所述第一侧墙材料层651和所述第二侧墙材料层的工艺可以是化学气相沉积法或物理气相沉积法等常规的沉积工艺。然后，刻蚀去除所述第一区域110的浮栅层300和隔离结构400表面、所述第二区域120的浮栅层300表面以及所述第二掩膜层640表面的第二侧墙材料层，在所述第二掩膜层640、第一掩膜层630、控制栅层620以及控制栅介质层610的侧壁形成ON结构，同时保留了第一区域110的浮栅层300和隔离结构400表面以及所述第二区域120的浮栅层300表面的第一侧墙材料层651。所述第一侧墙材料层651一方面在后续进行离子注入形成临限电压层时，作为离子注入的阻挡层，防止隧穿效应，另一方面在后续的刻蚀工艺中起到保护浮栅层300的作用。然后，在所述第一区域110的第一侧墙材料层651表面、所述第二区域120的第一侧墙材料层651表面、第二掩膜层640表面和所述ON结构的侧壁形成第三侧墙材料层，所述第三侧墙材料层例如是氧化硅层。最后，刻蚀去除所述第一区域110的第一侧墙材料层651表面、所述第二区域120的第一侧墙材料层651表面以及第二掩膜层640表面的第三侧墙材料层，仅保留ON结构侧壁的第一侧墙材料层651，最终在所述第二掩膜层640、第一掩膜层630、控制栅层620以及控制栅介质层610侧壁形成ONO结构的第一侧墙650，也即所述第一侧墙650包括第一侧墙材料层651、第二侧墙材料层及第三侧墙材料层，而所述第一侧墙650两侧的浮栅层300表面以及所述第一区域110的浮栅层300和隔离结构400表面形成的第一侧墙材料层651作为介质层。
在本申请实施例中，位于所述第一侧墙650的ONO结构最外层的第三侧墙材料层的厚度较为重要，需要结合后续工艺进行确定。所述第三侧墙材料层的厚度优选为50～1000埃，具体原因在后续工艺进行详细介绍。
参考图9在相应的第一侧墙650之间的半导体衬底中形成临限电压层800，具体在哪些第一侧墙650之间的半导体衬底中形成临限电压层800，需要根据实际情况确定，图中仅作示例性展示。形成所述临限电压层800的工艺可以包括：在所述第一区域110和所述第二区域120上方形成掩膜板700，所述掩膜板700暴露待形成临限电压层800的区域，也即所述掩膜板700露出所述相应的第一侧墙650及所述相应的第一侧墙650之间的介质层651的表面。以所述掩膜板700为掩膜，通过离子注入工艺在半导体衬底100中形成临限电压层800。
接着，请参考图10，去除相应的第一侧墙650的部分及所述相应的第一侧墙650所在侧的介质层651，在所述控制栅结构600的侧壁形成偏移侧墙660。形成所述偏移侧墙660的工艺包括：以所述掩膜板700为掩膜，刻蚀所述相应的第一侧墙650中的第三侧墙材料层，使所述控制栅结构600两侧的第一侧墙650厚度不同，形成偏移侧墙660，于此同时，刻蚀所述相应的第一侧墙650所在侧的介质层651。刻蚀所述第三侧墙材料层和所述介质层651的工艺可以是湿法刻蚀工艺。在本申请实施例中，刻蚀所述第三侧墙材料层、所述介质层651与形成所述临限电压层800采用同一个掩膜板700，省去了一道掩膜工艺，降低了成本。
参考图11，去除所述第一区域110的介质层651和部分隔离结构400以及所述第二区域120其余的介质层651，使所述隔离结构400的顶面与所述半导体衬底100的表面之间具有特定的高度差Δh。在本申请实施例中，去掉所述掩膜板700，采用无掩膜的空白刻蚀方式刻蚀所述介质层651和隔离结构400，避免使用掩膜层或光刻胶层，降低成本。刻蚀时，可以采用干法刻蚀工艺或湿法刻蚀工艺。
本申请的一些实施例中，采用干法刻蚀工艺刻蚀所述介质层651和隔离结构400，所述干法刻蚀工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割，如采用等离子体刻蚀，刻蚀气体可以采用基于含氟的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀，需要注意的是，必须严格控制干法刻蚀时的气体流量和时间。作为一个实例，采用等离子体刻蚀的刻蚀气体的流量范围可为5立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为50毫托(mTorr)～500毫托(mTorr)。其中，干法刻蚀的刻蚀气体可以是溴化氢气体、四氟化碳气体或者三氟化氮气体，还可以通入一些添加气体，如氮气、氦气或者氧气等。在本申请的另一些实施例中，也可以采用湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀溶剂在此不作特殊要求，需要注意的是，在湿法刻蚀所述第二区域120其余的介质层651的同时，可能会刻蚀少量的部分偏移侧墙660的第三侧墙材料层。如果采用湿法刻蚀工艺时，则需要第三侧墙材料层的厚度稍微大一些，因此前述在形成第三侧墙材料层时，需要增大第三侧墙材料层的厚度，例如第三侧墙材料层的厚度为50埃～1000埃。
在刻蚀所述隔离结构400时，需要特别注意控制刻蚀停止的位置，所述蚀刻停止的位置将直接影响有源区的有效宽度。本申请实施例将所述隔离结构400的顶面与所述半导体衬底100的表面之间的高度差Δh控制在特定的范围内，可以保证后续工艺在刻蚀形成第二侧墙时，所述第一区域110不会有过多的残余侧墙材料，能够有效改善因有源区的有效宽度较小而导致器件速率变慢的问题。去除部分隔离结构400之后，所述隔离结构400的顶面与所述半导体衬底100的表面之间的高度差Δh在-400埃～400埃时的器件性能最为优异。也就是说，最终所述隔离结构400的顶面可以高于所述半导体衬底100的表面，且高度差Δh不超过400埃，例如高度差Δh在20埃、50埃、70埃、80埃、90埃、100埃、200埃、300埃、400埃等等，或者所述隔离结构400的顶面可以与所述半导体衬底100的表面共面，此时高度差Δh为0，或者所述隔离结构400的顶面可以低于所述半导体衬底100的表面，且高度差Δh不超过400埃，例如高度差Δh在20埃、50埃、70埃、80埃、90埃、100埃、200埃、300埃、400埃等等。
本申请实施例通过将所述隔离结构400的高度降低，可以使后续工艺在形成第二侧墙时，不会在第一区域形成难以去除的侧墙材料，在此基础上形成的栅极结构具有较好的厚度均一性，最大程度地保留有源区的有效宽度，提高器件的速率。
如下以所述隔离结构400的顶面高于所述半导体衬底100的表面，且高度差Δh不超过400埃为例进行说明。
参考图12，去除所述第一区域110的介质层651和部分隔离结构400以及所述第二区域120其余的介质层651之后，还包括：刻蚀所述第一区域110和所述第二区域120的浮栅层300，使所述第二区域120的浮栅层300和所述偏移侧墙660的侧壁共面，为后续形成栅极结构提供空间。去除所述浮栅层300的工艺可以是干法刻蚀工艺或湿法刻蚀工艺。
在形成栅极结构之前，需要在所述控制栅结构600、所述浮栅层300的侧壁形成第二侧墙，所述第二侧墙能够保护所述浮栅层，避免后续的工艺损伤所述浮栅层。
参考图13，在所述偏移侧墙660的侧壁、控制栅结构600的表面、所述浮栅层300的侧壁、所述隔离结构400表面以及露出的浮栅介质层200的表面形成侧墙材料层900。其中，若所述隔离结构400的顶面高于所述浮栅介质层200的表面，则在高出的隔离结构400的侧壁也会形成侧墙材料层900。所述侧墙材料层900的材料优选氮化硅。形成所述侧墙材料层900的方法包括但不限于：化学气相沉积方法和物理气相沉积方法，可以采用任何适合本申请实施例形成侧墙材料层的方法。
参考图14，刻蚀所述控制栅结构600、所述露出的浮栅介质层200的表面、所述隔离结构400的表面和侧壁的侧墙材料层900，在所述偏移侧墙660和所述浮栅层300的侧壁形成第二侧墙910，可以采用干法刻蚀工艺刻蚀侧墙材料层900以形成所述第二侧墙910。所述第二侧墙910能够避免浮栅层300的损耗，确保浮栅层300的宽度。由于本申请实施例在沉积所述侧墙材料层900之前，便降低了所述隔离结构400的高度，因此使所述隔离结构400与所述浮栅介质层200之间的台阶变缓，在本申请的其他实施例中，也可以使所述隔离结构400与所述浮栅介质层200的顶面共面，或者使所述隔离结构400的顶面低于所述半导体衬底100的表面，以消除所述台阶，进而减少或避免造成侧墙材料层900残留，使后续形成的栅极结构具有较好的厚度均一性，在现有技术的基础上显著增大了有源区的有效面积，大幅度提高了器件的速率。
继续参考图14，本申请实施例还提供一种半导体结构，包括：半导体衬底100，所述半导体衬底100包括第一区域110和第二区域120，所述第一区域110和第二区域120的半导体衬底100表面形成有浮栅介质层200；隔离结构400，位于所述第一区域110的半导体衬底100和浮栅介质层200中，且所述隔离结构400的顶面与所述半导体衬底100的表面之间的高度差Δh为大于0埃且不超过400埃；浮栅层300，分立的位于所述第二区域120的浮栅介质层200表面；控制栅结构600，位于所述浮栅层300表面；偏移侧墙660，位于所述控制栅结构600的侧壁，且所述偏移侧墙660和所述浮栅层300的侧壁共面。
在一些实施例中，所述半导体结构还包括第二侧墙910，所述第二侧墙910位于所述浮栅层300和所述偏移侧墙660的侧壁。
在一些实施例中，所述控制栅结构600包括依次层叠分布的控制栅介质层610、控制栅层620及掩膜层，所述掩膜层可以包括第一掩膜层630和第二掩膜层640。
参考图15，本申请实施例还提供另一种半导体结构，包括：半导体衬底100，所述半导体衬底100包括第一区域110和第二区域120，所述第一区域110和第二区域120的半导体衬底100表面形成有浮栅介质层200；隔离结构400，位于所述第一区域110的半导体衬底100和浮栅介质层200中，且所述隔离结构400的顶面与所述半导体衬底100的表面之间的高度差为-400埃至0埃；浮栅层300，分立的位于所述第二区域120的浮栅介质层200表面；控制栅结构600，位于所述浮栅层300表面；偏移侧墙660，位于所述控制栅结构600的侧壁，且所述偏移侧墙660和所述浮栅层300的侧壁共面。
在一些实施例中，所述半导体结构还包括第二侧墙910，所述第二侧墙910位于所述浮栅层300和所述偏移侧墙660的侧壁。
在一些实施例中，所述控制栅结构600包括依次层叠分布的控制栅介质层610、控制栅层620及掩膜层，所述掩膜层可以包括第一掩膜层630和第二掩膜层640。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面依次形成有浮栅介质层和浮栅层，其中在所述第一区域的半导体衬底、浮栅介质层和浮栅层中形成有隔离结构，在所述第二区域的浮栅层表面形成分立的控制栅结构；
在所述控制栅结构的侧壁形成第一侧墙，并且在所述第一侧墙两侧的浮栅层表面以及所述第一区域的浮栅层和隔离结构表面形成介质层；
去除相应的第一侧墙的部分及所述相应的第一侧墙所在侧的介质层，在所述控制栅结构的侧壁形成偏移侧墙；
去除所述第一区域的介质层和部分隔离结构以及所述第二区域其余的介质层，使所述隔离结构的顶面与所述半导体衬底的表面之间具有特定的高度差。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述特定的高度差为-400埃～400埃。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙和所述介质层的工艺包括：
在所述第一区域、所述第二区域的浮栅层和所述隔离结构表面，以及所述控制栅结构的表面和侧壁，依次形成第一侧墙材料层、第二侧墙材料层；
刻蚀所述第二侧墙材料层，使剩余的第二侧墙材料层仅覆盖所述控制栅结构侧壁的第一侧墙材料层；
在露出的第一侧墙材料层和剩余的第二侧墙材料层表面形成第三侧墙材料层；
刻蚀所述第三侧墙材料层，使剩余的第三侧墙材料层仅覆盖所述控制栅结构侧壁的第二侧墙材料层；
其中，所述控制栅结构侧壁的第一侧墙材料层、第二侧墙材料层及第三侧墙材料层构成所述第一侧墙，所述露出的第一侧墙材料层作为所述介质层。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第三侧墙材料层的厚度为50埃～1000埃。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙和所述介质层之后，还包括在所述相应的第一侧墙之间的半导体衬底中形成临限电压层，形成所述临限电压层的工艺包括：
在所述第一区域和第二区域上方形成掩膜板，所述掩膜板露出所述相应的第一侧墙及所述相应的第一侧墙之间的介质层表面；
以所述掩膜板为掩膜，采用离子注入工艺形成所述临限电压层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，形成所述偏移侧墙的工艺包括：以所述掩膜板为掩膜，刻蚀所述相应的第一侧墙中的第三侧墙材料层，使所述控制栅结构两侧的第一侧墙厚度不同，形成偏移侧墙，以及刻蚀所述相应的第一侧墙所在侧的介质层。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第一区域的介质层和部分隔离结构以及所述第二区域其余的介质层的工艺为无掩膜的干法刻蚀工艺或湿法刻蚀工艺。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：刻蚀所述第一区域和所述第二区域的浮栅层，使所述第二区域的浮栅层和所述偏移侧墙的侧壁共面。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，还包括：在所述浮栅层和所述偏移侧墙的侧壁形成第二侧墙。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域为逻辑区，所述第二区域为闪存区。
11.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面形成有浮栅介质层；
隔离结构，位于所述第一区域的半导体衬底和浮栅介质层中，且所述隔离结构的顶面与所述半导体衬底的表面之间的高度差为大于0埃且不超过400埃；
浮栅层，分立的位于所述第二区域的浮栅介质层表面；
控制栅结构，位于所述浮栅层表面；
偏移侧墙，位于所述控制栅结构的侧壁，且所述偏移侧墙和所述浮栅层的侧壁共面。
12.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域和第二区域的半导体衬底表面形成有浮栅介质层；
隔离结构，位于所述第一区域的半导体衬底中，且所述隔离结构的顶面与所述半导体衬底的表面之间的高度差为-400埃至0埃；
浮栅层，分立的位于所述第二区域的浮栅介质层表面；
控制栅结构，位于所述浮栅层表面；
偏移侧墙，位于所述控制栅结构的侧壁，且所述偏移侧墙和所述浮栅层的侧壁共面。
13.根据权利要求11或12所述半导体结构，其特征在于，所述控制栅结构包括依次层叠分布的控制栅介质层、控制栅层及掩膜层。
14.根据权利要求11或12所述的半导体结构，其特征在于，还包括第二侧墙，位于所述浮栅层和所述偏移侧墙的侧壁。
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