CN114743864B - 一种有序半导体量子点制备方法及装置 - Google Patents

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Abstract

本发明所提供的有序半导体量子点制备方法，利用材料外延过程中自然存在的热偏析现象，通过脉冲激光干涉实现图形化(即干涉光场增强处)局域加热，不涉及刻蚀过程，量子点的生长位置直接由激光干涉图样决定，故其有序可控性有极大的保障；本发明所提供的有序半导体量子点制备方法直接在分子束外延系内原位完成，故无污染、无氧化，其完成流程也极其简单快捷，成本和时间都和一次传统的S‑K外延自组装生长量子点可比拟。

Description

一种有序半导体量子点制备方法及装置
技术领域
本发明涉及半导体技术领域，尤其是指一种有序半导体量子点制备方法及装置。
背景技术
由于量子点内的电子同时受到空间三个维度限制，从而使其电子结构与天然原子极其相似，被称为人造原子，一直以来就是诸多低维纳米功能结构中重要的一员。迄今为止，不同材料体系的量子点被不断成功制备并凭借其各自优异的量子效应(例如：量子尺寸、量子遂穿、库伦阻塞、量子干涉、多体关联等)被广泛应用于光子、能源、电子、以及医疗等各个领域。作为继硅之后最重要的半导体材料—“III-V族化合物半导体材料”其构筑的量子点更是其中的明星代表。目前，SK模式自组织生长方法是制备III-V族量子点最常用的手段。该方法的原理过程可概括为：当材料B在另一种材料A(其晶格常数通常小于B)的基底上进行异质外延时，一开始B材料的原子将按照材料A的晶格常数进行配位共格生长，且在一定生长厚度内将保持理想的二维层状生长；然而由于晶格失配引起的应变能将在这一过程不断累积，直到厚度超过某一临界值时，原来的“二维生长”将突然转变为“三维岛状生长”。这一转变从热力学角度可理解为原来累积的应变能将通过材料表面能的增加得到释放，且最终使体系整体能量得到降低。这一生长过程之于III-V半导体量子点可作如下对应：A材料通常作为衬底，B材料则是量子点材料，除了上述晶格常数的一般要求外还另需从能带结构上保证A衬底能为B材料提供电子束缚势垒，这样最终形成B的岛状结构即为量子点。其中由“二维层状生长”向“三维岛状”转变时所沉积的厚度称之为“临界成核厚度”，而临界成核前沉积的量子点层与衬底之间将通过原子互扩散形成一层极薄且以量子点成分为主导的互混层，被称作“浸润层”(其一般厚度仅为几个原子层，属于亚纳米尺度)。该手段最大的优势就是能制备出无缺陷的量子点材料。截止目前，利用SK制备的III-V族量子点已被广泛用于激光器、发光二极光、太阳能电池、光电探测器、场效应晶体管等器件。但是由于SK生长过程属于一种热力学随机过程，故其对量子点成核位置缺乏严格控制，导致量子点的空间分布具有极大的无序性。然而随着新的物理概念和量子技术的不断涌现和发展，利用量子点材料设计和构筑诸如中间带太阳能电池、光子晶体、单电子晶体管、全同光子、量子比特、单光子光源等前沿器件时对量子点有序成核提出了极高的要求，这对传统的SK生长方式提出了前所未有的挑战。因此寻找和开发量子点有序制备技术属于当今科技前沿一项热点课题，具有极其重要的研究意义！
目前关于制备有序量子点的研究工作可大致归纳为以下两方面：
第一类是基于非图形衬底的研究：典型的技术有Cleaved Edge Overgrowth、Self-Organized Anisotropic Strain Engineering以及Vicinal Surfaces。这类方法虽然能较好地保证量子点的晶体质量，但基本局限于获得一维量子点链的结构。即使在一维链状结构中，量子点的位置、大小、密度仍具有较强的随机性，且重复性较差及不能满足大面积制备。因此，该类技术多停留在实验室报道层面，很难用于大规模器件开发和制造。
第二类是基于图形衬底的研究：通过利用各种目前成熟的微纳刻蚀工艺在光滑衬底表面加工出周期性分布的“坑槽”或是“孔洞”等结构—即“图形衬底”。然后将该图形衬底经过一系列化学/物理的清洗和干燥后，再次传入外延系统进行二次外延以实现量子点在图形结构中定位成核生长，最终获得周期性量子点。截止目前，人们已成功利用各种各样的图形衬底制备方法实现了有序量子点的生长，其中典型的代表技术有：AFM-basedPatterning、Optical Lithography、Nanoimprint Lithography、Electron-BeamLithography、Anodic Aluminum Oxide、Nanosphere Lithography、Block CopolymerLithography等；虽然它对量子点成核位置能实现较好的可控，但由于图形衬底是利用各种非原位的微纳加工手段制备获得，其过程中不可避对材料表面造成氧化、污染以及刻蚀带来的缺陷，因而很难保证后续在其上再外延生长出高质量的量子点，同时图形衬底微纳制备的过程工艺复杂，成本高，周期长。
发明内容
为此，本发明所要解决的技术问题在于克服现有技术中量子点制备质量低、成本高、工艺复杂的问题。
为解决上述技术问题，本发明提供了一种有序半导体量子点制备方法,包括：
提供一个生长好一层铟镓砷薄膜的砷化镓材料衬底；
在保持同一可抑制铟原子偏析的衬底温度下，引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照；
利用光热效应对所述铟镓砷薄膜进行瞬时图形化加热，引发铟原子偏析；
当所述铟原子偏析至所述铟镓砷薄膜表面处铟原子厚度超过S-K临界转变厚度时，其自组装形成对应的量子点。
优选地，所述提供一个生长好一层铟镓砷薄膜的砷化镓材料衬底包括：
将去好气的所述砷化镓材料衬底传入分子束外延系统的生长室；
高温脱去所述砷化镓材料衬底表面的氧化膜；
在脱去氧化膜的砷化镓材料衬底上外延沉积缓冲层；
在沉积好缓冲层的砷化镓材料衬底上生长一层铟镓砷薄膜。
优选地，所述铟镓砷薄膜为InxGax-1As，x∈0.3-0.4。
优选地，所述铟镓砷薄膜为In0.39Ga0.61As应变薄膜。
优选地，所述铟镓砷薄膜厚度l∈3-3.7nm。
优选地，所述衬底温度T∈440-480℃。
优选地，所述单脉冲激光干涉为单脉冲双光束激光干涉。
本发明还提供了一种有序半导体量子点制备装置，包括：
分子束外延系统，用于在砷化镓材料衬底上预先生长一层铟镓砷薄膜；
单脉冲激光干涉仪，用于在保持同一可抑制铟原子偏析的衬底温度下，引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照，利用光热效应对所述铟镓砷薄膜进行瞬时图形化加热，引发铟原子偏析，当所述铟原子偏析至所述铟镓砷薄膜表面处铟原子厚度超过S-K临界转变厚度时，其自组装形成对应的量子点。
优选地，所述单脉冲激光干涉仪为单脉冲双光束激光干涉仪。
优选地，所述分子束外延系统包括：
进样室；
预备分析室，用于对所述砷化镓材料衬底进行除气处理和表面杂质处理；
外延生长室，为真空工作室，用于外延生长缓冲层和所述铟镓砷薄膜。
本发明的上述技术方案相比现有技术具有以下优点：
本发明所提供的有序半导体量子点制备方法，其实现原理是砷化镓材料外延过程中自然存在的热偏析现象(只是利用脉冲激光干涉实现图形化局域加热，即干涉光场增强处)，不涉及刻蚀过程，故具有可比拟外延的晶体质量，由于量子点的生长位置直接由激光干涉图样决定，故其有序可控性有极大的保障；本发明所提供的有序半导体量子点制备方法直接在分子束外延系内原位完成，故无污染、无氧化，其完成流程也极其简单快捷，成本和时间都和一次传统的S-K外延自组装生长量子点可比拟。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中：
图1是本发明有序半导体量子点制备方法的实现流程图；
图2是本发明生长好一层铟镓砷薄膜的砷化镓材料衬底示意图；
图3是本发明引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照示意图；
图4是本发明激光干涉辐照前的示意图；
图5是本发明激光干涉辐照后的示意图。
具体实施方式
本发明的核心是提供一种有序半导体量子点制备方法及装置，成本低、工艺简单且制备的量子点质量高。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明所提供的有序半导体量子点制备方法的实现流程图的实现流程图；具体操作步骤如下：
S101:提供一个生长好一层铟镓砷薄膜的砷化镓材料衬底；
将去好气的所述砷化镓材料衬底传入分子束外延系统的生长室,高温脱去所述砷化镓材料衬底表面的氧化膜,在脱去氧化膜的砷化镓材料衬底上外延沉积缓冲层,在沉积好缓冲层的砷化镓材料衬底上生长一层铟镓砷薄膜。
所述铟镓砷薄膜为InxGax-1As，x∈0.3-0.4，所述铟镓砷薄膜厚度为l∈3-3.7nm，厚度L，In组分X在此范围内为更为优化的设计，能够更好地实现图形化的In偏析，生成量子点。
S102:在保持同一可抑制铟原子偏析的衬底温度下，引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照；
所述衬底温度为T∈440-480℃，在此温度范围内，能较好地抑制铟原子偏析现象。
S103:利用光热效应对所述铟镓砷薄膜进行瞬时图形化加热，引发铟原子偏析；
S104:当所述铟原子偏析至所述铟镓砷薄膜表面处铟原子厚度超过S-K临界转变厚度时，其自组装形成对应的量子点。
对于III-V族化合物半导体材料，在GaAs上异质外延InGaAs时，由于受到晶格失配及In原子混溶性差等原因，会存在较明显的In偏析现象(即In原子会不断从次表面迁移至表面，从而会导致表面In元素的富集)，而其中衬底温度是影响这一偏析过程剧烈程度的关键要素之一。故基于此，我们设计了如下的技术方案：首先如图2所示:利用分子束外延设备在预先生长好缓冲层的衬底上对应生长一层铟镓砷薄膜；然后如图3所示:在同一衬底温度T下立即引入单脉冲激光干涉对这一薄膜进行辐照，通过利用光热效应以实现对这一薄膜进行瞬时图形化的加热(对应于干涉光场增强处)，再而引发图形化的In原子偏析，当偏析至该表面处In原子的厚度超过S-K临界转变厚度时，将自组装形成对应的量子点，从而实现量子点的激光“打印”式生长，为了保证激光的有效吸收和光热效应的转化，激光波长λ需根据铟镓砷薄膜带隙进行选择，同时为了避免激光能量过大时对材料产生热烧蚀破坏，所以激光能量E也需要对应严格控制。
基于以上实施例，本实施例对量子点制备工艺进行进一步描述，具体如下：
S201:将去好气的GaAs衬底传入分子束外延系统的生长室，在As的保护下(As压约为：7.8X10-6torr)将衬底升温至600度退火10分钟以脱去衬底表面的氧化膜，然后将衬底降温至580度，打开Ga快门，外延沉积约500nm的GaAs缓冲层(生长速率约为500nm/h)；
S202:降温至480度，As压调至4.8X10-6torr，沉积一层厚度为3.5nm In0.39Ga0.61As应变薄膜(沉积速率为280nm/h)；
如图4所示，原子力测试结果显示其二维表面十分平整，且无三维的量子点结构存在。
S203:在In0.39Ga0.61As沉积结束后，保持砷压和衬底温度不变，立即引入单脉冲双光束激光干涉辐照该薄膜表面(激光波长532nm，脉宽10ns，能量8.5mJ)，然后立即降温取出。
经AFM测试验证，如图5所示，原位激光干涉辐照成功地在表面“打印”诱导出有序的量子点结构。
本发明所提供的有序半导体量子点制备方法，其实现原理是砷化镓材料外延过程中自然存在的热偏析现象(只是利用脉冲激光干涉实现图形化局域加热，即干涉光场增强处)，不涉及刻蚀过程，故具有可比拟外延的晶体质量，由于量子点的生长位置直接由激光干涉图样决定，故其有序可控性有极大的保障；本发明所提供的有序半导体量子点制备方法直接在分子束外延系内原位完成，故无污染、无氧化，其完成流程也极其简单快捷，成本和时间都和一次传统的S-K外延自组装生长量子点可比拟。
本发明实施例还提供的一种有序半导体量子点制备的装置，包括：
分子束外延系统，用于在砷化镓材料衬底上预先生长一层铟镓砷薄膜；
所述分子束外延系统包括：
进样室；
预备分析室，用于对所述砷化镓材料衬底进行除气处理和表面杂质处理；
外延生长室，为真空工作室，用于外延生长缓冲层和所述铟镓砷薄膜。
单脉冲激光干涉仪，用于在保持同一可抑制铟原子偏析的衬底温度下，引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照，利用光热效应对所述铟镓砷薄膜进行瞬时图形化加热，引发铟原子偏析，当所述铟原子偏析至所述铟镓砷薄膜表面处铟原子厚度超过S-K临界转变厚度时，其自组装形成对应的量子点。
所述单脉冲激光干涉仪为单脉冲双光束激光干涉仪。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (7)

1.一种有序半导体量子点制备方法，其特征在于，包括：
提供一个生长好一层铟镓砷薄膜的砷化镓材料衬底；
在保持同一可抑制铟原子偏析的衬底温度下，引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照；
利用光热效应对所述铟镓砷薄膜进行瞬时图形化加热，引发铟原子偏析；
当所述铟原子偏析至所述铟镓砷薄膜表面处铟原子厚度超过S-K临界转变厚度时，其自组装形成对应的量子点；
所述提供一个生长好一层铟镓砷薄膜的砷化镓材料衬底包括：
将去好气的所述砷化镓材料衬底传入分子束外延系统的生长室；
高温脱去所述砷化镓材料衬底表面的氧化膜；
在脱去氧化膜的砷化镓材料衬底上外延沉积缓冲层；
在沉积好缓冲层的砷化镓材料衬底上生长一层铟镓砷薄膜；
所述铟镓砷薄膜为InxGax-1As，x∈0.3-0.4，所述铟镓砷薄膜厚度l∈3-3.7nm。
2.根据权利要求1所述的有序半导体量子点制备方法，其特征在于，所述铟镓砷薄膜为In0.39Ga0.61As应变薄膜。
3.根据权利要求1所述的有序半导体量子点制备方法，其特征在于，所述衬底温度T∈440-480℃。
4.根据权利要求1所述的有序半导体量子点制备方法，其特征在于，所述单脉冲激光干涉为单脉冲双光束激光干涉。
5.一种有序半导体量子点制备装置，其特征在于，包括：
分子束外延系统，用于在砷化镓材料衬底上预先生长一层铟镓砷薄膜；
单脉冲激光干涉仪，用于在保持同一可抑制铟原子偏析的衬底温度下，引入单脉冲激光干涉对所述铟镓砷薄膜进行辐照，利用光热效应对所述铟镓砷薄膜进行瞬时图形化加热，引发铟原子偏析，当所述铟原子偏析至所述铟镓砷薄膜表面处铟原子厚度超过S-K临界转变厚度时，其自组装形成对应的量子点；
提供一个生长好一层铟镓砷薄膜的砷化镓材料衬底包括：
将去好气的所述砷化镓材料衬底传入分子束外延系统的生长室；
高温脱去所述砷化镓材料衬底表面的氧化膜；
在脱去氧化膜的砷化镓材料衬底上外延沉积缓冲层；
在沉积好缓冲层的砷化镓材料衬底上生长一层铟镓砷薄膜；
所述铟镓砷薄膜为InxGax-1As，x∈0.3-0.4，所述铟镓砷薄膜厚度l∈3-3.7nm。
6.根据权利要求5所述的一种有序半导体量子点制备装置，其特征在于，所述单脉冲激光干涉仪为单脉冲双光束激光干涉仪。
7.根据权利要求6所述的一种有序半导体量子点制备装置，其特征在于，所述分子束外延系统包括：
进样室；
预备分析室，用于对所述砷化镓材料衬底进行除气处理和表面杂质处理；
外延生长室，为真空工作室，用于外延生长缓冲层和所述铟镓砷薄膜。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424914A (zh) * 2017-07-11 2017-12-01 苏州大学 图形化生长量子点的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7655544B2 (en) * 2005-10-21 2010-02-02 Utah State University Self-assembled nanostructures
CN102916343B (zh) * 2011-08-05 2015-07-15 苏州大学 一种量子点材料的制作装置及制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424914A (zh) * 2017-07-11 2017-12-01 苏州大学 图形化生长量子点的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
VEREVKIN， Yu.K.等.Sub-20 nm island self-organisation stimulated by spatially periodic laser exposure in the GaAs/InGaAs/GaAs epitaxial system.《Quantum Electronics》.2010,第第40卷卷(第第40卷期),第73-76页. *

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