CN114743581A - 字线驱动电路及字线译码电路 - Google Patents

Abstract

本申请提供一种字线驱动电路及字线译码电路，所述字线驱动电路包括电压与控制信号生成模块，输出字线所需的读电压，并生成控制信号；控制模块，与所述电压与控制信号生成模块相连，接收所述控制信号并作出响应；上拉模块，与所述电压与控制信号生成模块相连，且与所述控制模块连接至一级字线；字线输出驱动模块，输出字线电压，包括依次相连的开关管、第一驱动MOS管和第二驱动MOS管，其中所述开关管连接高电平，所述第一驱动MOS管和第二驱动MOS管连接所述一级字线和二级字线。本申请技术方案的字线驱动电路可以降低字线驱动电路的静态功耗。

Description

字线驱动电路及字线译码电路

技术领域

本申请涉及存储器电路领域，尤其涉及一种字线驱动电路及字线译码电路。

背景技术

Flash IP的静态功耗，是指Flash IP在闲置(Standby)状态时的功耗，由于此时Flash IP需要随时响应读、写、擦命令，Flash IP内部仍有部分电路处于工作模式，会消耗一定的电流，通常在几十至几百微安的量级。对于低功耗应用，如何减少Flash IP的静态功耗，是我们面临的挑战。

当Flash IP处于Standby状态时，字线驱动电路上会有漏电流产生，当Flash对于字线电位的电平要求高于供电电压时，漏电流通过电荷泵传递到输入电压，产生更大的电流，这一漏电流对于Flash IP的静态功耗占比在10％左右，因此需要降低字线驱动电路的静态功耗。

发明内容

本申请技术方案解决的技术问题是降低字线驱动电路的静态功耗。

为解决上述技术问题，本申请技术方案提供一种字线驱动电路，包括：电压与控制信号生成模块，输出字线所需的读电压，并生成控制信号；控制模块，与所述电压与控制信号生成模块相连，接收所述控制信号并作出响应；上拉模块，与所述电压与控制信号生成模块相连，且与所述控制模块连接至一级字线；字线输出驱动模块，输出字线电压，包括依次相连的开关管、第一驱动MOS管和第二驱动MOS管，其中所述开关管连接高电平，所述第一驱动MOS管和第二驱动MOS管连接所述一级字线和二级字线。

在本申请实施例中，所述电压与控制信号生成模块包括：电平转换模块，将第一级译码信号转换成字线所需的读电压并输出；一级反向器，与所述电平转换模块相连，生成第一控制信号；二级反向器，与所述一级反向器相连，生成第二控制信号，所述第二控制信号与所述第一控制信号相反。

在本申请实施例中，所述控制模块包括：第一MOS管，所述第一MOS管的栅端连接所述二级反向器的输出端；第二MOS管，所述第二MOS管的栅端连接所述一级反向器的输出端，且所述第一MOS管和所述第二MOS管的源端相连，所述第一MOS管和所述第二MOS管的漏端连接至所述一级字线；所述第一MOS管和所述第二MOS管分别根据所述第二控制信号、所述第一控制信号作出使第二级译码信号通过或不通过的响应。

在本申请实施例中，若所述第一控制信号为0，所述第二控制信号为1，则所述第一MOS管和所述第二MOS管均导通，作出使第二级译码信号通过的响应。

在本申请实施例中，所述上拉模块包括第三MOS管，所述第三MOS管的栅端连接所述二级反向器的输出端，所述第三MOS管的源端和衬底端连接高电平，所述第三MOS管的漏端连接所述一级字线。

在本申请实施例中，所述开关管包括第四MOS管，所述第四MOS管的栅端连接所述一级反向器的输出端，所述第四MOS管的源端和衬底端连接高电平，所述第四MOS管的漏端和所述第一驱动MOS管的源端相连。

在本申请实施例中，所述第一驱动MOS管的栅端连接所述一级字线，所述第一驱动MOS管的衬底端连接所述第四MOS管的衬底端并连接至高电平，所述第一驱动MOS管的漏端连接所述二级字线。

在本申请实施例中，所述第二驱动MOS管的漏端连接所述二级字线，所述第二驱动MOS管的栅端连接所述一级字线，所述第二驱动MOS管的源端和衬底端接低电平。

在本申请实施例中，所述第一级译码信号和所述第二级译码信号由前置译码电路产生。

本申请技术方案还提供一种字线译码电路，包括：前置译码电路，提供第一级译码信号和所述第二级译码信号；上述的字线驱动电路，与所述前置译码电路相连，接收所述第一级译码信号和所述第二级译码信号并输出字线电压。

本申请技术方案的字线驱动电路包括电压与控制信号生成模块、控制模块、上拉模块及字线输出驱动模块，其中所述字线输出驱动模块包括依次相连的开关管、第一驱动MOS管和第二驱动MOS管，所述开关管能够使所述第一驱动MOS管栅端的电压高于源端的电压，并且使所述第一驱动MOS管源端与漏端之间的压差减小，从而使漏电流大大减小，大幅度降低字线驱动电路的静态功耗。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：

图1为一种字线驱动电路的结构示意图；

图2为一种字线驱动电路中最后一级的结构示意图；

图3为本申请实施例的字线驱动电路的结构示意图；

图4为本申请实施例的电压与控制信号生成模块的结构示意图；

图5为本申请实施例的控制模块的结构示意图；

图6为本申请实施例的上拉模块的结构示意图；

图7为本申请实施例的字线输出驱动模块的结构示意图；

图8为本申请一具体实例的字线驱动电路的结构示意图；

图9为本申请一具体实例的字线驱动电路中最后一级的结构示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

参考图1，一种字线驱动电路，其中Predec1是前置译码产生的第一级译码信号，所述Predec1经过电平转换电路1转换成字线需要的读电压ZVDD，并且生成传输门NPass<7:0>和PPass<7:0>的控制信号G和G_N。Predec2_N<7:0>是前置译码产生的第二级译码信号，电压域为ZVDD。

当Predec1为″0″时，G_N＝″1″，G＝″0″，则NPass<7:0>和PPass<7:0>均不导通，字线WL_PRE_N<7:0>被上拉晶体管Ppull_up<7:0>上拉至ZVDD，所有的字线WL均为不选中状态；当Predec1为″1″时，G_N＝″0″，G＝″1″，则NPass<7:0>和PPass<7:0>均导通，WL_PRE_N<7:0>＝Predec2_N<7:0>。在正常情况下，Predec2_N<7:0>只有一位值为″0″，其余位均为ZVDD，为″0″的位对应的字线WL为ZVDD(即选中)，其余的字线WL均为″0″(即不选中)。

在Flash IP中，以512根字线为例进行说明，会有64个字线驱动电路，由64根译码生成的Predec1控制，共享一组Predec2_N<7:0>。正常情况下，只有一个字线驱动电路对应的Predec1为″1″，其余均为″0″，所以最终只会有一根WL被选中，其余WL均为″0″(不选中状态)。

参考图2，是上述字线驱动电路中的最后一级，由于字线WL的电容负载一般较大(皮法量级)，为确保Flash IP的读速度，晶体管PDrv<7:0>和晶体管NDrv<7:0>的尺寸一般较大，以确保字线WL的上升和下拉速度(<10ns)。以一组不选中的字线WL为例，字线WL_Pre_N<7:0>均为ZVDD，字线WL<7:0>被晶体管NDrv<7:0>下拉至0。对于晶体管PDrv<7:0>而言，其栅端电压、源端电压及漏端电压均为ZVDD，因此会产生漏电流。在Standby模式下，几乎所有的晶体管PDrv都处于这个状态，叠加起来的漏电流便非常大。当ZVDD电压高于Flash IP的输入电压时，ZVDD需要由电荷泵生成，消耗在ZVDD上的漏电流换算至输入电压，会进一步被放大。

假设ZVDD为2.3V，输入电压VDD为1.6V，电荷泵效率为70％为例，假设ZVDD上的漏电流为10μA，换算至输入端，其漏电流为：

(10μA×2.3V)/70％/1.6V＝20.5μA；

最终VDD端看到的漏电流将超过ZVDD端的2倍。

基于此，本申请技术方案利用第一级译码信号，并在字线驱动电路的驱动输出级加入一级开关管。由于大多数的字线驱动电路在Standby状态下均为不选中状态(即第一级译码信号为0)，这些字线的电压值为0V，在最后的驱动输出级，移走ZVDD信号，并不影响这些字线的电压值，并且加入开关管后，使第一驱动MOS管的栅端电压高于源端电压，同时源端电压和漏端电压之间的压差也会减小，最终使得漏电流大大减小，达到降低字线驱动电路的静态功耗的目的。

下面结合实施例和附图对本申请技术方案进行详细说明。

参考图3，本申请实施例的字线驱动电路，包括电压与控制信号生成模块1、控制模块2、上拉模块3以及字线输出驱动模块4。其中所述电压与控制信号生成模块1用于输出字线WL所需的读电压，并生成控制信号。所述控制模块2与所述电压与控制信号生成模块1相连接收所述控制信号并作出响应。所述上拉模块3与所述电压与控制信号生成模块1相连，且与所述控制模块2连接至一级字线WL_Pre，所述字线输出驱动模块4用于输出字线电压，在本申请实施例中，所述字线输出驱动模块4与所述控制信号生成模块1、一级字线WL及二级字线WL_Pre相连。

参考图4，所述电压与控制信号生成模块1包括：电平转换模块11(Levelshifter)、一级反向器12及二级反向器13。其中所述电平转换模块11用于将第一级译码信号Predec1转换成字线WL所需的读电压ZVDD并输出，所述电平转换模块11可以是常规的任何电平转换电路，在本申请实施例中，所述第一级译码信号Predec1是低平信号，由前置译码电路产生，通过所述电平转换模块11将所述第一级译码信号Predec1转换成高电平ZVDD。所述一级反向器12与所述电平转换模块11相连，用于生成第一控制信号G_N，所述二级反向器13与所述一级反向器12相连，用于生成第二控制信号G，所述一级反向器12和所述二级反向器13例如可以是CMOS反向器，也可以是其他可以将输出信号的相位反转的电路。

在本申请实施例中，所述一级反向器12和所述二级反向器13均为CMOS反向器，所述一级反向器12可以包括一级PMOS管和一级NMOS管，所述一级PMOS管的源端和衬底端连接高电平电压ZVDD，栅端连接电平转换模块11，漏端连接所述一级NMOS管；所述一级NMOS管的漏端和所述一级PMOS管的源端连接至G_N节点，所述G_N节点连接所述二级反向器12，所述一级NMOS管的栅端连接所述电平转换模块11，衬底端和源端接地。所述二级反向器13可以包括二级PMOS管和二级NMOS管，所述二级PMOS管的源端和衬底端连接高电平电压ZVDD，栅端连接G_N节点，漏端连接所述二级NMOS管；所述二级NMOS管的漏端和所述二级PMOS管的源端连接至G节点，所述G节点连接控制模块2，所述二级NMOS管的栅端连接所述G_N节点，衬底端和源端接低电平。所述G_N节点输出第一控制信号G_N，所述G节点输出第二控制信号G，所述第一控制信号G_N和所述第二控制信号G为一对相反信号，作为控制信号被输出至控制模块2。

参考图5，所述控制模块2包括第一MOS管M21和第二MOS管M22，所述第一MOS管M21的栅端连接所述二级反向器13的输出端，也即所述第一MOS管M21接收所述G节点输出的第二控制信号G。所述第一MOS管M21可以是第一NMOS管，所述第一NMOS管的栅端连接所述G节点，源端接收第二级译码信号Predec2，漏端连接所述第二MOS管M22，衬底端接低电平。所述第二MOS管M22的栅端连接所述一级反向器12的输出端，也即所述第二MOS管M22接收所述G_N节点输出的第一控制信号G_N，且所述第一MOS管M21和所述第二MOS管M22的源端相连，所述第一MOS管M21和所述第二MOS管M22的漏端连接至所述一级字线WL_Pre。所述第二MOS管M22可以是第二PMOS管，所述第二PMOS管的栅端连接至所述G_N节点，源端接收第二级译码信号Predec2，漏端连接所述第一NMOS管的漏端并连接至所述一级字线WL_Pre，衬底端接高电平ZVDD。其中所述第二级译码信号Predec2为高平信号，由前置译码电路产生。

所述第一MOS管M21和所述第二MOS管M22分别根据所述第二控制信号G、所述第一控制信号G_N作出使第二级译码信号Predec2通过或不通过的响应。具体地，以所述第一MOS管M21为NMOS管，所述第二MOS管M22为PMOS管进行说明，若所述第一控制信号G_N为″0″，第二控制信号G为″1″，则所述第一MOS管21和所述第二MOS管M22均不导通，不允许所述第二级译码信号Predec2通过；当所述第一控制信号G_N为″1″，第二控制信号G为“0”，则所述第一MOS管21和所述第二MOS管M22均导通，允许所述第二级译码信号Predec2通过。

参考图6，所述上拉模块3包括第三MOS管M3，所述第三MOS管M3的栅端连接所述二级反向器13的输出端，也即所述第三MOS管M3的栅端连接所述G节点，所述第三MOS管M3的源端和衬底端连接至高电平ZVDD，所述第三MOS管M3的漏端与所述第一MOS管21、所述第二MOS管M22的漏端交汇连接至所述一级字线WL_Pre。

参考图7，所述字线输出驱动模块4用于输出字线电压，包括依次相连的开关管Psw、第一驱动MOS管M41和第二驱动MOS管M42，所述开关管Psw连接高电平ZVDD，所述第一驱动MOS管M41和第二驱动MOS管M42连接所述一级字线WL_Pre和二级字线WL。所述开关管Psw包括第四MOS管，所述第四MOS管的栅端连接所述一级反向器的输出端，所述第四MOS管的源端和衬底端连接高电平ZVDD，所述第四MOS管的漏端和所述第一驱动MOS管M41的源端相连。所述第一驱动MOS管M41的栅端连接所述一级字线WL_Pre，所述第一驱动MOS管M41的衬底端连接所述第四MOS管的衬底端并连接至高电平ZVDD，所述第一驱动MOS管M41的漏端连接所述二级字线WL。所述第二驱动MOS管M42的漏端连接所述二级字线WL，所述第二驱动MOS管M42的栅端连接所述一级字线WL_Pre，所述第二驱动MOS管M42的源端和衬底端接低电平。所述第一驱动MOS管可以是PMOS管，所述第二驱动MOS管可以是NMOS管。

参考图8，为本申请实施例的字线驱动电路的一个具体实例。一个字线驱动电路由一根译码生成的Predec1控制，共享一组Predec2_N<7:0>，所述的Predec2_N<7:0>指的是共有8个Predec2_N信号，分别是Predec2_N<0>、Predec2_N<1>、Predec2_N<2>、Predec2_N<3>、Predec2_N<4>、Predec2_N<5>、Predec2_N<6>以及Predec2_N<7>。在Flash IP中，可以有若干个字线驱动电路，但是只有一个字线驱动电路对应的Predec1为″1″，其余均为″0″，所以最终只会有一根WL被选中，其余WL都为“0”(不选中状态)。

G_N为第一级译码信号Predec1经电平转换模块11(Level Shifter)后产生的反向信号，当Predec1为″0″时，所有的二级字线WL<7:0>全为″0″，所述的WL<7:0>是指共有8根二级字线，分别是WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>。此时，G_N＝ZVDD，所述开关管Psw关断，所述开关管Psw的漏端与所述第一驱动MOS管M41源端之间的ZVDD_SW节点悬空；当Predec1为″1″时，G_N＝0，所述开关管Psw打开，ZVDD_SW节点的电压为ZVDD，WL<7:0>取决于WL_Pre<7:0>，所述的WL_Pre<7:0>是指共有8根一级字线，分别是WL_Pre<0>、WL_Pre<1>、WL_Pre<2>、WL_Pre<3>、WL_Pre<4>、WL_Pre<5>、WL_Pre<6>及WL_Pre<7>。根据前述内容，对于Flash IP而言，正常模式下，所有字线驱动电路中，只有一个Predec1＝1，其余的Predec1均为″0″，这就意味着大部分的ZVDD_SW节点都处于悬空状态，这可以大大减小漏电流的生成。

以下对本申请实施例的字线驱动电路的漏电流进行分析。

参考图9，加入开关管Psw后，当WL<7:0>全为″0″，开关管Psw和第一驱动MOS管M41<7:0>仍会有漏电流，图中箭头方向为漏电流方向。所述的第一驱动MOS管M41<7:0>是指共有8个第一驱动MOS管，分别是第一驱动MOS管M41<0>、第一驱动MOS管M41<1>、第一驱动MOS管M41<2>、第一驱动MOS管M41<3>、第一驱动MOS管M41<4>、第一驱动MOS管M41<5>、第一驱动MOS管M41<6>及第一驱动MOS管M41<7>。

所述ZVDD_SW节点悬空，其电压值取决于开关管Psw和第一驱动MOS管M41<7:0>的漏电流之间的平衡点，若平衡点过低，则开关管Psw的漏电流大于第一驱动MOS管M41<7:0>的漏电流，ZVDD_SW节点的电压上升；若平衡点过高，则开关管Psw的漏电流小于第一驱动MOS管M41<7:0>的漏电流，ZVDD_SW节点的电压下降。所述ZVDD_SW节点最终会稳定在0～ZVDD之间的某一电平。

与先前的字线驱动电路相比，由于本申请实施例的字线驱动电路在ZVDD_SW节点处的电压最终会小于ZVDD，对于第一驱动MOS管M41<7:0>而言，栅端电压Vg大于源端电压Vs(先前为Vg＝Vs)，同时，源端电压Vs与漏端电压Vd之间的压差变小，导致漏电流大大减小。

以512根字线为例，分别测试先前技术(下称比较例)与本申请实施例(下称实施例)的字线驱动电路在不同模型和温度下的ZVDD上的漏电流值，表1示出了漏电流值的测试结果。

表1漏电流值的测试结果

由表1可知，在不同模型、不同温度下，本申请实施例的字线驱动电路均显示出了非常低的漏电流值，因此本申请实施例通过加入开关管Psw，可以显著减小漏电流值，降低字线驱动电路的静态功耗。

本申请实施例还提供一种字线译码电路，包括：前置译码电路，提供第一级译码信号和所述第二级译码信号；上述的字线驱动电路，与所述前置译码电路相连，接收所述第一级译码信号和所述第二级译码信号并输出字线电压。由于所述字线驱动电路具有较低的漏电流值，故采用所述字线驱动电路的字线译码电路具有较低的静态功耗。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (10)

1.一种字线驱动电路，其特征在于，包括：

电压与控制信号生成模块，输出字线所需的读电压，并生成控制信号；

控制模块，与所述电压与控制信号生成模块相连，接收所述控制信号并作出响应；

上拉模块，一端连接高电平，另一端与所述控制模块连接至一级字线；

字线输出驱动模块，输出字线电压，包括依次相连的开关管、第一驱动MOS管和第二驱动MOS管，其中所述开关管连接高电平，所述第一驱动MOS管和第二驱动MOS管连接所述一级字线和二级字线。

2.根据权利要求1所述的字线驱动电路，其特征在于，所述电压与控制信号生成模块包括：

电平转换模块，将第一级译码信号转换成字线所需的读电压并输出；

一级反向器，与所述电平转换模块相连，生成第一控制信号；

二级反向器，与所述一级反向器相连，生成第二控制信号，所述第二控制信号与所述第一控制信号相反。

3.根据权利要求2所述的字线驱动电路，其特征在于，所述控制模块包括：

第一MOS管，所述第一MOS管的栅端连接所述二级反向器的输出端；

第二MOS管，所述第二MOS管的栅端连接所述一级反向器的输出端，且所述第一MOS管和所述第二MOS管的源端相连，所述第一MOS管和所述第二MOS管的漏端连接至所述一级字线；

所述第一MOS管和所述第二MOS管分别根据所述第二控制信号、所述第一控制信号作出使第二级译码信号通过或不通过的响应。

4.根据权利要求3所述的字线驱动电路，其特征在于，若所述第一控制信号为0，所述第二控制信号为1，则所述第一MOS管和所述第二MOS管均导通，作出使第二级译码信号通过的响应。

5.根据权利要求2所述的字线驱动电路，其特征在于，所述上拉模块包括第三MOS管，所述第三MOS管的栅端连接所述二级反向器的输出端，所述第三MOS管的源端和衬底端连接高电平，所述第三MOS管的漏端连接所述一级字线。

6.根据权利要求2所述的字线驱动电路，其特征在于，所述开关管包括第四MOS管，所述第四MOS管的栅端连接所述一级反向器的输出端，所述第四MOS管的源端和衬底端连接高电平，所述第四MOS管的漏端和所述第一驱动MOS管的源端相连。

7.根据权利要求6所述的字线驱动电路，其特征在于，所述第一驱动MOS管的栅端连接所述一级字线，所述第一驱动MOS管的衬底端连接所述第四MOS管的衬底端并连接至高电平，所述第一驱动MOS管的漏端连接所述二级字线。

8.根据权利要求7所述的字线驱动电路，其特征在于，所述第二驱动MOS管的漏端连接所述二级字线，所述第二驱动MOS管的栅端连接所述一级字线，所述第二驱动MOS管的源端和衬底端接低电平。

9.根据权利要求3所述的字线驱动电路，其特征在于，所述第一级译码信号和所述第二级译码信号由前置译码电路产生。

10.一种字线译码电路，其特征在于，包括：

前置译码电路，提供第一级译码信号和所述第二级译码信号；

权利要求1至9任一项所述的字线驱动电路，与所述前置译码电路相连，接收所述第一级译码信号和所述第二级译码信号并输出字线电压。

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