CN114740937A - 一种带隙基准核心电路、带隙基准源和半导体存储器 - Google Patents

一种带隙基准核心电路、带隙基准源和半导体存储器 Download PDF

Info

Publication number
CN114740937A
CN114740937A CN202210216730.XA CN202210216730A CN114740937A CN 114740937 A CN114740937 A CN 114740937A CN 202210216730 A CN202210216730 A CN 202210216730A CN 114740937 A CN114740937 A CN 114740937A
Authority
CN
China
Prior art keywords
voltage
temperature coefficient
unit
positive temperature
bjt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210216730.XA
Other languages
English (en)
Inventor
程伟杰
罗元钧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210216730.XA priority Critical patent/CN114740937A/zh
Publication of CN114740937A publication Critical patent/CN114740937A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

本公开提供了一种带隙基准核心电路、带隙基准源和半导体存储器，带隙基准核心电路包括：正温度系数单元、电流镜单元和生成单元。其中，正温度系数单元，用于生成正温度系数电压，基于正温度系数电压得到正温度系数电流；其中，正温度系数单元包括分流子单元；分流子单元的电流的值关联于正温度系数电流的值。电流镜单元，分别连接正温度系数单元和生成单元，用于基于正温度系数电流生成镜像电流。生成单元，用于生成基准电压，基准电压具有一阶零温漂系数。本公开能够调整输出的基准电压，扩大使用范围。

Description

一种带隙基准核心电路、带隙基准源和半导体存储器
技术领域
本公开涉及但不限于一种带隙基准核心电路、带隙基准源和半导体存储器。
背景技术
带隙基准(Bandgap voltage reference)，常简称为Bandgap，是利用一个具有正温度系数的电压与具有负温度系数的电压按一定比例相加，使二者温度系数相互抵消，得到与温度无关的基准电压。因为该基准电压与硅的带隙电压差不多，因而称为带隙基准。
传统的带隙基准源，其输出的基准电压不可调，限制了其使用范围。
发明内容
本公开实施例提供了一种带隙基准核心电路、带隙基准源和半导体存储器，能够调整输出的基准电压，扩大使用范围。
本公开实施例提供一种带隙基准核心电路，其特征在于，所述带隙基准核心电路包括：正温度系数单元、电流镜单元和生成单元；其中，
所述正温度系数单元，用于生成正温度系数电压，基于所述正温度系数电压得到正温度系数电流；其中，所述正温度系数单元包括分流子单元；所述分流子单元的电流的值关联于所述正温度系数电流的值；
所述电流镜单元，分别连接所述正温度系数单元和所述生成单元，用于基于所述正温度系数电流生成镜像电流；
所述生成单元，用于生成基准电压，所述基准电压具有一阶零温漂系数。
上述方案中，所述正温度系数单元还包括：限压子单元和电压生成子单元；
所述电压生成子单元和所述分流子单元均连接所述限压子单元；其中，
所述限压子单元，用于提供第一钳位电压和第二钳位电压，且使所述第一钳位电压与所述第二钳位电压相等；
所述电压生成子单元，用于基于所述第一钳位电压和所述第二钳位电压生成所述正温度系数电压；
所述电压生成子单元和所述分流子单元均连接所述限压子单元，共同用于基于所述正温度系数电压得到所述正温度系数电流。
上述方案中，所述限压子单元包括：运算放大器；
所述运算放大器的反相输入端提供所述第一钳位电压；
所述运算放大器的同相输入端提供所述第二钳位电压。
上述方案中，所述分流子单元包括：第一分流电阻和第二分流电阻；
所述第一分流电阻的第一端连接所述运算放大器的反相输入端；
所述第二分流电阻的第一端连接所述运算放大器的同相输入端；
所述第一分流电阻的第二端和所述第二分流电阻的第二端均连接接地端。
上述方案中，所述电压生成子单元包括：第一BJT管、至少一个第二BJT管和第一分压电阻；
所述第一BJT管和所述至少一个第二BJT管，用于基于所述第一钳位电压和所述第二钳位电压生成所述正温度系数电压；
所述正温度系数电压施加于所述第一分压电阻的两端。
上述方案中，所述第一BJT管的第一极连接所述运算放大器的反相输入端，接收所述第一钳位电压；所述至少一个第二BJT管的第一极通过所述第一分压电阻连接到所述运算放大器的同相输入端，接收所述第二钳位电压；所述第一极为发射极或集电极；
所述第一BJT管的基极和第二极，以及所述至少一个第二BJT管的基极和第二极均连接接地端；所述第二极为集电极或发射极。
上述方案中，所述第一BJT管的个数与所述至少一个第二BJT管的个数之比为1:N，N大于等于1。
上述方案中，所述至少一个第二BJT管的个数为1，所述第一BJT管的发射极截面积与所述至少一个第二BJT管的发射极截面积之比为1:N，N大于等于1。
上述方案中，所述电流镜单元包括：第一MOS管、第二MOS管和至少一个第三MOS管；所述第一MOS管和所述第二MOS管的参数相同；
所述第一MOS管、所述第二MOS管和所述第三MOS管，用于基于所述正温度系数电流生成镜像电流，并通过所述第三MOS管传输到所述生成单元。
上述方案中，所述第一MOS管的栅极、所述第二MOS管的栅极和所述第三MOS管的栅极共同连接于所述正温度系数单元的一端；
所述第一MOS管的第一源漏极、所述第二MOS管的第一源漏极和所述第三MOS管的第一源漏极分别连接电源端；
所述第一MOS管的第二源漏极和所述第二MOS管的第二源漏极分别连接所述正温度系数单元的另两端；
所述第三MOS管的第二源漏极连接所述生成单元。
上述方案中，所述第二MOS管的个数与所述第三MOS管的个数之比为1:M，M大于等于1。
上述方案中，所述第二MOS管的沟道宽度与所述第三MOS管的沟道宽度之比为1:M，M大于等于1。
上述方案中，所述生成单元包括：负温度系数单元和增压单元；
所述增压单元分别连接所述电流镜单元和所述负温度系数单元；
所述负温度系数单元还连接接地端；其中，
所述负温度系数单元，用于生成所述负温度系数电压；
所述负温度系数单元和所述增压单元，共同用于基于所述镜像电流和所述负温度系数电压生成所述基准电压。
上述方案中，所述负温度系数单元包括：第三BJT管；
所述第三BJT管的第一极连接所述增压单元；所述第一极为发射极或集电极；
所述第三BJT管的基极和第二极均连接所述接地端；所述第二极为集电极或发射极。
上述方案中，所述增压单元包括：第二分压电阻；
所述第二分压电阻的第一端连接所述电流镜单元；
所述第二分压电阻的第二端连接所述负温度系数单元。
本公开实施例还提供一种带隙基准源，所述带隙基准源包括上述方案中的带隙基准核心电路。
本公开实施例还提供一种半导体存储器，包括上述方案中的半导体结构。
上述方案中，所述半导体存储器至少包括动态随机存取存储器DRAM。
由此可见，本公开实施例提供了一种带隙基准核心电路、带隙基准源和半导体存储器，包括了：正温度系数单元、电流镜单元和生成单元；其中，正温度系数单元用于生成正温度系数电压，以及，基于正温度系数电压得到正温度系数电流；正温度系数单元还包括了分流子单元，分流子单元的电流的值关联于正温度系数电流的值；电流镜单元分别连接正温度系数单元和生成单元，用于基于正温度系数电流生成镜像电流；生成单元则用于生成基准电压，基准电压具有一阶零温漂系数。由于分流子单元的电流的值关联于正温度系数电流的值，因此，通过调整分流子单元，可以调节所得到的正温度系数电流，进而，可以调节输出的基准电压，使基准电压不仅限于1.2V。相比于传统带隙基准源，本公开扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
附图说明
图1是本公开实施例提供的一种带隙基准核心电路的结构示意图一；
图2是本公开实施例提供的一种带隙基准核心电路的结构示意图二；
图3是本公开实施例提供的一种带隙基准核心电路的结构示意图三；
图4是本公开实施例提供的一种带隙基准核心电路的分析示意图一；
图5是本公开实施例提供的一种带隙基准核心电路的分析示意图二；
图6是本公开实施例提供的一种带隙基准核心电路的结构示意图四；
图7是本公开实施例提供的一种带隙基准核心电路的结构示意图五；
图8是本公开实施例提供的一种带隙基准核心电路的结构示意图六；
图9是本公开实施例提供的一种带隙基准核心电路的结构示意图七；
图10是本公开实施例提供的一种带隙基准源的结构示意图；
图11是本公开实施例提供的一种半导体存储器的结构示意图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
传统的带隙基准源，其输出电压只能为1.2V，输入电压必须高于1.4V，其输出电压不可调，因此，不适合在需要输出低于或大于1.2V的情况下使用。
图1是本公开实施例提供的一种带隙基准核心电路的结构示意图，如图1所示，本公开实施例提供了一种带隙基准核心电路10，包括：正温度系数单元101、电流镜单元102和生成单元103；其中：
正温度系数单元101，用于生成正温度系数电压，基于正温度系数电压得到正温度系数电流I1；其中，正温度系数单元101包括了分流子单元104，分流子单元104的电流的值关联于正温度系数电流I1的值；
电流镜单元102，分别连接正温度系数单元101和生成单元103，用于基于正温度系数电流生成镜像电流I2；
生成单元103，用于生成基准电压Vref，其中，基准电压Vref具有一阶零温漂系数。
本公开实施例中，电流镜单元102还连接电源端VDD，正温度系数单元101和生成单元103还均连接接地端GND。
正温度系数单元101所生成的正温度系数电压和正温度系数电流I1均与温度正相关，温度越高，它们的数值越大。生成单元103所生成的基准电压Vref则抵消了正负温度系数，具有一阶零温漂系数，即基准电压-温度函数的一阶项系数为零。
分流子单元104可以产生支路电流，作为正温度系数电流I1的一部分，即分流子单元104的电流的值关联于正温度系数电流I1的值。镜像电流I2与正温度系数电流I1存在比例关系，该比例关系的大小可通过调整电流镜单元102来进行控制。因此，通过调整分流子单元104，可以调节正温度系数电流I1、乃至镜像电流I2，进而，可以调节基准电压Vref。
可以理解的是，由于分流子单元的电流的值关联于正温度系数电流的值，因此，通过调整分流子单元，可以调节所得到的正温度系数电流，进而，可以调节输出的基准电压，使基准电压不仅限于1.2V。相比于传统带隙基准源，本公开实施例输出的基准电压大于1.2V，扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
在本公开的一些实施例中，如图2所示，正温度系数单元101还包括：限压子单元105和电压生成子单元106；电压生成子单元106和分流子单元104均连接限压子单元105；其中：
限压子单元105，用于提供第一钳位电压Va和第二钳位电压Vb；第一钳位电压Va与第二钳位电压Vb相等；
电压生成子单元106，用于基于第一钳位电压Va和第二钳位电压Vb生成正温度系数电压；
电压生成子单元106和分流子单元104，共同用于基于正温度系数电压得到正温度系数电流I1。
本公开实施例中，限压子单元105提供固定的电压，即第一钳位电压Va和第二钳位电压Vb。电压生成子单元106则基于第一钳位电压Va和第二钳位电压Vb生成正温度系数电压。基于正温度系数电压，电压生成子单元106和分流子单元104可分别生成两个支路电流，这两个支路电流汇聚为正温度系数电流I1。
可以理解的是，在限压子单元将钳位电压固定的情况下，分流子单元可以提供一个支路电流，作为正温度系数电流的一部分，增大了正温度系数电流。通过调整分流子单元，可以调节所得到的正温度系数电流，进而，可以调节输出的基准电压，使输出的基准电压不仅限于1.2V。相比于传统带隙基准源，本公开实施例输出的基准电压大于1.2V，扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
在本公开的一些实施例中，如图3所示，限压子单元105包括：运算放大器A；分流子单元104包括：第一分流电阻R1和第二分流电阻R2；电压生成子单元106包括：第一BJT管(Bipolar Junction Transistor，双极结型晶体管)Q0、至少一个第二BJT管Q1和第一分压电阻R0；其中：
第一分流电阻R1的第一端连接运算放大器A的反相输入端，第二分流电阻R2的第一端连接运算放大器A的同相输入端，第一分流电阻R1的第二端和第二分流电阻R2的第二端均连接接地端GND；
第一BJT管Q0的发射极连接运算放大器A的反相输入端，至少一个第二BJT管Q1的发射极通过第一分压电阻R0连接到运算放大器A的同相输入端；第一BJT管Q0的基极和集电极，以及至少一个第二BJT管Q1的基极和集电极均连接接地端GND。
运算放大器的A反相输入端提供第一钳位电压Va，运算放大器的A同相输入端提供第二钳位电压Vb。第一BJT管Q0的发射极接收第一钳位电压Va，至少一个第二BJT管Q1的发射极接收第二钳位电压Vb。第一BJT管Q0和至少一个第二BJT管Q1，可以基于第一钳位电压Va和第二钳位电压Vb生成正温度系数电压ΔVBE；正温度系数电压ΔVBE施加于第一分压电阻R0的两端。
需要说明的是，图3示例出的第一BJT管Q0和至少一个第二BJT管Q1均为PNP型BJT管。第一BJT管和至少一个第二BJT管也可以均为NPN型BJT管，带隙基准核心电路可以进行对应的调整变换，如将PNP型BJT管发射极所连接的对象连接在NPN型BJT管的集电极，将PNP型BJT管集电极所连接的对象连接在NPN型BJT管的发射极。上述变换都应视为在本公开的保护范围之内。
需要说明的是，BJT管可以生成与温度有关的电压。以单个BJT管为例，如图4所示，BJT管Qa的发射极e连接VCC，基极b和集电极c均接地。则对于BJT管Qa，存在下式：
Figure BDA0003535176520000081
Figure BDA0003535176520000082
Figure BDA0003535176520000083
上式(1)、(2)和(3)中，VBE1为BJT管Qa的基极-发射极电压，T为环境温度，VT为正温度系数电压，IC为BJT管Qa的集电极电流，IS为BJT管Qa的饱和电流，Eg＝1.12eV为BJT管Qa的禁带宽度，q为电荷量，其余各值为常数。其中，VT为正温度系数电压，其满足：
Figure BDA0003535176520000084
Figure BDA0003535176520000085
根据不同的条件，VBE1可以为正温度系数电压或者负温度系数电压。例如，当m＝-1.5，VBE1＝750mV，T＝300K时，VBE1的温度系数
Figure BDA0003535176520000086
约为-1.5mV/K，即，此时VBE1为负温度系数电压。
而当多个BJT管共同作用时，如图5所示，BJT管Qb和BJT管Qc的发射极均连接VCC，基极和集电极均接地，ΔVBE1为BJT管Qb的发射极和BJT管Qc的发射极之间的电压差。则存在下式：
Figure BDA0003535176520000091
上式(6)中，VBE2和VBE3分别为BJT管Qb和BJT管Qc的基极-发射极电压，T为环境温度，VT为正温度系数电压，IC2和IC3分别为BJT管Qb和BJT管Qc的集电极电流，IES2和IES3分别为BJT管Qb和BJT管Qc的饱和电流。
则可求得，ΔVBE1与VT的系数α为：
Figure BDA0003535176520000092
由上式(7)可知，当
Figure BDA0003535176520000093
时，α>0，此时，ΔVBE1为正温度系数电压。也即是说，控制BJT管Qb和BJT管Qc的电特性，可以生成正温度系数电压ΔVBE1。
在本公开实施例中，结合上式(1)～(7)的推导过程，参考图3，控制第一BJT管Q0和至少一个第二BJT管Q1的电特性，使得其发射极之间的电压差ΔVBE为正温度系数电压。又由于Va＝Vb，因此，第一分压电阻R0两端的电压差同样是ΔVBE，即正温度系数电压ΔVBE施加于第一分压电阻R0的两端。
同时，控制第一BJT管Q0的相关条件，使得其基极-发射极电压VBE为负温度系数电压。则负温度系数电压VBE施加于第一分流电阻R1的两端。又由于Va＝Vb，则VBE同样施加于第二分流电阻R2的两端。
因此，I4＝ΔVBE/R0，I5＝VBE/R2，正温度系数电流I1＝I4+I5＝(ΔVBE/R0+VBE/R2)。
本公开实施例中，第一BJT管Q0的个数与至少一个第二BJT管Q1的个数之比可以为1:N，N大于等于1；N个至少一个第二BJT管Q1的发射极均通过第一分压电阻R0连接到运算放大器A的同相输入端，N个至少一个第二BJT管Q1的基极和集电极均连接接地端GND。或者，至少一个第二BJT管Q1的个数为1，而第一BJT管Q0的发射极截面积与至少一个第二BJT管Q1的发射极截面积之比为1:N，N大于等于1。这两种情况下，ΔVBE可表示为InN*VT，其中，VT为正温度系数电压；则正温度系数电流I1满足：
Figure BDA0003535176520000101
可以理解的是，通过控制第一BJT管Q0、至少一个第二BJT管Q1、第一分压电阻R0、第一分流电阻R1和第二分流电阻R2，可以控制正温度系数电压ΔVBE和正温度系数电流I1的大小，进而控制基准电压Vref。这样，可以调节输出的基准电压，使基准电压不仅限于1.2V。相比于传统带隙基准源，本公开实施例输出的基准电压大于1.2V，扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
在本公开的一些实施例中，如图6所示，电流镜单元102包括：第一MOS管M1、第二MOS管M2和至少一个第三MOS管M3；其中：
第一MOS管M1的栅极、第二MOS管M2的栅极和第三MOS管M3的栅极共同连接于正温度系数单元101的一端；第一MOS管M1的第一源漏极、第二MOS管M2的第一源漏极和第三MOS管M3的第一源漏极分别连接电源端VDD；第一MOS管M1的第二源漏极和第二MOS管M2的第二源漏极分别连接正温度系数单元101的另两端，第三MOS管M3的第二源漏极连接生成单元103。第一MOS管M1和第二MOS管M2的参数相同，即互为相同的MOS管。
第一MOS管M1、第二MOS管M2和第三MOS管M3，可以基于正温度系数电流I1生成镜像电流I2，并将镜像电流I2通过第三MOS管M3传输到生成单元103。
需要说明的是，图6示例出的第一MOS管M1、第二MOS管M2和至少一个第三MOS管M3均为PMOS管，其第一源漏极均连接电源端VDD，栅极电压均小于第一源漏极电压(在带隙基准核心电路中，电源端VDD电压最高，其他位置均有不同程度的压降)，因此，其栅极-源极电压Vgs小于0，且能够达到PMOS管的开启电压。从而，第一MOS管M1、第二MOS管M2和至少一个第三MOS管M3能够导通。
第一MOS管、第二MOS管和至少一个第三MOS管也可以均为NMOS管，带隙基准核心电路可以进行对应的调整变换，如将PMOS管第一源漏极所连接的对象由电源端VDD调整为接地端GND。上述变换都应视为在本公开的保护范围之内。
本公开实施例中，第一MOS管M1、第二MOS管M2和第三MOS管M3构成了电流镜，即使得电流I1、I3和镜像电流I2之间存在比例关系。可以设置第二MOS管M2的个数与第三MOS管M3的个数之比为1:M，M大于等于1；其中，M个第三MOS管M3的栅极均连接于正温度系数单元101的同一端，第一源漏极均连接电源端VDD，第二源漏极均连接生成单元103的同一端。或者，设置第三MOS管M3的个数为1，而第二MOS管M2的沟道宽度与第三MOS管M3的沟道宽度之比为1:M，M大于等于1。这两种情况下，电流I1和镜像电流I2之间满足：
I2＝M*I1 (9)。
可以理解的是，通过控制第一MOS管M1、第二MOS管M2和第三MOS管M3，可以控制电流I1、I3和镜像电流I2之间存在的比例关系，即控制镜像电流I2的大小，进而控制基准电压Vref。这样，可以调节输出的基准电压，使基准电压不仅限于1.2V。相比于传统带隙基准源，本公开实施例输出的基准电压大于1.2V，扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
在本公开的一些实施例中，如图7所示，生成单元103包括：负温度系数107和增压单元108；其中：
增压单元108连接电流镜单元102，接收镜像电流I2；增压单元108和负温度系数单元107连接；负温度系数单元107还连接接地端GND。
负温度系数单元107可以生成负温度系数电压。负温度系数单元107和增压单元108，可以基于镜像电流I2和负温度系数电压生成基准电压Vref。
在本公开的一些实施例中，如图8所示，负温度系数单元107包括：第三BJT管Q2；增压单元108包括：第二分压电阻R3；其中：
第三BJT管Q2的基极和集电极均连接接地端。第二分压电阻R3的第一端连接电流镜单元102；第二分压电阻R3的第二端连接第三BJT管Q2的发射极。
需要说明的是，图8示例出的第三BJT管Q2为PNP型BJT管。第三BJT管也可以为NPN型BJT管，带隙基准核心电路可以进行对应的调整变换，如将PNP型BJT管发射极所连接的对象连接在NPN型BJT管的集电极，将PNP型BJT管集电极所连接的对象连接在NPN型BJT管的发射极。上述变换都应视为在本公开的保护范围之内。
第三BJT管Q2的基极-发射极电压为VBE4，结合上式(1)～(5)的推导过程，设置Q2的参数，可使得VBE4为负温度系数电压。第二分压电阻R3两端的电压为I2*R3，其受到镜像电流I2的影响。VBE4叠加第二分压电阻R3两端的电压，输出为基准电压Vref，即：
Vref＝VBE4+I2*R3 (10)。
可以理解的是，通过控制镜像电流I2和第三BJT管Q2的基极-发射极电压为VBE4，可以调节输出的基准电压Vref，使基准电压不仅限于1.2V。相比于传统带隙基准源，本公开实施例输出的基准电压大于1.2V，扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
在本公开的一些实施例中，如图9所示，第一MOS管M1的第二源漏极连接运算放大器A的反相输入端，并连接到第一分流电阻R1的第一端和第一BJT管Q0的发射极，以传输电流I3。第二MOS管M2的第二源漏极连接运算放大器A的同相输入端，并连接到第一分压电阻R0的第一端和第二分流电阻R2的第一端，以传输正温度系数电流I1。第三MOS管M3的第二源漏极连接第二分压电阻R3的第一端，以传输镜像电流I2。第一MOS管M1、第二MOS管M2和第三MOS管M3的栅极连接运算放大器A的输出端。
在本公开实施例中，参考上式(8)～(10)，则有：
Figure BDA0003535176520000131
上式(11)中，VT为正温度系数电压，VBE和VBE4均为负温度系数电压，调节VT、VBE和VBE4的值，则可以相互抵消，得到一阶零温漂系数的Vref。
在本公开实施例中，若设置相关条件，使得VBE和VBE4相等，则上式(11)可变换为：
Figure BDA0003535176520000132
上式(12)中，通过控制相关条件，可以控制负温度系数电压VBE和正温度系数电压InN*VT，使二者相互抵消；通过控制第一MOS管M1、第二MOS管M2和第三MOS管M3，可以控制比例系数M；通过控制第一分流电阻R1、第二分流电阻R2和第二分压电阻R3的阻值，则可以控制式中其他系数。这样，便完成了对基准电压Vref的调节。
可以理解的是，通过控制各个器件，将正负温度系数电压相互抵消，输出具有一阶零温漂系数的基准电压Vref。同时，通过控制各个器件，可以调节输出的基准电压，使其不仅限于1.2V。相比于传统带隙基准源，本公开实施例输出的基准电压大于1.2V，扩大了所输出的基准电压的范围，即扩大了带隙基准源的使用范围。
本公开实施例还提供了一种带隙基准源80，如图10所示，带隙基准源80包括了前述实施例的带隙基准核心电路10，从而输出的基准电压不仅限于1.2V。带隙基准源80相比于传统带隙基准源，具有更大的使用范围，可以在大于1.2V的情况下使用。
本公开实施例还提供了一种半导体存储器90，如图11所示，半导体存储器90包括带隙基准源80。
在本公开的一些实施例中，图11示出的半导体存储器90至少包括动态随机存取存储器DRAM。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种带隙基准核心电路，其特征在于，所述带隙基准核心电路包括：正温度系数单元、电流镜单元和生成单元；其中，
所述正温度系数单元，用于生成正温度系数电压，基于所述正温度系数电压得到正温度系数电流；其中，所述正温度系数单元包括分流子单元；所述分流子单元的电流的值关联于所述正温度系数电流的值；
所述电流镜单元，分别连接所述正温度系数单元和所述生成单元，用于基于所述正温度系数电流生成镜像电流；
所述生成单元，用于生成基准电压，所述基准电压具有一阶零温漂系数。
2.根据权利要求1所述的带隙基准核心电路，其特征在于，所述正温度系数单元还包括：限压子单元和电压生成子单元；
所述电压生成子单元和所述分流子单元均连接所述限压子单元；其中，
所述限压子单元，用于提供第一钳位电压和第二钳位电压，且使所述第一钳位电压与所述第二钳位电压相等；
所述电压生成子单元，用于基于所述第一钳位电压和所述第二钳位电压生成所述正温度系数电压；
所述电压生成子单元和所述分流子单元均连接所述限压子单元，共同用于基于所述正温度系数电压得到所述正温度系数电流。
3.根据权利要求2所述的带隙基准核心电路，其特征在于，所述限压子单元包括：运算放大器；
所述运算放大器的反相输入端提供所述第一钳位电压；
所述运算放大器的同相输入端提供所述第二钳位电压。
4.根据权利要求3所述的带隙基准核心电路，其特征在于，所述分流子单元包括：第一分流电阻和第二分流电阻；
所述第一分流电阻的第一端连接所述运算放大器的反相输入端；
所述第二分流电阻的第一端连接所述运算放大器的同相输入端；
所述第一分流电阻的第二端和所述第二分流电阻的第二端均连接接地端。
5.根据权利要求3所述的带隙基准核心电路，其特征在于，所述电压生成子单元包括：第一BJT管、至少一个第二BJT管和第一分压电阻；
所述第一BJT管和所述至少一个第二BJT管，用于基于所述第一钳位电压和所述第二钳位电压生成所述正温度系数电压；
所述正温度系数电压施加于所述第一分压电阻的两端。
6.根据权利要求5所述的带隙基准核心电路，其特征在于，
所述第一BJT管的第一极连接所述运算放大器的反相输入端，接收所述第一钳位电压；所述至少一个第二BJT管的第一极通过所述第一分压电阻连接到所述运算放大器的同相输入端，接收所述第二钳位电压；所述第一极为发射极或集电极；
所述第一BJT管的基极和第二极，以及所述至少一个第二BJT管的基极和第二极均连接接地端；所述第二极为集电极或发射极。
7.根据权利要求5所述的带隙基准核心电路，其特征在于，所述第一BJT管的个数与所述至少一个第二BJT管的个数之比为1:N，N大于等于1。
8.根据权利要求5所述的带隙基准核心电路，其特征在于，所述至少一个第二BJT管的个数为1，所述第一BJT管的发射极截面积与所述至少一个第二BJT管的发射极截面积之比为1:N，N大于等于1。
9.根据权利要求1所述的带隙基准核心电路，其特征在于，所述电流镜单元包括：第一MOS管、第二MOS管和至少一个第三MOS管；所述第一MOS管和所述第二MOS管的参数相同；
所述第一MOS管、所述第二MOS管和所述第三MOS管，用于基于所述正温度系数电流生成镜像电流，并通过所述第三MOS管传输到所述生成单元。
10.根据权利要求9所述的带隙基准核心电路，其特征在于，
所述第一MOS管的栅极、所述第二MOS管的栅极和所述第三MOS管的栅极共同连接于所述正温度系数单元的一端；
所述第一MOS管的第一源漏极、所述第二MOS管的第一源漏极和所述第三MOS管的第一源漏极分别连接电源端；
所述第一MOS管的第二源漏极和所述第二MOS管的第二源漏极分别连接所述正温度系数单元的另两端；
所述第三MOS管的第二源漏极连接所述生成单元。
11.根据权利要求9所述的带隙基准核心电路，其特征在于，所述第二MOS管的个数与所述第三MOS管的个数之比为1:M，M大于等于1。
12.根据权利要求9所述的带隙基准核心电路，其特征在于，所述第二MOS管的沟道宽度与所述第三MOS管的沟道宽度之比为1:M，M大于等于1。
13.根据权利要求1所述的带隙基准核心电路，其特征在于，所述生成单元包括：负温度系数单元和增压单元；
所述增压单元分别连接所述电流镜单元和所述负温度系数单元；
所述负温度系数单元还连接接地端；其中，
所述负温度系数单元，用于生成所述负温度系数电压；
所述负温度系数单元和所述增压单元，共同用于基于所述镜像电流和所述负温度系数电压生成所述基准电压。
14.根据权利要求13所述的带隙基准核心电路，其特征在于，所述负温度系数单元包括：第三BJT管；
所述第三BJT管的第一极连接所述增压单元；所述第一极为发射极或集电极；
所述第三BJT管的基极和第二极均连接所述接地端；所述第二极为集电极或发射极。
15.根据权利要求13所述的带隙基准核心电路，其特征在于，所述增压单元包括：第二分压电阻；
所述第二分压电阻的第一端连接所述电流镜单元；
所述第二分压电阻的第二端连接所述负温度系数单元。
16.一种带隙基准源，其特征在于，所述带隙基准源包括如权利要求1至15任一项所述的带隙基准核心电路。
17.一种半导体存储器，其特征在于，所述存储器包括如权利要求16所述的带隙基准源。
18.根据权利要求17所述的半导体存储器，其特征在于，所述半导体存储器至少包括动态随机存取存储器DRAM。
CN202210216730.XA 2022-03-07 2022-03-07 一种带隙基准核心电路、带隙基准源和半导体存储器 Pending CN114740937A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210216730.XA CN114740937A (zh) 2022-03-07 2022-03-07 一种带隙基准核心电路、带隙基准源和半导体存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210216730.XA CN114740937A (zh) 2022-03-07 2022-03-07 一种带隙基准核心电路、带隙基准源和半导体存储器

Publications (1)

Publication Number Publication Date
CN114740937A true CN114740937A (zh) 2022-07-12

Family

ID=82275950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210216730.XA Pending CN114740937A (zh) 2022-03-07 2022-03-07 一种带隙基准核心电路、带隙基准源和半导体存储器

Country Status (1)

Country Link
CN (1) CN114740937A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102622031A (zh) * 2012-04-09 2012-08-01 中国科学院微电子研究所 一种低压高精度带隙基准电压源
CN102722205A (zh) * 2011-03-29 2012-10-10 北京兆易创新科技有限公司 一种低压带隙基准产生电路
CN104035471A (zh) * 2014-06-27 2014-09-10 东南大学 一种具有亚阈值电流补偿的电流模带隙基准电压源
US20140354259A1 (en) * 2013-06-03 2014-12-04 Advanced Semiconductor Engineering Inc. Bandgap reference voltage generating circuit and electronic system using the same
CN207882791U (zh) * 2018-02-05 2018-09-18 成都信息工程大学 一种无运放高阶低温漂带隙基准电路
CN215340874U (zh) * 2021-08-18 2021-12-28 西安电子科技大学 一种带隙基准的零温度系数电流产生电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102722205A (zh) * 2011-03-29 2012-10-10 北京兆易创新科技有限公司 一种低压带隙基准产生电路
CN102622031A (zh) * 2012-04-09 2012-08-01 中国科学院微电子研究所 一种低压高精度带隙基准电压源
US20140354259A1 (en) * 2013-06-03 2014-12-04 Advanced Semiconductor Engineering Inc. Bandgap reference voltage generating circuit and electronic system using the same
CN104035471A (zh) * 2014-06-27 2014-09-10 东南大学 一种具有亚阈值电流补偿的电流模带隙基准电压源
CN207882791U (zh) * 2018-02-05 2018-09-18 成都信息工程大学 一种无运放高阶低温漂带隙基准电路
CN215340874U (zh) * 2021-08-18 2021-12-28 西安电子科技大学 一种带隙基准的零温度系数电流产生电路

Similar Documents

Publication Publication Date Title
JP3647468B2 (ja) 定電流およびｐｔａｔ電流のためのデュアル源
US7170336B2 (en) Low voltage bandgap reference (BGR) circuit
CN100527040C (zh) 一种带隙电压参考电路以及用于产生温度曲率校准电压参考的方法
US7170274B2 (en) Trimmable bandgap voltage reference
US7078958B2 (en) CMOS bandgap reference with low voltage operation
US7755344B2 (en) Ultra low-voltage sub-bandgap voltage reference generator
US10671109B2 (en) Scalable low output impedance bandgap reference with current drive capability and high-order temperature curvature compensation
US8169256B2 (en) Bandgap reference circuit with an output insensitive to offset voltage
US20090302823A1 (en) Voltage regulator circuit
US20120169413A1 (en) Bandgap voltage reference circuit, system, and method for reduced output curvature
JP2008516328A (ja) 基準回路
US8421433B2 (en) Low noise bandgap references
JP6836917B2 (ja) 電圧生成回路
JP2003258105A (ja) 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置
US20140152348A1 (en) Bicmos current reference circuit
JP2014086000A (ja) 基準電圧発生回路
US20060006858A1 (en) Method and apparatus for generating n-order compensated temperature independent reference voltage
US10673415B2 (en) Techniques for generating multiple low noise reference voltages
EP3514653A1 (en) Signal-generation circuitry
US20070069709A1 (en) Band gap reference voltage generator for low power
JP2009251877A (ja) 基準電圧回路
US20140152290A1 (en) Reference voltage circuit
CN114740937A (zh) 一种带隙基准核心电路、带隙基准源和半导体存储器
JPH0659751A (ja) バンドギャップ基準電圧調整回路
CN108345336B (zh) 能隙参考电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination