CN114721192B - 阵列基板及其制备方法、显示面板 - Google Patents

Abstract

本申请涉及一种阵列基板及其制备方法、显示面板，该阵列基板包括显示区和设置于显示区一侧的边框区，阵列基板包括衬底、位于衬底上的第一导电层、位于第一导电层背离衬底一侧的平坦化层，第一导电层与平坦化层之间在显示区还形成有色阻层，其中，边框区包括绑定区和位于显示区与绑定区之间的封装区，第一导电层包括位于绑定区的多个绑定引脚和位于封装区的多个公共电极；平坦化层在绑定区形成有暴露绑定引脚的第一开槽，平坦化层在封装区形成有暴露公共电极的第一过孔，其中，在沿边框区指向显示区的第一方向上，第一开槽与第一过孔错位设置。该阵列基板可以改善在边框区涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

Description

阵列基板及其制备方法、显示面板

技术领域

本申请涉及显示技术领域，特别是涉及一种阵列基板及其制备方法、显示面板。

背景技术

COA(Color-filter on Array，彩色滤光层位于阵列基板侧)技术是将彩色滤光层直接制作于阵列基板上的集成技术，可以降低彩膜基板与阵列基板的对位误差。基于COA技术的阵列基板中，在显示区，彩色滤光层上设置有机膜(PFA)作为平坦化层(Planarization，简称PLN)，以平复彩色滤光层的段差，提高阵列基板的平坦度，平坦化层上设置有导电层；在边框区，导电层通过在平坦化层上开设较大尺寸的挖槽实现其与绑定引脚的电连接。另外，在绑定引脚内侧的封装框胶处，也需要在平坦化层上开设预定尺寸的过孔，以使封装框胶内的导电金粒与公共电极电连接，实现阵列基板的公共电极与对置基板一侧的公共电极导通。

然后，在制备导电层的工艺过程中，需要在阵列基板上涂覆光刻胶、曝光、显影、刻蚀等步骤，由于平坦化层的挖槽尺寸大于过孔的尺寸，当沿从边框区到显示区的方向涂覆光刻胶时容易出现破膜、厚度不均等异常情况，最终影响显示面板的品质。

发明内容

本申请旨在提供一种阵列基板及其制备方法、显示面板，该阵列基板可以改善在边框区涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

第一方面，本申请实施例提出了一种阵列基板，包括显示区和设置于显示区一侧的边框区，阵列基板包括衬底、位于衬底上的第一导电层、位于第一导电层背离衬底一侧的平坦化层，第一导电层与平坦化层之间在显示区还形成有色阻层，其中，边框区包括绑定区和位于显示区与绑定区之间的封装区，第一导电层包括位于绑定区的多个绑定引脚和位于封装区的多个公共电极；平坦化层在绑定区形成有暴露绑定引脚的第一开槽，平坦化层在封装区形成有暴露公共电极的第一过孔，其中，在沿边框区指向显示区的第一方向上，第一开槽与第一过孔错位设置。

在一种可能的实施方式中，第一开槽的数量为多个，第一过孔的数量为多个，多个第一开槽和多个第一过孔均沿垂直于第一方向的第二方向间隔分布，且多个第一开槽和多个第一过孔沿第二方向交错设置。

在一种可能的实施方式中，相邻的两个第一开槽之间沿第二方向的最小间距大于邻近的第一过孔沿第二方向的长度尺寸。

在一种可能的实施方式中，第一开槽的形状为矩形；和/或，第一过孔的形状为矩形。

在一种可能的实施方式中，第一开槽包括间隔分布的多个矩形框，矩形框的宽度与绑定引脚的宽度的比值为1.1～1.3。

在一种可能的实施方式中，相邻的两个矩形框之间的间隔为0.5μm。

在一种可能的实施方式中，阵列基板还包括位于第一导电层背离衬底一侧的钝化层和第二导电层，钝化层位于第一导电层与第二导电层之间，或者，钝化层位于第二导电层与平坦化层之间，钝化层形成有对应于第一开槽的第二开槽，第二开槽在衬底上的正投影与第一开槽在衬底上的正投影重合；第二导电层包括间隔设置的多个导电单元，多个导电单元与多个绑定引脚一一对应。

在一种可能的实施方式中，阵列基板还包括位于平坦化层背离衬底一侧的第三导电层，钝化层还形成有对应于第一过孔的第二过孔，第二开过孔在衬底上的正投影与第一过孔在衬底上的正投影重合；第三导电层包括间隔设置的多个像素电极，像素电极通过第一过孔和第二过孔与公共电极电连接。

第二方面，本申请实施例还提出了一种如前所述的阵列基板的制备方法，阵列基板包括显示区和设置于显示区一侧的边框区，边框区包括绑定区和位于显示区与绑定区之间的封装区，该制备方法包括：在衬底上形成图案化的第一导电层，第一导电层包括位于绑定区的多个绑定引脚和位于封装区的多个公共电极；在显示区的第一导电层上形成色阻层；在色阻层上形成图案化的平坦化层，平坦化层在绑定区形成有暴露绑定引脚的第一开槽，在封装区形成有暴露公共电极的第一过孔，其中，在沿边框区指向显示区的第一方向上，第一开槽与第一过孔错位设置。

第三方面，本申请实施例还提供了一种显示面板，包括如前所述的任一种阵列基板；对置基板，与阵列基板相对设置；以及液晶层，设置于阵列基板与对置基板之间。

根据本申请实施例提供的阵列基板及其制备方法、显示面板，通过将边框区的绑定区设置的第一开槽的尺寸缩小，使其与封装区设置的第一过孔在沿边框区指向显示区的第一方向上错位设置，可以改善在边框区涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

附图说明

下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制，仅用于示意相对位置关系，某些部位的层厚采用了夸大的绘图方式以便于理解，附图中的层厚并不代表实际层厚的比例关系。

图1示出本申请实施例提供的显示面板的结构示意图；

图2示出本申请第一实施例提供的阵列基板的俯视图；

图3示出图2中的区域C的放大结构示意图；

图4示出相关技术中的第一开槽与第一过孔的位置示意图；

图5示出图3沿D-D方向的剖面图；

图6示出图2沿E-E方向的剖面图；

图7示出本申请第二实施例提供的阵列基板的第一开槽与第一过孔的位置示意图；

图8示出图7沿F-F方向的剖面图；

图9示出本申请实施例提供的阵列基板的制备方法的流程框图。

附图标记说明：

1、阵列基板；AA、像素区；NA、边框区；B1、绑定区；B2、封装区；X、第一方向；Y、第二方向；

10、衬底；

11、第一导电层；111、绑定引脚；112、公共电极；

12、第二导电层；121、导电单元；

13、钝化层；131、第二开槽；132、第二过孔；

14、色阻层；

15、平坦化层；151、第一开槽；151a、矩形框；152、第一过孔；

16、第三导电层；161、像素电极；17、第一配向膜；18、框胶；

2、对置基板；21、对置衬底；22、对置公共电极；3、液晶层。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本申请造成不必要的模糊；并且，为了清晰，可能夸大了区域结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。

图1示出本申请实施例提供的显示面板的结构示意图。

如图1所示，本申请实施例提供了一种显示面板，包括阵列基板1、与阵列基板1相对设置的对置基板2以及设置于阵列基板1与对置基板2之间液晶层3。液晶层3包括多个液晶分子，液晶分子通常为棒状，既可以像液体一样流动，又具有某些晶体特征。当液晶分子处于电场中时，其排列方向会根据电场的变化而改变。

液晶显示面板为非发射型光接收元件，需要通过设置于其背光面一侧的背光模组提供光源。液晶显示面板通过在阵列基板1和对置基板2上施加驱动电压来控制液晶层3的液晶分子的旋转，以将背光模组提供的光线折射出来产生画面。为了显示彩色画面，通常在阵列基板1上制备出薄膜晶体管阵列，用于驱动液晶分子的旋转，控制每个子像素的显示。

在一个示例中，阵列基板1和对置基板2均为矩形结构，阵列基板1沿第一方向X的宽度尺寸等于对置基板2沿第一方向X的宽度尺寸，阵列基板1沿第二方向Y的长度尺寸大于对置基板2沿第二方向Y的长度尺寸，且阵列基板1的长度方向大于对置基板2的部分包括绑定区B1，绑定区B1用于与驱动芯片IC或者COF绑定连接，以将驱动信号通过绑定区B1导入至显示面板。

另外，显示面板在边框区NA还包括封装区B2，用于将阵列基板1和对置基板2密封连接。具体来说，在显示面板的成盒制程中，通常会先在阵列基板1和对置基板2相对的表面上分别制备第一配向膜和第二配向膜，第一配向膜和第二配向膜用于对液晶层3中的液晶分子的取向进行限制，然后在阵列基板1的封装区B2涂布框胶18并滴入液晶，再在真空状态下将阵列基板1和对置基板2贴合，最后经过紫外线照射将框胶18固化，完成阵列基板1和对置基板2的封装。框胶18内形成有导电颗粒，通常为金粒，阵列基板1一侧形成有多个容纳框胶18的过孔，导电颗粒的一端透过第一配向膜及过孔与阵列基板1一侧的公共电极电连接，另一端透过对置基板2一侧的第二配向膜与对置基板2一侧的公共电极电连接，以实现阵列基板1和对置基板2的导通。

进一步地，本实施例中，阵列基板1采用COA技术，将色阻层14直接制作于阵列基板1的显示区AA上，用于形成每个子像素的色彩。一方面可以提高像素开口率，另一方面可以降低对置基板2与阵列基板1的对位误差、节省工艺步骤，降低工艺难度。另外，在色阻层14的制备工艺完成后，可以涂布一层平坦化层(PFA)15，以使色阻层14达到一定的平整性，减少液晶盒厚的差异，同时也可以有效防止金属离子成分扩散到液晶层3里面引起残像等显示不良。

为此，阵列基板1需要在平坦化层15上挖槽或者设置过孔，以实现绑定区B1与COF的绑定连接及封装区B2的密封封装。

下面结合附图详细描述本申请实施例提供的阵列基板的具体结构。

第一实施例

图2示出本申请第一实施例提供的阵列基板的俯视图；图3示出图2中的区域C的放大结构示意图；图4示出相关技术中的第一开槽与第一过孔的位置示意图；图5示出图3沿D-D方向的剖面图；图6示出图2沿E-E方向的剖面图。

如图2至图6所示，本申请第一实施例提供的阵列基板1包括显示区AA和设置于显示区AA一侧的边框区NA，阵列基板1包括衬底10、位于衬底10上的第一导电层11、位于第一导电层11背离衬底10一侧的平坦化层15，第一导电层11与平坦化层15之间在显示区AA还形成有色阻层14。

边框区NA包括绑定区B1和位于显示区AA与绑定区B1之间的封装区B2，第一导电层11包括位于绑定区B1的多个绑定引脚111和位于封装区B2的多个公共电极112。平坦化层15在绑定区B1形成有暴露绑定引脚111的第一开槽151，在封装区B2形成有暴露公共电极112的第一过孔152，其中，在沿边框区NA指向显示区AA的第一方向X上，第一开槽151与第一过孔152错位设置。

可选地，平坦化层15的材质为二氧化硅、硅氮化物以及三氧化二铝中的至少一者，其厚度一般大于2微米。平坦化层15在绑定区B1形成有暴露绑定引脚111的第一开槽151，第一开槽151的尺寸通常很大，最大长度尺寸为20微米。绑定引脚111用于与图案化的第二导电层12(稍后将详细描述)连接，然后与COF上的金属针状引脚绑定连接在一起，从而使集成在COF上IC的信号经扇出线与显示区AA的薄膜晶体管连接，实现信号输入。另外，平坦化层15在封装区B2形成有暴露公共电极112的第一过孔152，第一过孔152的尺寸通常很小，例如30μm～100μm，框胶18中的导电颗粒通过第一过孔152与公共电极112连接，以将阵列基板1与对置基板2导通。

进一步地，阵列基板1还包括位于平坦化层15背离衬底10一侧的第三导电层16，第三导电层16包括图案化的像素电极161，像素电极161的材质为氧化铟锡(ITO)，制备第三导电层16时，通常需要在平坦化层15上涂覆光阻(PhotoResin，简称PR)，然后对PR进行曝光、显影，形成光阻图形，然后以剩余的光阻为遮挡，对第三导电层16进行蚀刻，得到像素电极161。

如图4所示，相关技术中，在沿边框区NA指向显示区AA的第一方向X上，第一开槽151与第一过孔152部分重合设置。申请人发现，当需要在平坦化层15上沿第一方向X涂覆PR时，由于第一开槽151与第一过孔152的尺寸相差较大，PR在经过第一开槽151与第一过孔152的重合部分时，容易产生三角形的破膜或者PR涂覆不均，如图4中的虚线所示，导致显示面板在点亮时存在显示亮度和色度不均一(Mura)的现象。

为解决上述问题，如图3所示，本申请实施例中，将第一开槽151的尺寸缩小，使得在沿边框区NA指向显示区AA的第一方向X上，第一开槽151与第一过孔152错位设置，二者之间在第二方向Y上相隔一定距离，当沿第一方向X涂覆PR时，PR先在第一开槽151处涂覆均匀后，再经过第一过孔152，二者互不影响，从而可以改善在边框区NA涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

根据本申请实施例提供的阵列基板1及显示面板，通过将边框区NA的绑定区B1设置的第一开槽151的尺寸缩小，使其与封装区B2设置的第一过孔152在沿边框区NA指向显示区AA的第一方向X上错位设置，可以改善在边框区NA涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

在一些实施例中，第一开槽151的数量为多个，第一过孔152的数量为多个，多个第一开槽151和多个第一过孔152均沿垂直于第一方向X的第二方向Y间隔分布，且多个第一开槽151和多个第一过孔152沿第二方向Y交错设置。每个第一开槽151暴露多个绑定引脚111，并与对应的一个COF绑定连接。每个第一过孔152用于容纳导电颗粒，多个第一过孔152在封装区B2间隔设置，可以确保阵列基板1和对置基板2的密封性及导电性。多个第一开槽151和多个第一过孔152沿第二方向Y交错设置，可以在满足绑定要求及密封要求的前提下，进一步改善在边框区NA涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

在一些实施例中，相邻的两个第一开槽151之间沿第二方向Y的最小间距大于邻近的第一过孔152沿第二方向Y的长度尺寸。如此设置，可以确保每一个第一开槽151与邻近的第一过孔152之间不会在涂覆PR时产生三角形的破膜或者PR涂覆不均的现象。

在一些实施例中，第一开槽151的形状为矩形。在一些实施例中，第一过孔152的形状为矩形。如图3所示，第一开槽151的形状为矩形，用于暴露三个绑定引脚111。第一过孔152的形状为矩形，用于暴露公共电极112。第一开槽151和第一过孔152的形状为矩形，便于进行图案化处理，简化工艺制程。

进一步地，如图3和图5所示，阵列基板1还包括位于第一导电层11背离衬底10一侧的钝化层13和第二导电层12，钝化层13位于第一导电层11与第二导电层12之间，或者，钝化层13位于第二导电层12与平坦化层15之间，钝化层13形成有对应于第一开槽151的第二开槽131，第二开槽131在衬底10上的正投影与第一开槽151在衬底10上的正投影重合；第二导电层12包括间隔设置的多个导电单元121，多个导电单元121与多个绑定引脚111一一对应。COF与导电单元121绑定连接，以将驱动IC的信号传递至显示面板。

在一个示例中，阵列基板1还包括设置于衬底10上的像素电路，像素电路包括多个薄膜晶体管。其中，像素电路包括衬底10上的栅极、设置于栅极上的栅极绝缘层、设置于第一绝缘层上的有源层和设置于有源层上的源漏金属层以及设置于源漏金属层上的第二绝缘层；或者像素电路包括设置于衬底上的有源层、设置于有源层上的第一绝缘层、设置于第一绝缘层上的栅极、设置于栅极上的第二绝缘层和设置于第二绝缘层上的源漏金属层。第一导电层11还包括栅极及扫描线，第二导电层12包括源漏金属层及数据线等。钝化层13包括第一绝缘层和第二绝缘层两者中的至少一层。源电极、漏电极、有源层和栅极构成薄膜晶体管。

在一些实施例中，如图6所示，阵列基板1还包括位于平坦化层15背离衬底10一侧的第三导电层16，钝化层13还形成有对应于第一过孔152的第二过孔132，第二过孔132在衬底10上的正投影与第一过孔152在衬底10上的正投影重合；第三导电层16包括间隔设置的多个像素电极161，像素电极161通过第一过孔152和第二过孔132与公共电极112电连接。

在一些实施例中，阵列基板1采用DBS(Dataline BM Less，无黑矩阵)架构，即第三导电层16还包括透明的屏蔽公共电极来屏蔽数据线上方的电场，并使屏蔽公共电极的电位与对置基板2上的公共电极的电位相同，从而使数据线上方对应的液晶分子始终保持未偏转状态，进而起到遮光的效果。

第二实施例

图7示出本申请第二实施例提供的阵列基板的第一开槽与第一过孔的位置示意图；图8示出图7沿F-F方向的剖面图。

如图7和图8所示，本申请实施例还提供了一种阵列基板1，其与第一实施例所述的阵列基板1结构类似，不同之处在于，平坦化层15的第一开槽151的结构不同。

具体来说，平坦化层15的第一开槽151包括间隔分布的多个矩形框151a，矩形框151a的宽度与绑定引脚111的宽度的比值为1.1～1.3。第二导电层12包括间隔设置的多个导电单元121，多个导电单元121与多个绑定引脚111一一对应，导电单元121在衬底10上的正投影与矩形框151a在衬底10上的正投影重合，可以避免PR残留在矩形框151a的边角处。另外，第一开槽151的尺寸越小，其与第一过孔152之间沿第二方向Y的间隔尽可能地越大，从而改善甚至避免涂覆PR时产生三角形的破膜或者PR涂覆不均的现象。另外，矩形框151a可以保护导电单元121及绑定引脚111免受氧化腐蚀。

进一步地，相邻的两个矩形框151a之间的间隔为0.5μm。

如图8所示，相邻的两个矩形框151a之间的间隔处形成有位于衬底10上的第一导电层11、钝化层13和平坦化层15，该间隔为0.5μm，可以确保图案化制程工艺的可行性。

图9示出本申请实施例提供的阵列基板的制备方法的流程框图。

如图9所示，本申请实施例还提供了如前所述的任一种阵列基板的制备方法，该阵列基板1包括显示区AA和设置于显示区AA一侧的边框区NA，边框区NA包括绑定区B1和位于显示区AA与绑定区B1之间的封装区B2。该制备方法包括如下所述的步骤S1～步骤S3。

具体来说，步骤S1：在衬底10上形成图案化的第一导电层11，第一导电层11包括位于绑定区B1的多个绑定引脚111和位于封装区B2的多个公共电极112。可选地，衬底10为玻璃。

步骤S2：在显示区AA的第一导电层11上形成色阻层14。

需要说明的是，在显示区AA形成色阻层14之间，在衬底10上还形成有像素电路，像素电路包括多个薄膜晶体管。其中，像素电路包括衬底10上的栅极、设置于栅极上的栅极绝缘层、设置于第一绝缘层上的有源层和设置于有源层上的源漏金属层以及设置于源漏金属层上的第二绝缘层；或者像素电路包括设置于衬底上的有源层、设置于有源层上的第一绝缘层、设置于第一绝缘层上的栅极、设置于栅极上的第二绝缘层和设置于第二绝缘层上的源漏金属层。第一导电层11还包括栅极及扫描线，第二导电层12包括源漏金属层及数据线等。源电极、漏电极、有源层和栅极构成薄膜晶体管。另外，在边框区NA,第一导电层11上还形成有钝化层13，钝化层13包括第一绝缘层和第二绝缘层两者中的至少一层。。

步骤S3：在色阻层14上形成图案化的平坦化层15，平坦化层15在绑定区B1形成有暴露绑定引脚111的第一开槽151，在封装区B2形成有暴露公共电极112的第一过孔152，其中，在沿边框区NA指向显示区AA的第一方向X上，第一开槽151与第一过孔152错位设置。

另外，钝化层13还形成有对应于第一开槽151的第二开槽131，以及对应于第一过孔152的第二过孔132，第二开槽131在衬底10上的正投影与第一开槽151在衬底10上的正投影重合，第二过孔132在衬底10上的正投影与第一过孔152在衬底10上的正投影重合。

根据本申请实施例提供的阵列基板1的制备方法，通过将边框区NA的绑定区B1设置的第一开槽151的尺寸缩小，使其与封装区B2设置的第一过孔152在沿边框区NA指向显示区AA的第一方向X上错位设置，可以改善在边框区NA涂覆光刻胶时容易出现的破膜、厚度不均等异常情况，提升显示面板的品质。

可以理解的是，本申请各实施例提供的阵列基板1的技术方案可以广泛用于各种液晶显示面板，如TN(Twisted Nematic，扭曲向列型)显示面板、IPS(In-PlaneSwi tching，平面转换型)显示面板、VA(VerticalAlignment，垂直配向型)显示面板、MVA(Multi-DomainVertical Alignment，多象限垂直配向型)显示面板。

应当容易地理解，应当按照最宽的方式解释本申请中的“在……上”、“在……以上”和“在……之上”，以使得“在……上”不仅意味着“直接处于某物上”，还包括“在某物上”且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包括“在某物以上”或“之上”的含义，还可以包括“在某物以上”或“之上”且其间没有中间特征或层(即，直接处于某物上)的含义。

文中使用的术语“衬底基板”是指在其上添加后续材料层的材料。衬底基板本身可以被图案化。添加到衬底基板顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底基板可以包括宽范围内的一系列材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底基板可以由非导电材料(例如，玻璃、塑料或者蓝宝石晶圆等)制成。

文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间或者所述顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底基板可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (8)

1.一种阵列基板，包括显示区和设置于所述显示区一侧的边框区，所述阵列基板包括衬底、位于所述衬底上的第一导电层、位于所述第一导电层背离所述衬底一侧的平坦化层，所述第一导电层与所述平坦化层之间在所述显示区还形成有色阻层，其特征在于，

所述边框区包括绑定区和位于所述显示区与所述绑定区之间的封装区，所述第一导电层包括位于所述绑定区的多个绑定引脚和位于所述封装区的多个公共电极；所述平坦化层在所述绑定区形成有暴露所述绑定引脚的第一开槽，在所述封装区形成有暴露所述公共电极的第一过孔，其中，在沿所述边框区指向所述显示区的第一方向上，所述第一开槽与所述第一过孔错位设置；

所述第一开槽的数量为多个，所述第一过孔的数量为多个，多个所述第一开槽和多个所述第一过孔均沿垂直于所述第一方向的第二方向间隔分布，且多个所述第一开槽和多个所述第一过孔沿所述第二方向交错设置。

2.根据权利要求1所述的阵列基板，其特征在于，相邻的两个所述第一开槽之间沿所述第二方向的最小间距大于邻近的所述第一过孔沿所述第二方向的长度尺寸。

3.根据权利要求1所述的阵列基板，其特征在于，所述第一开槽的形状为矩形；和/或，所述第一过孔的形状为矩形。

4.根据权利要求1或3所述的阵列基板，其特征在于，所述第一开槽包括间隔分布的多个矩形框，所述矩形框的宽度与所述绑定引脚的宽度的比值为1.1～1.3。

5.根据权利要求4所述的阵列基板，其特征在于，相邻的两个所述矩形框之间的间隔为0.5μm。

6.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括位于所述第一导电层背离所述衬底一侧的钝化层和第二导电层，所述钝化层位于所述第一导电层与所述第二导电层之间，或者，所述钝化层位于所述第二导电层与所述平坦化层之间，所述钝化层形成有对应于所述第一开槽的第二开槽，所述第二开槽在所述衬底上的正投影与所述第一开槽在所述衬底上的正投影重合；所述第二导电层包括间隔设置的多个导电单元，所述多个导电单元与所述多个绑定引脚一一对应。

7.一种如权利要求1至6任一项所述的阵列基板的制备方法，所述阵列基板包括显示区和设置于所述显示区一侧的边框区，所述边框区包括绑定区和位于所述显示区与所述绑定区之间的封装区，其特征在于，所述制备方法包括：

在衬底上形成图案化的第一导电层，所述第一导电层包括位于所述绑定区的多个绑定引脚和位于所述封装区的多个公共电极；

在所述显示区的所述第一导电层上形成色阻层；

在所述色阻层上形成图案化的平坦化层，所述平坦化层在所述绑定区形成有暴露所述绑定引脚的第一开槽，在所述封装区形成有暴露所述公共电极的第一过孔，其中，在沿所述边框区指向所述显示区的第一方向上，所述第一开槽与所述第一过孔错位设置。

8.一种显示面板，其特征在于，包括：

如权利要求1至6任一项所述的阵列基板；

对置基板，与所述阵列基板相对设置；以及

液晶层，设置于所述阵列基板与所述对置基板之间。