CN114695375A - 集成电路装置和包括集成电路装置的电子系统 - Google Patents

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Abstract

提供了集成电路装置和电子系统。所述集成电路装置包括：半导体基底，具有单元区域和连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在由覆盖绝缘层覆盖的连接区域中具有阶梯结构。栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极。设置在连接区域中的接触插塞包括：第一接触插塞部，接触下栅电极的垫部分；第二接触插塞部，接触中间栅电极的垫部分；以及第三接触插塞部，接触上栅电极的垫部分。第二接触插塞部的第二直径比第一接触插塞部的第一直径小，并且第二直径比第三接触插塞部的第三直径小。

Description

集成电路装置和包括集成电路装置的电子系统
本申请要求于2020年12月28日在韩国知识产权局提交的第10-2020-0184699号韩国专利申请的优先权，该韩国专利申请的主题通过引用包含于此。
技术领域
发明构思总体上涉及集成电路装置和包括该集成电路装置的电子系统。更具体地，发明构思涉及包括非易失性垂直存储器装置的集成电路装置和包括该集成电路装置的电子系统。
背景技术
需要增加集成电路装置的集成度以提供高性能并实现经济可行性。具体地，存储器装置的集成度是决定产品的经济可行性的重要因素。二维存储器装置的集成度很大程度上由单位存储器单元的面积决定，并因此而极大程度上受微图案形成技术的水平的影响。然而，需要昂贵的设备来形成微图案，并且芯片裸片的面积是有限的，因此，尽管二维存储器装置的集成度正在增加，但是该增加仍然是有限的。因此，需要具有三维结构的垂直存储器装置。
发明内容
发明构思提供了展现出改善的产品可靠性的集成电路装置以及包括这样的集成电路装置的电子系统。在其他有益方面之中，发明构思的实施例通过降低一些集成电路装置的制造工艺的难度来提供改善的产品可靠性。在其他方面之中，这可以通过提供包括具有不同尺寸直径的多个接触插塞部的接触插塞来实现。这些接触插塞部可以用于分别与延伸到连接区域中的栅电极连接。
根据发明构思的一方面，提供了一种集成电路装置，该集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在由覆盖绝缘层覆盖的连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以在对应的垫部分中终止，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及接触插塞，设置在连接区域中，并且包括：第一接触插塞部，延伸穿过覆盖绝缘层以分别接触下栅电极的垫部分；第二接触插塞部，延伸穿过覆盖绝缘层以分别接触中间栅电极的垫部分；以及第三接触插塞部，延伸穿过覆盖绝缘层以分别接触上栅电极的垫部分，其中，第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。
根据发明构思的一方面，提供了一种集成电路装置，该集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以在对应的垫部分中终止，并且栅电极包括第一栅电极、第二栅电极、第三栅电极和第四栅电极；沟道结构，设置在单元区域中，并且延伸穿过栅极堆叠体；以及接触插塞，设置在连接区域中，并且包括分别接触第一栅电极的垫部分的第一接触插塞部、分别接触第二栅电极的垫部分的第二接触插塞部、分别接触第三栅电极的垫部分的第三接触插塞部以及分别接触第四栅电极的垫部分的第四接触插塞部，其中，第二接触插塞部中的任一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的任一个第一接触插塞部的上表面处的第一直径小。
根据发明构思的一方面，提供了一种电子系统，该电子系统包括：基底；集成电路装置，位于基底上；以及控制器，位于基底上，并且电连接到集成电路装置。集成电路装置包括：半导体基底，具有单元区域和与单元区域相邻的连接区域；栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以在对应的垫部分处终止，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及接触插塞，设置在连接区域中，并且包括分别接触下栅电极的垫部分的第一接触插塞部、分别接触中间栅电极的垫部分的第二接触插塞部以及分别接触上栅电极的垫部分的第三接触插塞部。第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。
附图说明
在与附图一起考虑下面的详细描述时，可以更清楚地理解发明构思的实施例，在附图中：
图1是示出根据发明构思的实施例的集成电路装置的框图；
图2是根据发明构思的实施例的集成电路装置的存储器单元阵列的等效电路图；
图3是示出根据发明构思的实施例的集成电路装置的组件的平面图；
图4是沿着图3的线IV-IV’截取的剖视图；图5是图4中指示的区域“V”的放大图；并且图6是图4中指示的区域“VI”的放大图；
图7是示出垫部分的表面凹陷关于接触孔的蚀刻深度的曲线图；
图8、图9、图10、图11和图12(统称为“图8至图12”)是根据发明构思的各种实施例的集成电路装置(200、300、400和500)的相应剖视图；
图13A、图13B、图13C、图13D和图13E(统称为“图13A至图13E”)是示出根据发明构思的实施例的制造集成电路装置的方法的相关剖视图；
图14是示出根据发明构思的实施例的包括集成电路装置的电子系统的概念图；
图15是进一步示出根据发明构思的实施例的包括集成电路装置的电子系统的透视图；以及
图16和图17是示出根据发明构思的实施例的包括集成电路装置的半导体封装件的相应剖视图。
具体实施方式
在整个书面描述和附图中，相同的附图标号和附图标记用于表示相同或相似的元件和/或特征。在整个书面描述中，特定几何术语可以用于突出关于发明构思的特定实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到的是，这样的几何术语本质上是相对的，在一种或更多中的描述性关系中是任意的，并且/或者涉及示出的实施例的一个或更多个方面。几何术语可以包括例如：高度/宽度；竖直/水平；顶(部)/底(部)；较高/较低；较近/较远；较厚/较薄；近/远；上方/下方；下面/上面；上(部)/中(部)/下(部)；中心/侧部；居中/围绕；上覆/下覆等。
图1是示出根据发明构思的实施例的集成电路装置的框图。
参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。
存储器单元阵列20可以包括存储器单元块BLK1、BLK2、……、BLKn。存储器单元块BLK1、BLK2、……、BLKn中的每个可以包括大量的存储器单元。存储器单元块BLK1、BLK2、……、BLKn可以经由位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
存储器单元阵列20可以经由位线BL连接到页缓冲器34，并且经由字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在一些实施例中，在存储器单元阵列20中，包括在存储器单元块BLK1、BLK2、……、BLKn中的每个存储器单元可以是闪存单元。存储器单元阵列20可以包括三维(3D)存储器单元阵列。3D存储器单元阵列可以包括NAND串，其中，每个NAND串可以包括连接到字线WL的竖直堆叠的存储器单元。
外围电路30可以包括行解码器32、页缓冲器34、数据I/O电路36和控制逻辑38。虽然未示出，但是外围电路30还可以包括各种电路(诸如，生成集成电路装置10的操作所需的各种电压的电压生成电路、对从存储器单元阵列20读取的数据的错误进行校正的错误校正电路以及输入/输出(I/O)接口)等。
外围电路30可以从外部源接收一个或更多个地址ADDR、一个或更多个命令CMD以及一个或更多个控制信号CTRL中的至少一者，并且可以与一个或更多个外部源通信(即，发送和/或接收)数据DATA。
下面描述外围电路30的一个示例性构造。
行解码器32可以响应于地址ADDR而选择存储器单元块BLK1、BLK2、……、BLKn中的至少一个，并且可以对所选择的存储器单元块的字线WL、串选择线SSL和/或地选择线GSL进行选择。行解码器32可以将用于执行存储器操作的电压传输到所选择的存储器单元块的字线WL。
页缓冲器34可以经由位线BL连接到存储器单元阵列20。页缓冲器34可以在写入(或编程)操作期间作为写入驱动器操作，并且可以根据将要存储在存储器单元阵列20中的数据DATA向位线BL施加电压。页缓冲器34还可以在读取操作期间作为感测放大器操作并且感测存储在存储器单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38提供的控制信号PCTL来操作。
数据I/O电路36可以经由数据线DLs连接到页缓冲器34。数据I/O电路36可以在编程操作期间从存储器控制器(未示出)接收数据DATA，并且响应于从控制逻辑38提供的列地址C_ADDR来将编程数据DATA提供给页缓冲器34。数据I/O电路36可以响应于从控制逻辑38提供的列地址C_ADDR而在读取操作期间将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。在一些实施例中，数据I/O电路36可以将所应用的地址和/或命令传输到控制逻辑38或行解码器32。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供给行解码器32并且将列地址C_ADDR提供给数据I/O电路36。控制逻辑38可以响应于控制信号CTRL而产生在集成电路装置10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑38可以调节提供给字线WL和位线BL的电压电平。
图2是根据实施例的集成电路装置的存储器单元阵列的局部等效电路图，并且假设了使用具有垂直沟道结构的垂直NAND闪存装置。
存储器单元阵列MCA可以包括存储器单元串MS。存储器单元阵列MCA可以包括位线BL、字线WL、至少一条串选择线SSL、至少一条地选择线GSL和共源极线CSL。
存储器单元串MS可以分别设置在位线BL与共源极线CSL之间。虽然存储器单元串MS可以如图2中所示地包括两条串选择线SSL，但是发明构思不限于此。例如，每个存储器单元串MS可以包括单条串选择线SSL。
每个存储器单元串MS可以包括串选择晶体管SST、地选择晶体管GST和存储器单元晶体管(例如，MC1、MC2、……、MCn-1、MCn)。串选择晶体管SST的漏区可以连接到位线BL(例如，位线BL1、BL2、……、BLm中的相应的位线)，并且地选择晶体管GST的源区可以连接到共源极线CSL。共源极线CSL可以是地选择晶体管GST的源区共同连接到的区域。
串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。存储器单元晶体管MC1、MC2、……、MCn-1、MCn可以分别连接到字线WL(例如，字线WL1、WL2、……、WLn-1、WLn)。
图3是示出根据发明构思的实施例的集成电路装置的组件的平面图；图4是沿着图3的线IV-IV’截取的剖视图；图5是图4中指示的区域“V”的放大图；并且图6是图4中指示的区域“VI”的放大图。
共同参照图3、图4、图5和图6，集成电路装置100可以包括单元阵列结构CS，单元阵列结构CS包括存储器单元区域MCR和连接区域CON。
在一些实施例中，存储器单元区域MCR可以是其中可以形成有存储器单元阵列MCA的区域。这里，假设存储器单元阵列MCA包括具有与先前关于图2描述的垂直沟道结构类似的垂直沟道结构的NAND型存储器单元。连接区域CON可以是其中可以形成有各种垫(pad，或称为“焊盘”或“焊垫”)部分PAD的区域。这里，垫部分PAD可以用作设置在存储器单元区域MCR中的各种元件或组件与设置在外围电路区域(未示出)中的元件或组件之间的相应的电连接。
半导体基底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或Si-Ge。半导体基底101也可以设置为体晶圆或其上形成有外延层的晶圆。在其他实施例中，半导体基底101可以包括绝缘体上硅(SOI)基底或绝缘体上锗(GeOI)基底。
栅极堆叠体GS可以设置在第一方向(例如，X方向)和第二方向(例如，Y方向)上，第一方向和第二方向与半导体基底101的主表面(例如，上表面)基本平行地延伸，其中，第一方向与第二方向交叉。这里，栅极堆叠体GS可以包括在与半导体基底101的主表面基本垂直的第三方向(例如，Z方向)上彼此交替“堆叠”的栅电极130和绝缘层140。
此外，上绝缘层150可以布置在栅极堆叠体GS上。
在一些实施例中，栅电极130中的每个栅电极可以包括掩埋导电层132以及围绕掩埋导电层132的上表面、底表面和侧表面的绝缘衬里134。在这方面，掩埋导电层132可以包括金属(例如，钨)、金属硅化物(例如，硅化钨)、掺杂多晶硅或它们的组合。在一些实施例中，绝缘衬里134可以包括诸如氧化铝的高k介电材料。
栅电极130中的每个栅电极可以与地选择线GSL、字线WL和至少一条串选择线SSL(参照先前关于图2描述的存储器单元串MS)中的一条对应。例如，栅极堆叠体GS中的最下面的栅电极130可以用作地选择线GSL，栅极堆叠体GS中的最上面的栅电极130可以用作串选择线SSL，并且栅极堆叠体GS中的其他栅电极130可以分别用作字线WL。因此，存储器单元串MS可以包括地选择晶体管GST、存储器单元晶体管MC1、MC2、……、MCn-1、MCn和串选择晶体管SST的串联连接布置。
字线切割件170可以沿第一方向在半导体基底101上延伸。栅极堆叠体GS可以设置在相邻的字线切割件170之间，使得相邻的字线切割件170之间的分离距离限定栅极堆叠体GS在第二方向上的宽度。在一些实施例中，字线切割件170可以包括绝缘间隔件172和绝缘分离层174。也就是说，字线切割件170可以包括绝缘结构。共源区CSR可以与每个字线切割件170相关地形成在半导体基底101中，其中，每个共源区CSR可以是掺杂有高浓度的杂质的杂质掺杂区。
沟道结构160可以在存储器单元区域MCR中从半导体基底101的上表面沿第三方向延伸以分别穿过栅电极130。沟道结构160可以在第一方向和第二方向上间隔开。沟道结构160可以(例如)以Z字形(zigzag)图案或交错(staggered)图案布置。
每个沟道结构160可以在沟道孔160H内延伸以穿过栅极堆叠体GS。在一些实施例中，每个沟道结构160可以包括栅极绝缘层162、沟道层164、掩埋绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可以顺序地布置在沟道孔160H的侧壁上。例如，栅极绝缘层162可以共形地布置在沟道孔160H的侧壁上，并且沟道层164可以共形地布置在沟道孔160H的侧壁和底部上。填充沟道孔160H的剩余空间的掩埋绝缘层166可以布置在沟道层164上。接触沟道层164并且阻挡沟道孔160H的入口(例如，在最上端处的入口)的导电插塞168可以布置在沟道孔160H的上部中。可选地，可以省略掩埋绝缘层166，并且沟道层164可以形成为填充沟道孔160H的剩余部分的柱形状。
沟道结构160可以分别接触半导体基底101。在一些实施例中，沟道层164可以布置为在沟道孔160H的底部上接触半导体基底101的上表面。可选地，可以形成位于沟道孔160H的底部上的半导体基底101上的具有一定高度的接触半导体层(未示出)，并且沟道层164可以经由接触半导体层电连接到半导体基底101。
栅极绝缘层162可以包括顺序地形成在沟道层164的外侧壁上的隧穿介电层162A、电荷存储层162B和阻挡介电层162C。栅极绝缘层162的隧穿介电层162A、电荷存储层162B和阻挡介电层162C的相对厚度不限于所示的相对厚度，并且可以以各种方式修改。
隧穿介电层162A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层162B可以是其中可以存储已经从沟道层164穿过隧穿介电层162A的电子的区域，并且可以包括氮化硅、氮化硼、硼氮化硅或杂质掺杂的多晶硅。阻挡介电层162C可以包括氧化硅、氮化硅或具有比氧化硅的介电常数高的介电常数的金属氧化物。
在每个存储器单元块中，最上面的栅电极130可以经由串分离绝缘层(未示出)被二维地划分成两个部分。因此，这两个部分可以构成如先前关于图2所描述的串选择线SSL。
在连接区域CON中，每个栅电极130可以(横向地)延伸以使垫部分PAD终止于栅电极130的相对于存储器单元区域MCR的远端(或在栅电极130的相对于存储器单元区域MCR的远端处形成垫部分)，其中，可以设置覆盖绝缘层120以覆盖垫部分PAD。在一些实施例中，栅电极130的远端可以具有比栅电极130的其他部分的厚度大的厚度。也就是说，垫部分PAD可以具有比栅电极130的其他部分“高”(例如，相对于半导体基底101的主表面)的上表面，但是发明构思不限于此。
如图4中所示，例如，在连接区域CON中，堆叠在最下面的栅电极至最上面的栅电极之间的栅电极130中的每个可以与栅电极130中的相邻且下覆的栅电极相比在第一方向上延伸较小的距离。因此，最下面的栅电极可以在第一方向上延伸最大的距离，并且最上面的栅电极130可以在第一方向上延伸最小的距离。在下文中，针对连接区域CON中的栅极堆叠体GS的这种类型的栅电极布置将被称为“阶梯结构”。
包括多个接触插塞部(或称为“接触插塞”)的接触插塞CNT可以穿过覆盖绝缘层120以连接到与至少一个栅电极130关联的至少一个垫部分PAD。因此，每个接触插塞部可以在连接区域CON中布置在对应的接触孔CNTH中。在一些实施例中，每个接触插塞部可以具有锥形柱形状。在这方面，术语“锥形柱形状”表示竖直延伸的柱结构的直径(或在第一方向和第二方向中的至少一个上测量的宽度)随着柱结构在第三方向上朝向半导体基底101降低而减小的形状。
在图4的所示示例中，接触插塞CNT至少包括第一接触插塞CNT1、第二接触插塞CNT2和第三接触插塞CNT3，其中，第一接触插塞CNT1竖直延伸以接触阶梯结构中的下栅电极，第二接触插塞CNT2竖直延伸以接触阶梯结构中的中间栅电极，并且第三接触插塞CNT3竖直延伸以接触阶梯结构中的上栅电极。结果，存储器单元区域MCR与第一接触插塞CNT1中的任一个第一接触插塞之间的在第一方向上的第一距离将比存储器单元区域MCR与第二接触插塞CNT2中的任一个第二接触插塞之间的第二距离大。此外，第二距离将比存储器单元区域MCR与第三接触插塞CNT3中的任一个第三接触插塞之间的第三距离大。
在一些实施例中，第二接触插塞部分别接触设置在当从所述半导体基底的上表面测量时栅极堆叠体GS的高度的1/4至1/2之间的栅电极的垫部分。
在一些实施例中，各种接触孔CNTH可以被构造为使得不同的接触插塞部的最上表面具有随接触插塞部在连接区域CON内的定位(positioning)而变化的不同的直径。例如，第一接触插塞CNT1的最上表面可以具有第一直径D1，第二接触插塞CNT2的最上表面可以具有第二直径D2，并且第三接触插塞CNT3的最上表面可以具有第三直径D3，其中，第二直径D2可以比第一直径D1和第三直径D3小，并且第一直径D1可以比第三直径D3大。在一些实施例中，例如，第二直径D2可以在第一直径D1的约90％至约95％的范围内，并且第二直径D2可以在第三直径D3的约95％至约99％的范围内。然而，这些仅仅是说明性示例，并且发明构思不限于此。
可选地，特定类型(或组)的接触插塞部(例如，第一接触插塞部CNT1)的各个直径可以随布局构造和/或连接目的而变化。例如，第一接触插塞部CNT1中的与栅电极130之中的最下面的栅电极接触的第一接触插塞部的第一直径可以比第一接触插塞部CNT1中的另一第一接触插塞部的直径大。
然而，在一些实施例中，第一接触插塞CNT1的各个第一直径D1可以基本相同，第二接触插塞CNT2的各个第二直径D2可以基本相同，并且/或者第三接触插塞CNT3的各个第三直径D3可以基本相同。
尽管在图4中未具体示出，但是一个或更多个虚设沟道结构可以在连接区域CON中在第三方向上延伸穿过栅极堆叠体GS。可以形成虚设沟道结构以防止栅极堆叠体GS在集成电路装置100的制造期间弯曲、歪斜或弯折，从而更好地确保结构稳定性。
位线接触件BLC可以穿过上绝缘层150以将沟道结构160的导电插塞168与沿第二方向在上绝缘层150上延伸的位线BL电连接。
导电线ML可以在连接区域CON中形成在上绝缘层150上。尽管在图4中未具体示出，但是可以在上绝缘层150与位线BL之间以及上绝缘层150与导电线ML之间形成上支撑层。
随着栅极堆叠体GS的竖直高度增大，接触插塞CNT的纵横比也增大。也就是说，接触插塞CNT的高度与接触插塞CNT的宽度之间的比率增大。具体地，假设栅极堆叠体GS包括多个栅电极130，则接触插塞CNT的纵横比可以增大。
作为与前述内容的比较，在常规集成电路装置中，接触孔被构造为使得布置在连接区域中的接触插塞具有相等的直径，而与各个接触插塞的定位无关。然而，随着常规集成电路的栅极堆叠体中的栅电极的数量增加，用于与最下面的栅电极关联的接触插塞的接触孔深度也已经增加。这些非常深的接触孔会导致一些接触孔的过蚀刻，从而在栅电极的垫部分中导致过度的表面凹陷，或者导致接触孔穿过垫部分。因此，当栅电极部分的与垫部分关联的厚度增加以防止这些问题时，会出现另一问题，即增加了通过用电极层替代牺牲层来形成栅电极的替换工艺的难度水平。
因此，为了解决至少上述问题，在图3、图4、图5和图6的集成电路装置100中，各种接触孔CNTH可以相对于在连接区域CON中分别接触与栅电极130关联的垫部分PAD的两个或更多个接触插塞部(例如，CNT1、CNT2和CNT3)而被构造为具有不同的直径。
在这方面，已经进行了根据接触孔CNTH的蚀刻深度的垫部分PAD的表面凹陷的检查(见例如图7)。因此，一些接触孔(例如，同与阶梯结构的中间层接触的第二接触插塞CNT2关联的接触孔)的直径应与其他接触孔(例如，同分别与阶梯结构的下层和上层接触的第一接触插塞CNT1和第三接触插塞CNT3关联的接触孔)的直径不同。
也就是说，发明构思的实施例在仍然提供基本均匀的厚度的垫部分的同时极大地减少或消除了接触孔过蚀刻的可能性。例如，对于图3、图4、图5和图6的集成电路装置100而言，由于通过适当地提供不同尺寸的接触孔而有效地减少了由接触孔过蚀刻导致的缺陷，因此存在降低制造工艺的难度水平和提高产品可靠性的最终效果。
图7是示出根据接触孔蚀刻深度(ED)的垫部分的表面凹陷(SR)的曲线图。
参照图4和图7，在接触孔蚀刻深度ED达到临界深度ED1之前，接触孔蚀刻深度ED越大，垫部分PAD的表面凹陷SR也越大。然而，从接触孔蚀刻深度ED超过临界深度ED1的时间点起，垫部分PAD的表面凹陷SR随着接触孔蚀刻深度ED增大而持续减小。
也就是说，比临界深度ED1小的接触孔蚀刻深度ED可以对应于与阶梯结构的上层关联的接触孔。在这种情况下，由于接触孔蚀刻深度ED相对小，所以垫部分PAD的表面凹陷SR也可以相对小。
此外，比临界深度ED1大的接触孔蚀刻深度ED可以对应于与阶梯结构的下层关联的接触孔。在这种情况下，尽管接触孔蚀刻深度ED相对大，但是随着蚀刻被执行，蚀刻副产物附着到接触孔，从而导致垫部分PAD的表面凹陷SR也小。
此外，与临界深度ED1相近(或大致相同)的接触孔蚀刻深度ED可以对应于与阶梯结构的中间层关联的接触孔。在这种情况下，虽然接触孔蚀刻深度ED可以在深度上是相对中等的，但是表面凹陷SR仍然可以与接触孔蚀刻深度ED成比例。因此，垫部分PAD的表面凹陷SR可以关于与临界深度ED1相近的接触孔蚀刻深度ED而是最大的(例如，与临界凹陷SR1相近或大致相同)。
因此，基于前述内容，在对于发明构思的实施例而言的集成电路装置中，为了补偿垫部分PAD的表面凹陷SR的差异，与中间层关联的接触孔的尺寸(或直径)应比与下层关联的接触孔的尺寸和/或与上层关联的接触孔的尺寸小。
图8至图12是根据发明构思的各种实施例的集成电路装置(200、300、400和500)的剖视图。
集成电路装置200、300、400和500的大多数元件、组件和/或特征与先前关于图3、图4、图5和图6描述的元件、组件和/或特征基本类似。因此，为了便于描述，将仅突出集成电路装置100与集成电路装置200、300、400和500之间的实质性差异。这里，图10是图9中指示的区域“X”的放大图。
参照图8，相对于图4的集成电路装置100，集成电路装置200还可以包括外围电路结构PS，以及设置在相对于半导体基底101比外围电路结构PS的水平高的水平处的单元阵列结构CS。
集成电路装置200可以具有单元阵列结构CS布置在外围电路结构PS上的外围上单元(COP)结构。基体结构110可以布置在外围电路结构PS与单元阵列结构CS之间。
外围电路结构PS可以包括布置在半导体基底101上的外围电路晶体管60TR和外围电路布线70。可以通过使用器件隔离层102在半导体基底101中限定有源区AC，并且外围电路晶体管60TR可以形成在有源区AC上。外围电路晶体管60TR可以包括外围电路栅极60G以及布置在半导体基底101的在外围电路栅极60G的两侧上的部分中的源/漏区62。
外围电路布线70可以包括外围电路接触件72和外围电路金属层74。覆盖外围电路晶体管60TR和外围电路布线70的层间绝缘层80可以布置在半导体基底101上。外围电路金属层74可以具有包括布置在不同竖直水平处的金属层的多层结构。尽管外围电路金属层74在图8中被示出为处于同一高度，但是可选地，布置在一些水平处(例如，布置在最上面的水平处)的外围电路金属层74可以形成在比布置在其他水平处的其他外围电路金属层74的高度高的高度处。
这里，第二接触插塞CNT2的第二直径D2(在上端处测量的第二直径D2)可以比第一接触插塞CNT1的第一直径D1和第三接触插塞CNT3的第三直径D3小。此外，第一直径D1可以比第三直径D3大。
参照图9和图10，集成电路装置300可以包括第一栅极堆叠体GS1和在第一栅极堆叠体GS1上面的第二栅极堆叠体GS2。
在图9和图10的集成电路装置300中，第一栅极堆叠体GS1可以包括在第三方向上交替堆叠的第一栅电极130和第一绝缘层140。此外，第一上绝缘层可以布置在第一栅极堆叠体GS1的最上部上。
第二栅极堆叠体GS2可以包括在第三方向上交替堆叠的第二栅电极230和第二绝缘层240。此外，第二上绝缘层250可以布置在第二栅极堆叠体GS2的最上部上。在连接区域CON中，第一栅极堆叠体GS1可以具有第一阶梯结构，并且第二栅极堆叠体GS2可以具有第二阶梯结构。
沟道结构160可以在穿过第一栅极堆叠体GS1的第一沟道孔160H1和穿过第二栅极堆叠体GS2的第二沟道孔160H2中延伸。沟道结构160可以具有在第一沟道孔160H1与第二沟道孔160H2之间的边界处向外突出的形状。
沟道结构160可以穿过包括上基体层110U和下基体层110L的基体结构110以接触半导体基底101。可以在与下基体层110L的水平相同的水平处去除栅极绝缘层162，并且沟道层164可以接触下基体层110L的延伸部分110LE。栅极绝缘层162的侧壁部分162S和底部部分162L可以间隔开，且下基体层110L的延伸部分110LE位于栅极绝缘层162的侧壁部分162S和底部部分162L之间，并且栅极绝缘层162的底部部分162L可以布置为围绕沟道层164的底表面。因此，沟道层164可以电连接到下基体层110L，而不是直接接触半导体基底101。
在图9和图10的所示实施例中，接触插塞CNT可以包括第一接触插塞部CNT1、第二接触插塞部CNT2、第三接触插塞部CNT3和第四接触插塞部CNT4。也就是说，第一接触插塞部CNT1、第二接触插塞部CNT2、第三接触插塞部CNT3和第四接触插塞部CNT4可以包括竖直延伸以与布置在第一阶梯结构的下部中的栅电极接触的第一接触插塞部CNT1、竖直延伸以与布置在第一阶梯结构的上部中的栅电极接触的第二接触插塞部CNT2、竖直延伸以与布置在第二阶梯结构的下部中的栅电极接触的第三接触插塞部CNT3以及竖直延伸以与布置在第二阶梯结构的上部中的栅电极接触的第四接触插塞部CNT4。
这里，第二接触插塞部CNT2的第二直径D2可以比第一接触插塞部CNT1的第一直径D1、第三接触插塞部CNT3的第三直径D3和第四接触插塞部CNT4的第四直径D4小。此外，第一直径D1可以比第三直径D3和第四直径D4大。
参照图11，集成电路装置400可以包括图8的外围电路结构PS以及图9的第一栅极堆叠体GS1和第二栅极堆叠体GS2。因此，集成电路装置400具有集成电路装置200和集成电路装置300两者的特征。
参照图12，集成电路装置500可以具有芯片到芯片(chip-to-chip)结构。也就是说，集成电路装置500具有可以通过如下的方法形成的芯片到芯片结构：制造包括单元阵列结构CS的上芯片和包括外围电路结构PS的下芯片，然后通过使用接合方法将上芯片和下芯片彼此连接。
这里，在一些实施例中，接合方法可以指将形成在上芯片的最上部中的接合垫与形成在下芯片的最上部中的接合垫接触的方法。接合方法可以包括金属-金属接合结构、贯穿硅过孔(TSV，或称为“硅通孔”)、背过孔堆叠体(BVS)、共熔接合结构、球栅阵列(BGA)接合结构、布线接合结构或它们的组合。
外围电路结构PS可以包括电路板301、层间绝缘层310、电路元件360、连接到各个电路元件360的第一金属层330以及形成在第一金属层330上的第二金属层340。
层间绝缘层310可以布置在电路板301上以覆盖电路元件360、第一金属层330和第二金属层340，并且包括绝缘材料。
下接合垫370可以在字线接合区域BA1中形成在第二金属层340上。在字线接合区域BA1中，外围电路结构PS的下接合垫370可以通过使用接合方法电连接到单元阵列结构CS的上接合垫470。
单元阵列结构CS可以提供至少一个存储器块。单元阵列结构CS可以包括单元基底401和共源极线CSL。字线430可以在第三方向上堆叠在单元基底401上。
在位线接合区域BA2中，沟道结构460可以在第三方向上穿过字线430、串选择线和地选择线。
在字线接合区域BA1中，字线430可以与单元基底401的上表面平行地延伸并且连接到接触插塞CNT。字线430和接触插塞CNT可以在由于字线430中的至少一些字线以不同长度延伸而提供的垫部分PAD中连接。
在外部垫接合PA中，可以布置共源极线接触件480。共源极线接触件480可以包括诸如金属、金属化合物或多晶硅的导电材料，并且可以电连接到共源极线CSL。
在外部垫接合PA中，可以布置第一I/O(输入/输出)垫350和第二I/O垫450。覆盖电路板301的下表面的下层320可以形成在电路板301下面，并且第一I/O垫350可以形成在下层320上。覆盖单元基底401的上表面的上层420可以形成在单元基底401上，并且第二I/O垫450可以布置在上层420上。
这里，第二接触插塞CNT2的第二直径D2可以比第一接触插塞CNT1的第一直径D1和第三接触插塞CNT3的第三直径D3小。此外，第一直径D1可以比第三直径D3大。
图13A至图13E是示出根据发明构思的实施例的制造集成电路装置的方法的相关剖视图。
参照图13A，可以在半导体基底101上形成牺牲栅极堆叠体SGS。
可以通过在半导体基底101的主表面上交替地层叠绝缘层140和模制层130M来形成牺牲栅极堆叠体SGS。
在一些实施例中，绝缘层140可以包括诸如氧化硅、氮氧化硅等的绝缘材料。模制层130M可以包括与绝缘层140的材料不同的材料，并且模制层130M可以包括氮化硅、氮氧化硅或杂质掺杂的多晶硅。
参照图13B，在连接区域CON中，可以通过顺序地图案化牺牲栅极堆叠体SGS来形成牺牲垫部分SPAD。
牺牲栅极堆叠体SGS可以包括存储器单元区域MCR和连接区域CON，并且可以在连接区域CON中在模制层130M的端部处包括牺牲垫部分SPAD。此外，牺牲垫部分SPAD可以通过附加工艺具有增加的厚度。因此，牺牲垫部分SPAD可以具有比模制层130M的其他部分的上表面高的上表面。
此外，可以形成覆盖牺牲垫部分SPAD的覆盖绝缘层120。覆盖绝缘层120可以包括诸如氧化硅、氮化硅、氮氧化硅等的绝缘材料。
参照图13C，可以进一步图案化牺牲栅极堆叠体SGS以形成沟道孔160H，并且可以在沟道孔160H的内壁上形成沟道结构160，沟道结构160包括栅极绝缘层162、沟道层164、掩埋绝缘层166和导电插塞168。
可以通过去除牺牲栅极堆叠体SGS的一部分来形成字线切割件开口WLH。可以去除在字线切割件开口WLH的侧壁上暴露的模制层130M，并且可以在从其去除了模制层130M的部分中掩埋导电材料，以形成栅电极130。也就是说，可以执行通过用电极层替代牺牲层来形成栅电极130的替换工艺。因此，牺牲栅极堆叠体SGS可以成为栅极堆叠体GS，并且牺牲垫部分SPAD可以成为垫部分PAD。
参照图13D，可以通过在字线切割件开口WLH中填充绝缘材料来形成字线切割件170。
可以在栅极堆叠体GS(例如，以及字线切割件170和覆盖绝缘层120)上形成上绝缘层150，并且可以形成穿过上绝缘层150和覆盖绝缘层120以使垫部分PAD的上表面暴露的接触孔CNTH。
在一些实施例中，可以将接触孔CNTH构造为使得接触插塞部的最上表面根据接触插塞部的定位而具有不同的直径(见例如图13E)。
可以形成穿过上绝缘层150以电连接到沟道结构160的位线接触件BLC。
参照图13E，可以用导电材料填充接触孔CNTH以形成电连接到垫部分PAD的接触插塞CNT。
这里，接触插塞部CNT1、CNT2、CNT3的最上表面根据定位和相应的连接目的而具有不同的直径。也就是说，第一接触插塞部CNT1的最上表面可以具有第一直径D1，第二接触插塞部CNT2的最上表面可以具有第二直径D2，并且第三接触插塞部CNT3的最上表面可以具有第三直径D3。
参照图4，可以在上绝缘层150上形成电连接到位线接触件BLC的位线BL，并且可以在上绝缘层150上形成电连接到接触插塞CNT的导电线ML。也就是说，通过执行上述操作，可以制造集成电路装置100。
图14是示出根据发明构思的实施例的包括集成电路装置的电子系统1000的概念图。
参照图14，电子系统1000可以包括集成电路装置1100和电连接到集成电路装置1100的控制器1200。
电子系统1000可以包括包含一个或更多个集成电路装置1100的存储装置或包含该存储装置的电子装置。例如，电子系统1000可以包括包含至少一个集成电路装置1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算装置、医疗设备或通信装置。
集成电路装置1100可以包括非易失性垂直存储器装置。例如，集成电路装置1100可以包括NAND闪存装置，NAND闪存装置包括上面参照图3至图12描述的集成电路装置100、200、300、400和500中的至少一者。集成电路装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可以布置在第二结构1100S旁边。
第一结构1100F可以包括外围电路结构，外围电路结构包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100S可以包括存储器单元结构，存储器单元结构包括位线BL、共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及在位线BL与共源极线CSL之间的存储器单元串CSTR。
在第二结构1100S中，存储器单元串CSTR可以各自包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及布置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例以各种方式修改。
在一些实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以是上晶体管UT1和UT2的栅电极。
共源极线CSL、栅极下线LL1和LL2、字线WL以及栅极上线UL1和UL2可以经由从第一结构1100F延伸到第二结构1100S的第一连接布线1115电连接到解码器电路1110。位线BL可以经由从第一结构1100F延伸到第二结构1100S的第二连接布线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对存储器单元晶体管MCT中的至少一个存储器单元晶体管执行控制操作。解码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。
集成电路装置1100可以经由电连接到逻辑电路1130的I/O垫1101与控制器1200通信。I/O垫1101可以经由从第一结构1100F延伸到第二结构1100S的I/O连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括集成电路装置1100，在这种情况下，控制器1200可以控制集成电路装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据特定固件来操作，并且可以控制NAND控制器1220访问集成电路装置1100。NAND控制器1220可以包括处理与集成电路装置1100的通信的NAND接口1221。可以通过NAND接口1221发送用于控制集成电路装置1100的控制命令、要存储在集成电路装置1100的存储器单元晶体管MCT中的数据、要从集成电路装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制集成电路装置1100。
图15是根据实施例的包括集成电路装置的电子系统的透视图。
参照图15，根据发明构思的实施例的电子系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、至少一个半导体封装件2003和动态随机存取存储器(DRAM)2004。
主基底2001可以包括连接件2006，连接件2006包括结合到外部主机的引脚。在连接件2006中，引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如USB、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)或用于通用闪存(UFS)的M-Phy的接口中的一者与外部主机通信。在一些实施例中，电子系统2000可以通过经由连接件2006从外部主机供应的电力来操作。电子系统2000还可以包括将从外部主机接收的电力分配给至少一个半导体封装件2003的电源管理集成电路(PMIC)。至少一个半导体封装件2003和DRAM 2004可以经由形成在主基底2001上的布线图案2005连接到控制器2002。
控制器2002可以将数据记录到至少一个半导体封装件2003，从至少一个半导体封装件2003读取数据，或者改善电子系统2000的操作速率。
DRAM 2004可以包括用于减轻作为数据存储空间的至少一个半导体封装件2003与外部主机的速度差异的缓冲存储器。包括在电子系统2000中的DRAM 2004可以作为一种类型的高速缓存存储器操作，并且在对至少一个半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在电子系统2000中时，除了用于控制至少一个半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
至少一个半导体封装件2003可以包括第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括包含半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、布置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400以及在封装基底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基底2100可以是包括封装上垫2130的印刷电路板。每个半导体芯片2200可以包括I/O垫2201。I/O垫2201可以与图14的I/O垫1101对应。每个半导体芯片2200可以包括栅极堆叠体3210和沟道结构3220。例如，半导体芯片2200可以包括上面参照图3至图12描述的集成电路装置100、200、300、400和500中的至少一者。
在一些实施例中，连接结构2400可以包括将I/O垫2201电连接到封装上垫2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，半导体芯片2200可以通过使用接合线方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，半导体芯片2200可以经由包括TSV的连接结构而不是使用接合线方法的连接结构2400彼此电连接。
在一些实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。在一些实施例中，控制器2002和半导体芯片2200可以(例如，分别)安装在主基底2001和另一附加的中介基底上，并且控制器2002和半导体芯片2200可以经由形成在中介基底上的布线彼此连接。
图16和图17是示出了根据实施例的包括集成电路装置的半导体封装件的剖视图。
在图16和图17中，详细示出了沿着图15的线A-A’截取的剖视图的构造。
参照图16，在半导体封装件3003中，封装基底2100可以是印刷电路板。
封装基底2100可以包括主体部分2120、布置在主体部分2120的上表面上的封装上垫2130(或称为上垫)(见图15)、布置在主体部分2120的下表面上或通过主体部分2120的下表面暴露的下垫2125以及在主体部分2120中将上垫2130电连接到下垫2125的内部布线2135。上垫2130可以电连接到连接结构2400(见图15)。下垫2125可以经由导电连接部分2800连接到图15中所示的电子系统2000的主基底2001上的布线图案2005。
每个半导体芯片2200可以包括半导体基底3010以及顺序地堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括外围布线3110。第一结构3100可以包括如参照图8描述的外围电路晶体管60TR。虽然第一结构3100被示出为具有与图8中所示的集成电路装置200的外围电路结构相同的结构，但是发明构思不限于此。
第二结构3200可以包括共源极线3205、在共源极线3205上的栅极堆叠体3210、穿过栅极堆叠体3210的沟道结构3220以及电连接到沟道结构3220的位线3240。栅极堆叠体3210可以包括图9中所示的第一栅极堆叠体GS1和第二栅极堆叠体GS2。第一栅极堆叠体GS1和第二栅极堆叠体GS2可以包括栅电极130。此外，每个半导体芯片2200可以包括电连接到栅电极130的接触插塞CNT。
每个半导体芯片2200可以电连接到第一结构3100的外围布线3110，并且可以包括延伸到第二结构3200中的贯穿布线3245。贯穿布线3245可以布置在栅极堆叠体3210外部。在其他实施例中，半导体封装件3003还可以包括穿过栅极堆叠体3210的贯穿布线。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的I/O垫2201(见图15)。
参照图17，半导体封装件4003具有与参照图16描述的半导体封装件3003的构造类似的构造。然而，半导体封装件4003包括半导体芯片2200a。
每个半导体芯片2200a可以包括半导体基底4010、在半导体基底4010上的第一结构4100以及在第一结构4100上通过使用晶圆接合方法接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区域，外围电路区域包括外围布线4110和第一接合结构4150。第一结构4100可以包括如参照图8描述的外围电路晶体管60TR。虽然第一结构4100被示出为具有与图8中所示的集成电路装置200的外围电路结构相同的结构，但是发明构思不限于此。
第二结构4200可以包括共源极线4205、在共源极线4205与第一结构4100之间的栅极堆叠体4210以及穿过栅极堆叠体4210的沟道结构4220。栅极堆叠体4210可以包括图9中所示的第一栅极堆叠体GS1和第二栅极堆叠体GS2。第一栅极堆叠体GS1和第二栅极堆叠体GS2可以包括栅电极130。此外，每个半导体芯片2200a可以包括电连接到栅电极130的接触插塞CNT。
此外，每个半导体芯片2200a可以包括分别电连接到栅极堆叠体4210的栅电极130和沟道结构4220的第二接合结构4250。例如，第二接合结构4250中的一些第二接合结构可以被构造为与电连接到沟道结构4220的位线4240连接。第二接合结构4250中的其他第二接合结构可以被构造为经由接触插塞CNT电连接到栅电极130。
第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时彼此接合。第一接合结构4150和第二接合结构4250的彼此接合的部分可以包括诸如铜(Cu)的金属，但不限于此。
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路装置，所述集成电路装置包括：
半导体基底，具有单元区域和与单元区域相邻的连接区域；
栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在由覆盖绝缘层覆盖的连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及
接触插塞，设置在连接区域中，并且包括：
第一接触插塞部，延伸穿过覆盖绝缘层以分别接触下栅电极的垫部分；
第二接触插塞部，延伸穿过覆盖绝缘层以分别接触中间栅电极的垫部分；以及
第三接触插塞部，延伸穿过覆盖绝缘层以分别接触上栅电极的垫部分，
其中，第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。
2.根据权利要求1所述的集成电路装置，其中，第三直径比第二直径大并且比第一直径小。
3.根据权利要求2所述的集成电路装置，其中，第二直径在第一直径的90％至95％的范围内，并且
第二直径在第三直径的95％至99％的范围内。
4.根据权利要求2所述的集成电路装置，其中，第一接触插塞部中的另一第一接触插塞部具有与第一直径不同的直径，
第二接触插塞部中的每个第二接触插塞部具有第二直径，并且
第三接触插塞部中的每个第三接触插塞部具有第三直径。
5.根据权利要求4所述的集成电路装置，其中，第一接触插塞部中的所述至少一个第一接触插塞部接触栅电极之中的最下面的栅电极的垫部分。
6.根据权利要求1所述的集成电路装置，其中，第二接触插塞部分别接触设置在当从半导体基底的上表面测量时栅极堆叠体的高度的1/4至1/2之间的栅电极的垫部分。
7.根据权利要求1所述的集成电路装置，其中，单元区域与第一接触插塞部中的任一个第一接触插塞部之间的距离比单元区域与第二接触插塞部中的任一个第二接触插塞部之间的距离大，并且
单元区域与第三接触插塞部中的任一个第三接触插塞部之间的距离比单元区域与第二接触插塞部中的任一个第二接触插塞部之间的距离小。
8.根据权利要求1所述的集成电路装置，其中，第一接触插塞部、第二接触插塞部和第三接触插塞部中的每个接触插塞部具有锥形柱形状。
9.根据权利要求1所述的集成电路装置，其中，对于栅电极之中的每个栅电极，栅电极的垫部分的上表面比栅电极的任何其他部分高。
10.根据权利要求1所述的集成电路装置，所述集成电路装置还包括：
外围电路结构，设置在半导体基底与栅极堆叠体之间。
11.一种集成电路装置，所述集成电路装置包括：
半导体基底，具有单元区域和与单元区域相邻的连接区域；
栅极堆叠体，包括交替堆叠的栅电极和绝缘层，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且栅电极包括第一栅电极、第二栅电极、第三栅电极和第四栅电极；
沟道结构，设置在单元区域中，并且延伸穿过栅极堆叠体；以及
接触插塞，设置在连接区域中，并且包括分别接触第一栅电极的垫部分的第一接触插塞部、分别接触第二栅电极的垫部分的第二接触插塞部、分别接触第三栅电极的垫部分的第三接触插塞部以及分别接触第四栅电极的垫部分的第四接触插塞部，
其中，第二接触插塞部中的任一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的任一个第一接触插塞部的上表面处的第一直径小。
12.根据权利要求11所述的集成电路装置，其中，第二接触插塞部分别接触设置在当从半导体基底的上表面测量时栅极堆叠体的高度的1/4至1/2之间的栅电极的垫部分。
13.根据权利要求11所述的集成电路装置，其中，第三接触插塞部中的任一个第三接触插塞部的上表面处的第三直径比第二直径大，并且
第一直径比第三直径大。
14.根据权利要求11所述的集成电路装置，其中，对于栅电极之中的每个栅电极，栅电极的垫部分的上表面比栅电极的任何其他部分高。
15.根据权利要求11所述的集成电路装置，其中，栅极堆叠体包括第一栅极堆叠体和第二栅极堆叠体，第一栅极堆叠体包括交替堆叠的栅电极和绝缘层并且在连接区域中具有第一阶梯结构，第二栅极堆叠体设置在第一栅极堆叠体上，包括交替堆叠的栅电极和绝缘层并且在连接区域中具有第二阶梯结构，
第一栅电极设置在第一阶梯结构的下部中，第二栅电极设置在第一阶梯结构的上部中，第三栅电极设置在第二阶梯结构的下部中，第四栅电极设置在第二阶梯结构的上部中，并且
第二直径比第三接触插塞部中的任一个第三接触插塞部的上表面处的第三直径小，并且比第四接触插塞部中的任一个第四接触插塞部的上表面处的第四直径小。
16.根据权利要求15所述的集成电路装置，其中，沟道结构中的每个沟道结构形成在沟道孔中并且包括：
栅极绝缘层和沟道层，顺序地设置在沟道孔的侧壁上，且在沟道孔中留下剩余空间；
掩埋绝缘层，填充沟道孔的剩余空间；以及
导电插塞，设置在沟道孔的上端上。
17.根据权利要求16所述的集成电路装置，所述集成电路装置还包括：
下基体层和上基体层，布置在半导体基底上，其中，下基体层直接接触沟道层的侧壁。
18.根据权利要求15所述的集成电路装置，其中，第三直径和第四直径中的每个比第二直径大并且比第一直径小。
19.一种电子系统，所述电子系统包括：
基底；
集成电路装置，位于基底上；以及
控制器，位于基底上，并且电连接到集成电路装置，
其中，集成电路装置包括：
半导体基底，具有单元区域和与单元区域相邻的连接区域；
栅极堆叠体，包括交替堆叠的栅电极和绝缘层，并且在连接区域中具有阶梯结构，其中，栅电极中的每个栅电极从单元区域延伸到连接区域以终止于对应的垫部分，并且栅电极包括设置在阶梯结构的下部中的下栅电极、设置在阶梯结构的上部中的上栅电极以及设置在下栅电极与上栅电极之间的中间栅电极；以及
接触插塞，设置在连接区域中，并且包括分别接触下栅电极的垫部分的第一接触插塞部、分别接触中间栅电极的垫部分的第二接触插塞部以及分别接触上栅电极的垫部分的第三接触插塞部，
其中，第二接触插塞部中的至少一个第二接触插塞部的上表面处的第二直径比第一接触插塞部中的至少一个第一接触插塞部的上表面处的第一直径小，并且第二直径比第三接触插塞部中的至少一个第三接触插塞部的上表面处的第三直径小。
20.根据权利要求19所述的电子系统，其中，基底包括：
布线图案，将集成电路装置电连接到控制器，并且
第三直径比第二直径大并且比第一直径小。
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