CN114691221A - 控制电路及操作系统 - Google Patents

Abstract

本申请公开了一种控制电路及操作系统，其中，所述控制电路，包括一计时电路以及一电压监控模组。当一唤醒事件发生时，计时电路每隔一固定时间，致能一触发信号。电压监控模组用以监控一操作电压是否达到一预期电压。电压监控模组包括一信号产生电路、一第一延迟电路、一第二延迟电路以及一判断电路。信号产生电路根据触发信号，产生一参考信号。第一延迟电路接收操作电压，并延迟参考信号，用以产生一第一延迟信号。第二延迟电路延迟触发信号，用以产生一第二延迟信号。当唤醒事件发生时，判断电路根据参考信号、第一延迟信号及第二延迟信号，致能一唤醒信号。

Description

控制电路及操作系统

技术领域

本发明有关于一种控制电路，特别是有关于一种监控一操作电压是否达一预期电压的控制电路。

背景技术

随着科技的进步，电子产品的种类及功能愈来愈多。电子产品的内部具有许多电子元件。为了减少电子元件所造成的功耗，当电子元件长时间未使用时，电子元件进入一省电模式。在省电模式下，电子元件的操作电压可能为一待机电压，如0V。当一唤醒事件发生时，操作电压由待机电压逐渐上升。在操作电压达到一稳定电压前，如果电子元件根据操作电压而动作时，可能会造成电子元件误动作。另外，多操作电压同时提升时，可能引起涌流电流，因而伤害电子元件。

发明内容

本发明的一实施例提供一种控制电路，包括一计时电路以及一电压监控模组。当一唤醒事件发生时，计时电路每隔一固定时间，致能一触发信号。电压监控模组用以监控一操作电压是否达到一预期电压，并包括一信号产生电路、一第一延迟电路、一第二延迟电路以及一判断电路。信号产生电路根据该触发信号，产生一参考信号。第一延迟电路接收操作电压，并延迟参考信号，用以产生一第一延迟信号。第二延迟电路延迟触发信号，用以产生一第二延迟信号。当唤醒事件发生时，判断电路根据参考信号、第一延迟信号及第二延迟信号，致能一唤醒信号。

本发明的另一实施例提供一种操作系统，包括一微控制电路以及一控制电路。微控制电路接收一操作电压。当操作电压小于一预期电压时，微控制电路进入一休眠模式。当一唤醒信号被致能时，微控制电路离开休眠模式并进入一正常模式。在正常模式下，微控制电路根据操作电压而动作。当一唤醒事件发生时，控制电路判断操作电压是否达预期电压。当操作电压达预期电压时，控制电路致能唤醒信号。控制电路包括一计时电路以及一电压监控模组。当唤醒事件发生时，计时电路每隔一固定时间，致能一触发信号。电压监控模组根据触发信号，监控操作电压是否达到预期电压。当操作电压达预期电压时，电压监控模组致能唤醒信号。

本发明实施例可以避免微控制电路在操作电压VDDR未达一预期电压时而误动作。

附图说明

图1为本发明的操作系统的示意图。

图2为本发明的电压监控模组的一可能示意图。

图3为本发明的电压监控模组的信号示意图。

图4A为本发明的计时电路的示意图。

图4B为本发明的计时电路的另一示意图。

图5为图4B的计数电路的信号示意图。

附图标记

100：操作系统

110：控制电路

120：微控制电路

SLEEP：外部信号

WKU：唤醒信号

111、400：计时电路

112、200：电压监控模组

TMO：触发信号

VDDR：操作电压

SL_latch：延迟信号

VDDQ：操作电压

210：信号产生电路

220、240、450：延迟电路

230、411、420：判断电路

Q1：参考信号

Q2：判断信号

211：反相器

212、233、451：D型触发器

Q1_delay、TMO_delay：延迟信号

Tune_1、Tune_2：调整信号

231、232、441、442、443：逻辑电路

CKO：输出信号

410：计数电路

412：计数器

430：暂存器

440：重置电路

VLT：目标值

VLC：计数值

SL_inv、TMO_ivn：反相信号

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。

图1为本发明的操作系统的示意图。如图1所示，操作系统100包括一控制电路110以及一微控制电路120。控制电路110判断是否发生一唤醒事件。在本实施例中，控制电路110根据一外部信号SLEEP的电平，判断是否发生一唤醒事件。举例而言，当外部信号SLEEP的电平不等于一特定电平(如一低电平)时，表示未发生唤醒事件。因此，控制电路110不致能唤醒信号WKU。此时，唤醒信号WKU可能等于一第一电平，如一高电平。当外部信号SLEEP等于特定电平时，表示发生唤醒事件。因此，控制电路110判断一操作电压VDDR是否达一第一预期电压。当操作电压VDDR达第一预期电压时，控制电路110致能唤醒信号WKU。此时，唤醒信号WKU可能等于一第二电平，如一低电平。

在本实施例中，控制电路110包括一计时电路111以及一电压监控模组112。计时电路111用以判断是否发生一唤醒事件。当发生唤醒事件时，计时电路111每隔一固定时间(如1秒)，便致能一触发信号TMO。未发生唤醒事件时，计时电路111不致能触发信号TMO。电压监控模组112用以监控操作电压VDDR是否达到一第一预期电压。当触发信号TMO被致能时，电压监控模组112侦测操作电压VDDR是否达到一第一预期电压。当操作电压VDDR达第一预期电压时，电压监控模组112致能唤醒信号WKU。当操作电压VDDR未达第一预期电压时，电压监控模组112不致能唤醒信号WKU。

在另一实施例中，计时电路111更延迟外部信号SLEEP，用以产生一延迟信号SL_latch。在此例中，电压监控模组112根据操作电压VDDR以及延迟信号SL_latch，决定是否致能唤醒信号WKU。举例而言，当操作电压VDDR达第一预期电压时，如果延迟信号SL_latch不等于特定电平(如低电平)，电压监控模组112不致能唤醒信号WKU。另外，当延迟信号SL_latch等于特定电平时，如果操作电压VDDR未达第一预期电压，电压监控模组112也不致能唤醒信号WKU。在此例中，当延迟信号SL_latch等于特定电平并且操作电压VDDR达第一预期电压，电压监控模组112致能唤醒信号WKU。

在其它实施例中，不论唤醒事件是否发生，计时电路111每隔一固定时间(如1秒)，致能一触发信号TMO。在此例中，电压监控模组112侦测唤醒事件是否发生以及监控操作电压VDDR是否达到一第一预期电压。在一可能实施例中，电压监控模组112根据外部信号SLEEP的电平，判断唤醒事件是否发生。另外，电压监控模组112比较监控操作电压VDDR与第一预期电压，用以判断操作电压VDDR是否达到第一预期电压。举例而言，当触发信号TMO被致能时，电压监控模组112判断操作电压VDDR是否达到第一预期电压。当操作电压VDDR达到第一预期电压时，电压监控模组112判断外部信号SLEEP的电平是否等于一特定电平。当外部信号SLEEP的电平等于特定电平时，电压监控模组112致能唤醒信号WKU。然而，当操作电压VDDR未达到第一预期电压或是外部信号SLEEP的电平不等于特定电平时，电压监控模组112不致能唤醒信号WKU。

本发明并不限定电压监控模组112监控外部信号SLEEP与操作电压VDDR的顺序。在一可能实施例中，电压监控模组112先判断操作电压VDDR是否已达到第一预期电压，并在操作电压VDDR达到第一预期电压后，才判断外部信号SLEEP的电平是否等于特定电平。在另一可能实施例中，电压监控模组112先判断外部信号SLEEP的电平是否等于特定电平。在此例中，当外部信号SLEEP的电平等于特定电平时，电压监控模组112才判断操作电压VDDR是否已达到第一预期电压。在其它实施例中，电压监控模组112可能直接接收外部信号SLEEP，用以判断外部信号SLEEP的电平是否等于特定电平。在另一可能实施例中，电压监控模组112延迟外部信号SLEEP，再判断延迟信号是否等于特定电平。

微控制电路120接收操作电压VDDR及唤醒信号WKU。当操作电压VDDR小于第一预期电压时，微控制电路120进入一休眠模式。在休眠模式下，由于操作电压VDDR不足以驱动微控制电路120，故微控制电路120停止动作。当唤醒信号WKU被致能时，微控制电路120离开休眠模式并进入一正常模式。在正常模式下，操作电压VDDR已恢复至第一预期电压(甚至大于第一预期电压)，故可驱动微控制电路120。因此，微控制电路120进行相对应的动作。

本发明并不限定微控制电路120的种类。在一可能实施例中，微控制电路120可能是一微处理器(microprocessor)。在另一可能实施例，微控制电路120为另一控制电路(相似于控制电路110)。在此例中，当唤醒信号WKU被致能时，微控制电路120判断另一操作电压VDDQ是否达一第二预期电压。当操作电压VDDQ达第二预期电压时，微控制电路120致能另一唤醒信号(未显示)。在此例中，微控制电路120所致能的唤醒信号可能用以唤醒另一控制电路，用以判断另一操作电压(不同于VDDR及VDDQ)是否已达一相对应的预期电压。在其它实施例中，微控制电路120所致能的唤醒信号可能用以唤醒一负载电路，如一微控制器(Microcontroller Unit；MCU)。

图2为本发明的电压监控模组的一可能示意图。如图2所示，电压监控模组200包括一信号产生电路210、延迟电路220、延迟电路240以及一判断电路230。信号产生电路210根据触发信号TMO，产生一参考信号Q1。在本实施例中，信号产生电路210包括一反相器211以及一D型触发器212。反相器211耦接于D型触发器212的输入端D及输出端Q之间。在此例中，反相器211反相参考信号Q1，并将反相后的结果提供予D型触发器212的输入端D。D型触发器212的时脉端CK接收触发信号TMO。当触发信号TMO被致能时，D型触发器212将输入端D的信号传送至输出端Q。在一可能实施例中，当触发信号TMO被致能时，触发信号TMO由一低电平变化至一高电平。在另一可能实施例中，当触发信号TMO被致能时，触发信号TMO由一高电平变化至一低电平。在其它实施例中，参考信号Q1的初始电平为一低电平。

延迟电路220接收操作电压VDDR，并延迟参考信号Q1，用以产生一延迟信号Q1_delay。在本实施例中，当操作电压VDDR愈小时，延迟电路220的反应时间愈长。因此，延迟电路220需要更多的时间才能产生延迟信号Q1_delay。然而，当操作电压VDDR逐渐上升时，延迟电路220的反应时间逐渐变短。当操作电压VDDR达一预期电压或是高于预期电压时，参考信号Q1与延迟信号Q1_delay之间的延迟时间维持在一固定值，其中参考信号Q1与延迟信号Q1_delay之间的延迟时间称为一第一延迟时间。

在其它实施例中，延迟电路220根据一调整信号Tune_2，调整第一延迟时间。在此例中，延迟电路220可能具有十级延迟元件。电压监控模组200的设计人员利用调整信号Tune_2，触发延迟电路220的第一至第四级延迟元件。此时，第一至第四级延迟元件的总延迟时间即为第一延迟时间。

延迟电路240延迟触发信号TMO，用以产生一延迟信号TMO_delay。在本实施例中，延迟电路240接收一操作电压VDD。在此例中，即使操作电压VDDR下降至一待机电压，操作电压VDD维持在一固定值。举例而言，当图1的微控制电路120进入一休眠模式下，操作电压VDDR下降至一待机电压(如0V)。此时，操作电压VDD维持在一固定值(如1.8V)。当微控制电路120离开休眠模式并进入正常模式时，操作电压VDDR逐渐上升。此时，操作电压VDD仍维持在固定值。换句话说，不论微控制电路120操作于休眠模式或正常模式，操作电压VDD维持不变(如维持在1.8V)。

在其它实施例中，延迟电路240根据一调整信号Tune_1，调整触发信号TMO与延迟信号TMO_delay之间的延迟时间，或称为一第二延迟时间。在此例中，延迟电路240可能具有十级延迟元件，电压监控模组的设计人员利用调整信号Tune_1，触发延迟电路240的第一至第五级延迟元件。此时，第一至第五级延迟元件的总延迟时间作为第二延迟时间。第二延迟时间可能相同或不同于第一延迟时间。

判断电路230根据延迟信号TMO_delay，判断参考信号Q1的电平是否等于延迟信号Q1_delay的电平。举例而言，当延迟信号TMO_delay的电平由一第一电平变化至一第二电平时，判断电路230判断参考信号Q1是否等于延迟信号Q1_delay。当参考信号Q1的电平等于延迟信号Q1_delay的电平时，表示操作电压VDDR已由一待机电压(如0V)上升至一预期电压。因此，判断电路230根据外部信号SLEEP(或是延迟信号SL_latch)的电平，致能唤醒信号WKU。在本实施例中，判断电路230包括逻辑电路231、逻辑电路232以及一D型触发器233。

逻辑电路231接收参考信号Q1及延迟信号Q1_delay，用以产生一输出信号CKO。在本实施例中，当参考信号Q1等于延迟信号Q1_delay时，输出信号CKO等于一第一电平，当参考信号Q1不等于延迟信号Q1_delay时，输出信号CKO等于一第二电平。第二电平相对于第一电平。举例而言，当第一电平为一低电平时，第二电平为一高电平。当第一电平为一高电平时，第二电平为一低电平。本发明并不限定逻辑电路231的架构。在本实施例中，逻辑电路231为一互斥或栅(XOR gate)。

D型触发器233的输入端D接收输出信号CKO，其时脉端CK接收延迟信号TMO_delay，D型触发器233的输出端Q用以提供一判断信号Q2。在本实施例中，当延迟信号TMO_delay的电平由第一电平变化至第二电平时，D型触发器233将输出信号CKO作为一判断信号Q2。在一可能实施例中，当判断信号Q2等于第一电平(如低电平)时，表示参考信号Q1的电平等于延迟信号Q1_delay的电平。当判断信号Q2等于第二电平(如高电平)时，表示参考信号Q1的电平不等于延迟信号Q1_delay的电平。

逻辑电路232耦接D型触发器233的输出端Q，用以接收判断信号Q2。在本实施例中，逻辑电路232根据判断信号Q2以及外部信号SLEEP的电平，决定是否致能唤醒信号WKU。举例而言，当外部信号SLEEP等于一特定电平(如低电平)时，表示发生一唤醒事件。此时，如果判断信号Q2等于第一电平(如低电平)时，逻辑电路232致能唤醒信号WKU。然而，当判断信号Q2等于第二电平(如高电平)时，即使发生一唤醒事件，逻辑电路232不致能唤醒信号WKU。

在另一实施例中，当外部信号SLEEP不等于特定电平时，表示未发生一唤醒事件。因此，逻辑电路232不致能唤醒信号WKU。此时，即使判断信号Q2等于第一电平，逻辑电路232也不致能唤醒信号WKU。本发明并不限定逻辑电路232的架构。在一可能实施例中，逻辑电路232为一或栅(OR gate)。

在其它实施例中，逻辑电路232根据判断信号Q2以及延迟信号SL_latch的电平，决定是否致能唤醒信号WKU。在此例中，延迟信号SL_latch为外部信号SLEEP的延迟信号。延迟信号SL_latch可能由一外部装置(如计时电路111)所产生。在一些实施例中，电压监控模组200更包括一延迟电路(未显示)。该延迟电路接收并延迟外部信号SLEEP，用以产生延迟信号SL_latch。

当延迟信号SL_latch等于一特定电平时，表示发生一唤醒事件。此时，如果判断信号Q2等于第一电平(如低电平)时，逻辑电路232致能唤醒信号WKU。然而，当判断信号Q2等于第二电平(如高电平)时，即使发生一唤醒事件，逻辑电路232不致能唤醒信号WKU。在另一实施例中，当延迟信号SL_latch不等于特定电平时，表示未发生一唤醒事件。因此，逻辑电路232不致能唤醒信号WKU。此时，即使判断信号Q2等于第一电平，逻辑电路232也不致能唤醒信号WKU。

图3为图2的电压监控模组的信号示意图。当一唤醒事件发生时，外部信号SLEEP的电平发生变化。在一可能实施例中，外部信号SLEEP由一高电平变化至一低电平，但并非用以限制本发明。在其它实施例中，当发生一唤醒事件时，外部信号SLEEP由一低电平变化至一高电平。

由于外部信号SLEEP等于一特定电平(如低电平)，故计时电路111开始进行一计时操作。在本实施例中，计时电路111每隔一固定时间TF1，致能触发信号TMO。当触发信号TMO被致能时，触发信号TMO的电平发生变化，如由一低电平变化至高电平，并维持一固定时间TF2后，再由高电平回复到低电平。然后，计时电路111再次进行计时操作。

在触发信号TMO被致能时，参考信号Q1的电平发生变化。在本实施例中，参考信号Q1的初始电平为一低电平。因此，当触发信号TMO被致能时，参考信号Q1由低电平变化至一高电平，并维持在高电平，直到触发信号TMO再次被致能。在其它实施例中，如果参考信号Q1的初始电平为一高电平时，则触发信号TMO被致能时，参考信号Q1是由高电平变化至一低电平。

由于延迟电路220延迟参考信号Q1，故延迟信号Q1_delay落后参考信号Q1。在本实施例中，由于延迟电路220接收操作电压VDDR，故在操作电压VDDR逐渐上升时，延迟信号Q1_delay与参考信号Q1之间的延迟时间逐渐减少。当操作电压VDDR达一预期电压时，延迟信号Q1_delay与参考信号Q1之间的延迟时间维持在一固定值。

另外，由于延迟电路240延迟触发信号TMO，故延迟信号TMO_delay落后触发信号TMO。在时间a，由于延迟信号TMO_delay由一低电平变化至一高电平，故判断电路230判断参考信号Q1的电平是否相同于延迟信号Q1_delay的电平。此时，由于参考信号Q1的电平不同于延迟信号Q1_delay的电平，故判断信号Q2的电平维持不变。在本实施例中，判断信号Q2维持于一高电平。

在时间b，由于延迟信号TMO_delay再次由低电平变化至高电平，故判断电路230再次判断参考信号Q1的电平是否相同于延迟信号Q1_delay的电平。此时，由于参考信号Q1的电平相同于延迟信号Q1_delay的电平，表示操作电压VDDR已达一预期电压。因此。判断信号Q2的电平发生变化。此时，唤醒信号WKU被致能。

本发明并不限定唤醒信号WKU被致能时的电平。在一可能实施例中，唤醒信号WKU被致能时，唤醒信号WKU也等于特定电平(如低电平)。在本实施例中，唤醒信号WKU与外部信号SLEEP之间具有一延迟时间，其中该延迟时间取决于操作电压VDDR达一预期电压的时间。举例而言，当操作电压VDDR达预期电压的时间愈长，则唤醒信号WKU与外部信号SLEEP之间的延迟时间愈长。

图4A为本发明的计时电路的示意图。如图4A所示，计时电路400包括一计数电路410、一判断电路420以及一重置电路440。计数电路410根据外部信号SLEEP的电平，判断是否发生一唤醒事件。在本实施例中，计数电路410包括一判断电路411以及一计数器412。判断电路411接收一时脉信号CLK，并根据外部信号SLEEP，决定是否提供时脉信号CLK予计数器412。举例而言，当外部信号SLEEP等于一特定电平时，表示发生唤醒事件。因此，判断电路411输出时脉信号CLK予计数器412。然而，当外部信号SLEEP不等于一特定电平时，表示未发生唤醒事件。因此，判断电路411不输出时脉信号CLK予计数器412。

计数器412根据时脉信号CLK，执行一计数操作，用以调整一计数值VLC。本发明并不限定计数器412的种类。在一可能实施例中，计数器412为一上数计数器(up counter)。在另一可能实施例中，计数器412为一下数计数器(down counter)。

判断电路420判断计数值VLC是否达一目标值VLT。当计数值VLC达目标值VLT时，表示计数器412执行计数操作的持续时间已达一预设值(如图3的固定时间TF1)。因此，判断电路420致能触发信号TMO。当计数值VLC未达目标值VLT时，表示计数器412执行计数操作的持续时间未达一预设值。因此，判断电路420不致能触发信号TMO。在一可能实施例中，计时电路400更包括一暂存器430，用以储存目标值VLT。暂存器430根据一设定信号SET，设定本身的数值。判断电路420读取暂存器430及计数器412，用以取得目标值VLT及计数值VLC。

重置电路440根据触发信号TMO，重置计数器412，使得计数值VLC回到一初始值。在本实施例中，当判断电路420致能触发信号TMO时，表示计数器412执行计数操作的持续时间已达一固定时间。因此，重置电路440重置计数器412。本发明并不限定重置电路440的架构。在一可能实施例中，重置电路440包括一逻辑电路441。逻辑电路441反相触发信号TMO，用以产生一反相信号TMO_inv。本发明并不限定逻辑电路441的架构。逻辑电路441可能为一反栅(NOT gate)。

图4B为本发明的计时电路的另一示意图。图4B相似图4A，不同之处在于，图4B多了一延迟电路450。延迟电路450耦接判断电路420。当触发信号TMO被致能时，延迟电路450延迟外部信号SLEEP，用以产生一延迟信号SL_latch(或称一闩锁信号)。本发明并不限定延迟电路450的架构。在一可能实施例中，延迟电路450为一D型触发器451。D型触发器451的输入端D接收外部信号SLEEP。D型触发器451的时脉端CK接收触发信号TMO。D型触发器451的输出端Q提供延迟信号SL_latch。

另外，图4B的重置电路440更包括逻辑电路442及443。逻辑电路443反相外部信号SLEEP，用以产生一反相信号SL_inv。在一可能实施例中，逻辑电路443为一反栅。逻辑电路442根据反相信号SL_inv及TMO_inv，致能一重置信号CLR。举例而言，当反相信号SL_inv及TMO_inv之一者等于一特定电平时，逻辑电路442致能重置信号CLR，用以重置计数器412。当反相信号SL_inv及TMO_inv均不等于一特定电平时，逻辑电路442不致能重置信号CLR。在一可能实施例中，逻辑电路442为一及栅(AND gate)。

图5为图4B的计数电路的信号示意图。在一可能实施例中，当暂存器430接收到设定信号SET时，暂存器430储存一数值(如2)。在此例中，目标值VLT为数值2。当外部信号SLEEP不等于一特定电平(如低电平)时，判断电路411不输出时脉信号CLK予计数器412。因此，判断电路411的输出信号O411维持不变，如维持在一低电平。

当外部信号SLEEP等于一特定电平时，表示发生一唤醒事件。因此，判断电路411输出时脉信号CLK予计数器412。此时，判断电路411的输出信号O411等于时脉信号CLK。在计数器412接收到时脉信号CLK后，计数器412开始进行一计数操作，并调整计数值VLC。当计数值VLC等于数值2时，触发信号TMO被致能，并且重置电路440重置计数值VLC。因此，计数值VLC回复到一初始值，如0。另外，当触发信号TMO被致能时，延迟电路450设定延迟信号SL_latch的电平等于外部信号SLEEP的电平(如低电平)。

由于计数电路400每隔一固定时间(即计数器412的计数值VLC由数值0增加至数值2的时间)致能触发信号TMO，故后端的电压监控模组可在触发信号TMO被致能时，判断操作电压VDDR是否达一预期电压。在操作电压VDDR达一预期电压时，电压监控模组致能一唤醒信号WKU，用以唤醒后续的电路(即接收唤醒信号WKU的电路)。当后续的电路是依据操作电压VDDR而动作时，由于操作电压VDDR已达一预期电压，故可避免后续的电路误动作。

除非另作定义，在此所有词汇(包含技术与科学词汇)均属本领域技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。虽然“第一”、“第二”等术语可用于描述各种元件，但这些元件不应受这些术语的限制。这些术语只是用以区分一个元件和另一个元件。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，本发明实施例所述的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围须参考所附的权利要求限定范围。

Claims (10)

1.一种控制电路，其特征在于，包括：

一计时电路，当一唤醒事件发生时，每隔一固定时间，致能一触发信号；以及

一电压监控模组，用以监控一操作电压是否达到一预期电压，并包括：

一信号产生电路，根据所述触发信号，产生一参考信号；

一第一延迟电路，接收所述操作电压，并延迟所述参考信号，用以产生一第一延迟信号；

一第二延迟电路，延迟所述触发信号，用以产生一第二延迟信号；以及

一第一判断电路，当所述唤醒事件发生时，根据所述参考信号、所述第一延迟信号以及所述第二延迟信号，致能一唤醒信号。

2.如权利要求1所述的控制电路，其特征在于，所述信号产生电路包括：

一第一D型触发器，具有一第一输入端、一第一时脉端以及一第一输出端，所述第一时脉端接收所述触发信号；以及

一第一反相器，耦接于所述第一输入端及所述第一输出端之间。

3.如权利要求1所述的控制电路，其特征在于，所述第一判断电路包括：

一第一逻辑电路，接收所述参考信号及所述第一延迟信号，用以产生一输出信号，其中当所述参考信号等于所述第一延迟信号时，所述输出信号等于一第一电平，当所述参考信号不等于所述第一延迟信号时，所述输出信号等于一第二电平，所述第二电平相对于所述第一电平；

一第二D型触发器，具有一第二输入端、一第二时脉端以及一第二输出端，所述第二输入端接收所述输出信号，所述第二时脉端接收所述第二延迟信号；以及

一第二逻辑电路，耦接所述第二D型触发器的所述第二输出端。

4.如权利要求3所述的控制电路，其特征在于，当所述第二延迟信号由所述第一电平变化至所述第二电平时，所述第二D型触发器提供所述输出信号予所述第二逻辑电路。

5.如权利要求4所述的控制电路，其特征在于，当所述唤醒事件发生并且所述输出信号等于所述第一电平时，所述第二逻辑电路致能所述唤醒信号，当所述唤醒事件未发生或是所述输出信号等于所述第二电平时，所述第二逻辑电路不致能所述唤醒信号。

6.如权利要求5所述的控制电路，其特征在于，

所述参考信号与所述第一延迟信号之间具有一第一延迟时间，以及

所述触发信号与所述第二延迟信号之间具有一第二延迟时间，所述第一延迟时间不同于所述第二延迟时间。

7.如权利要求1所述的控制电路，其特征在于，所述计时电路包括：

一计数电路，当所述唤醒事件发生时，根据一时脉信号，调整一计数值；

一第二判断电路，判断所述计数值是否达一目标值，当所述计数值达所述目标值时，所述第二判断电路致能所述触发信号；以及

一重置电路，当所述第二判断电路致能所述触发信号时，重置所述计数值。

8.如权利要求7所述的控制电路，其特征在于，所述重置电路包括：

一第二反相器，反相所述触发信号，用以产生一反相信号；

其中所述计数电路根据所述反相信号，重置所述计数值。

9.一种操作系统，其特征在于，包括：

一微控制电路，接收一第一操作电压，当所述第一操作电压小于一预期电压时，所述微控制电路进入一休眠模式，当一唤醒信号被致能时，所述微控制电路离开所述休眠模式并进入一正常模式，在所述正常模式下，所述微控制电路根据所述第一操作电压而动作；以及

一控制电路，当一唤醒事件发生时，判断所述第一操作电压是否达所述预期电压，当所述第一操作电压达所述预期电压时，所述控制电路致能所述唤醒信号，其中所述控制电路包括：

一计时电路，当所述唤醒事件发生时，每隔一固定时间，致能一触发信号；以及

一电压监控模组，根据所述触发信号，监控所述第一操作电压是否达到一预期电压，当所述第一操作电压达所述预期电压时，所述电压监控模组致能所述唤醒信号。

10.如权利要求9所述的操作系统，其特征在于，所述电压监控模组包括：

一信号产生电路，根据所述触发信号，产生一参考信号；

一第一延迟电路，接收所述第一操作电压，并延迟所述参考信号，用以产生一第一延迟信号；

一第二延迟电路，延迟所述触发信号，用以产生一第二延迟信号；以及

一判断电路，当所述唤醒事件发生时，根据所述参考信号、所述第一延迟信号以及所述第二延迟信号，致能所述唤醒信号。

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