CN114641860A - 多芯片堆叠器件 - Google Patents

多芯片堆叠器件 Download PDF

Info

Publication number
CN114641860A
CN114641860A CN202080076665.4A CN202080076665A CN114641860A CN 114641860 A CN114641860 A CN 114641860A CN 202080076665 A CN202080076665 A CN 202080076665A CN 114641860 A CN114641860 A CN 114641860A
Authority
CN
China
Prior art keywords
chip
wafers
interchangeable
chips
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080076665.4A
Other languages
English (en)
Inventor
B·C·盖德
S·P·扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of CN114641860A publication Critical patent/CN114641860A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文描述的实例通常涉及具有竖直堆叠芯片的多芯片器件。在实例中，多芯片器件包括芯片堆叠。芯片堆叠包括基底芯片和多个可互换芯片。基底芯片直接接合到多个可互换芯片中的第一可互换芯片。多个可互换芯片中的每个相邻对以相应的相邻对中的一个芯片的前侧直接接合到相应的相邻对中的另一个芯片的背侧的定向直接接合在一起。可互换芯片中的每个可互换芯片中具有相同的处理集成电路和相同的硬件布局。芯片堆叠可以包括远端芯片，远端芯片可以直接接合到多个可互换芯片中的第二可互换芯片。

Description

多芯片堆叠器件
技术领域
本发明的实例通常涉及包含堆叠芯片的多芯片堆叠器件。
背景技术
已经开发了包括多个集成电路芯片的装置，该装置包括模块和/或封装。这种装置的形式是变化的。通过形成这种装置，电子器件可以集成多个芯片以形成器件，其中每个芯片可以使用标准半导体处理来制造，然后组装和封装以形成更大的多功能器件。通过具有不同的芯片，在一些情况下，难以集成的半导体处理可以被分离，诸如当一个芯片的部分需要高温处理而另一个芯片的部分不能承受高温处理时。
另一方面是将具有不同功能的芯片(例如，一些是现场可编程门阵列(FPGA)芯片，一些是存储器芯片)的器件构建到具有较小器件尺寸和更多功能和较低功率的相同装置中的能力。用于芯片的半导体工艺可以更专注于在诸如芯片性能提高、成本降低和制造产量提高的领域中为器件提供更大的边缘。这种装置可以实现其他益处。
发明内容
本文描述的示例一般涉及具有竖直堆叠芯片的多芯片器件。除了其他益处之外，可以使用相对少量类型的芯片来制造许多不同类型的多芯片器件。
本文描述的示例是多芯片器件。多芯片器件包括芯片堆叠。芯片堆叠包括基底芯片和多个可互换芯片。基底芯片直接接合到多个可互换芯片中的第一可互换芯片。多个可互换芯片中的每个相邻对以相应的相邻对中的一个芯片的前侧直接接合到相应的相邻对中的另一个芯片的背侧的定向上直接接合在一起。可互换芯片中的每个可互换芯片具有相同的处理集成电路和相同的硬件布局。芯片堆叠可以包括远端芯片，远端芯片可以直接接合到多个可互换芯片中的第二可互换芯片。
本文描述的另一实例是形成不同多芯片器件的方法。对第一晶片上的第一基底芯片执行前侧处理。对第二晶片上的第二基底芯片执行前侧处理。第一基底芯片具有与第二基底芯片不同的硬件架构。对第三晶片中的每个第三晶片上的第一有源芯片实施前侧处理。第三晶片的每个第一有源芯片具有相同的处理集成电路，该处理集成电路具有相同的硬件架构。形成第一多芯片器件。形成第一多芯片器件包括将第一晶片接合到第三晶片中的第一第三晶片。第一基底芯片直接接合并且电连接至第三晶片中的第一第三晶片的第一有源芯片。形成不同于第一多芯片器件的第二多芯片器件。形成第二多芯片器件包括将第二晶片接合到第三晶片中的第二第三晶片。第二基底芯片直接接合并且电连接至第三晶片中的第二第三晶片的第一有源芯片。
本文描述的另一实例是用于形成多芯片器件的方法。对第一晶片上的第一芯片实施前侧处理。对第二晶片上的相应第二芯片实施前侧处理。第一晶片的前侧接合到第二晶片中的第一第二晶片的前侧。在将第一晶片接合到第二晶片中的第一第二晶片之后，对第二晶片中的第一第二晶片实施背侧处理。第二晶片中的第一第二晶片的背侧接合到第二晶片中的第二第二晶片的前侧。在将第二晶片中的第一第二晶片接合到第二晶片中的第二第二晶片之后，对第二晶片中的第二第二晶片实施背侧处理。切单接合结构。接合结构包括第一晶片、第二晶片中的第一第二晶片和第二晶片中的第二第二晶片。将接合结构切单成包括第一芯片和多个第二芯片的多芯片器件。每个第二芯片具有相同的处理集成电路，该处理集成电路具有相同的硬件架构。
下面提供本技术的一些非限制性示例。
在第一实例中，多芯片器件包括芯片堆叠，该芯片堆叠包括：基底芯片；以及多个可互换芯片，基底芯片直接接合到多个可互换芯片中的第一可互换芯片，多个可互换芯片中的每个相邻对以相应的相邻对中的一个芯片的前侧直接接合到相应的相邻对中的另一芯片的背侧的定向直接接合在一起，每个可互换芯片具有相同的处理集成电路和相同的硬件布局。
在第二示例中，第一示例的多芯片器件包括以基底芯片的前侧直接接合到多个可互换芯片中的第一可互换芯片的前侧的定向直接接合到多个可互换芯片中的第一可互换芯片的基底芯片。
在第三示例中，第一示例的多芯片器件包括以基底芯片的前侧直接接合到多个可互换芯片中的第一可互换芯片的背侧的定向直接接合到多个可互换芯片中的第一可互换芯片的基底芯片。
在第四示例中，第一示例的多芯片器件的芯片堆叠还包括以多个可互换芯片中的第二可互换芯片的前侧直接接合到远端芯片的前侧的定向直接接合到多个可互换芯片中的第二可互换芯片的远端芯片。
在第五示例中，第一示例的多芯片器件的芯片堆叠还包括以多个可互换芯片中的第二可互换芯片的背侧直接接合到远端芯片的前侧的定向直接接合到多个可互换芯片中的第二可互换芯片的远端芯片。
在第六示例中，第一示例的多芯片器件的处理集成电路包括一个或多个可编程逻辑区域。
在第七示例中，第一示例的多个可互换芯片多芯片器件中的第一可互换芯片多芯片器件包括在直接接合到基底芯片的表面处的金属接合焊盘，至少一些金属接合焊盘不电连接到基底芯片的集成电路。
在第八示例中，提供了一种形成不同多芯片器件的方法，包括：对第一晶片上的第一基底芯片执行前侧处理；对第二晶片上的第二基底芯片执行前侧处理，第一基底芯片具有与第二基底芯片不同的硬件架构；对第三晶片中的每个第三晶片上的第一有源芯片执行前侧处理，第三晶片中的每个第一有源芯片具有相同的处理集成电路，该处理集成电路具有相同的硬件架构；形成第一多芯片器件包括将第一晶片接合到第三晶片中的第一第三晶片，第一基底芯片被直接接合并且电连接到第三晶片中的第一第三晶片的第一有源芯片；以及形成与第一多芯片器件不同的第二多芯片器件，形成第二多芯片器件包括将第二晶片接合到第三晶片中的第二第三晶片，第二基底芯片被直接接合并且电连接到第三晶片中的第二第三晶片的第一有源芯片。
在第九实例中，形成不同的多芯片器件的方法还包括：对一个或多个第四晶片中的每个第四晶片上的第二有源芯片实施前侧处理，一个或多个第四晶片中的第二有源芯片具有与第一有源芯片中的每个第一有源芯片的处理集成电路不同的处理集成电路；并且其中，形成第一多芯片器件包括将第三晶片中的第一第三晶片接合到一个或多个第四晶片中的第一第四晶片，第三晶片中的第一第三晶片的第一有源芯片直接接合并且电连接至一个或多个第四晶片中的第一第四晶片的第二有源芯片。
在第十示例中，在第九示例的方法中形成第二多芯片器件还包括将第三晶片中的第二第三晶片接合到一个或多个第四晶片中的第二第四晶片，第三晶片中的第二第三晶片的第一有源芯片直接接合并且电连接至一个或多个第四晶片中的第二第四晶片的第二有源芯片。
在第十一示例中，第九示例的方法还包括将第三晶片中的第一第三晶片接合到第三晶片中的第三第三晶片，第三晶片中的第一第三晶片的第一有源芯片直接接合并且电连接至第三晶片中的第三第三晶片的第一有源芯片。
在第十二示例中，第十一示例的方法还包括对第四晶片上的第二有源芯片执行前侧处理，第四晶片的第二有源芯片具有与每个第一有源芯片的处理集成电路不同的处理集成电路；并且其中形成第二多芯片器件包括将第三晶片中的第二第三晶片接合到第四晶片，第三晶片中的第二第三晶片的第一有源芯片直接接合并电连接到第四晶片的第二有源芯片。
在第十三示例中，在第十一示例的方法中形成第二多芯片器件还包括将第三晶片中的第二第三晶片接合到第三晶片中的第四第三晶片，第三晶片中的第二第三晶片的第一有源芯片直接接合并且电连接至第三晶片中的第四第三晶片的第一有源芯片。
在第十四示例中，第十一示例的方法还包括对一个或多个第四晶片中的每个第四晶上的第二有源芯片执行前侧处理，一个或多个第四晶片中的第二有源芯片具有与第一有源芯片中的每个第一有源芯片的处理集成电路不同的处理集成电路；并且其中，形成第一多芯片器件包括将第三晶片中的第三第三晶片接合到一个或多个第四晶片中的第一第四晶片，第三晶片中的第三第三晶片的第一有源芯片直接接合并且电连接至一个或多个第四晶片中的第一第四晶片的第二有源芯片。
在第十五示例中，在第十四示例的方法中形成第二多芯片器件还包括将第三晶片中的第二第三晶片接合到一个或多个第四晶片中的第二第四晶片，第三晶片中的第二第三晶片的第一有源芯片直接接合并且电连接至一个或多个第四晶片中的第二第四晶片的第二有源芯片。
在第十六示例中，在第十四示例的方法中形成第二多芯片器件还包括将第三晶片中的第二第三晶片接合到第三晶片中的第四第三晶片，第三晶片中的第二第三晶片的第一有源芯片直接接合并且电连接至第三晶片中的第四第三晶片的第一有源芯片。
在第七示例中，在第十六示例的方法中形成第二多芯片器件还包括将第三晶片中的第四第三晶片接合到一个或多个第四晶片中的第二第四晶片，第三晶片中的第四第三晶片的第一有源芯片直接接合并且电连接至一个或多个第四晶片中的第二第四晶片的第二有源芯片。
在第十八实例中，提供了一种用于形成多芯片器件的方法，包括：对第一晶片上的第一芯片实施前侧处理；对第二晶片上的相应的第二芯片实施前侧处理；将第一晶片的前侧接合到第二晶片中的第一第二晶片的前侧；在将第一晶片接合到第二晶片中的第一第二晶片之后，对第二晶片中的第一第二晶片实施背侧处理；将第二晶片中的第一第二晶片的背侧接合到第二晶片中的第二第二晶片的前侧；在将第二晶片中的第一第二晶片接合到第二晶片中的第二第二晶片之后，对第二晶片中的第二第二晶片实施背侧处理；以及将包括第一晶片、第二晶片中的第一第二晶片和第二晶片中的第二第二晶片的接合结构切单为包括第一芯片和多个第二芯片的多芯片器件，每个第二芯片均具有相同的处理集成电路，该处理集成电路具有相同的硬件架构。
在第十九示例中，第十八示例的方法还包括对第三晶片上的第三芯片实施前侧处理；将第二晶片中的第二第二晶片的背侧接合到第三晶片的前侧；以及对第一晶片实施背侧处理；并且其中：接合结构还包括第三晶片；多芯片器件还包括第三芯片；并且第一芯片具有通过第一晶片的背侧处理形成的外部连接焊盘。
在第二十实例中，第十八实例的方法还包括对第三晶片上的第三芯片实施前侧处理；将第二晶片中的第二第二晶片的背侧接合到第三晶片的前侧；以及对第三晶片实施背侧处理；并且其中：接合结构还包括第三晶片；多芯片器件还包括第三芯片；以及第三芯片具有通过第三晶片的背侧处理形成的外部连接焊盘。
附图说明
为了可以详细理解上述特征的方式，可以通过参考示例实施方式来进行上面简要概述的更具体的描述，其中一些在附图中示出。然而，应注意，附图仅说明典型实例实施方案，且因此不应被视为限制其范围。
图1是根据一些示例的多芯片器件的结构。
图2是根据一些示例的多芯片器件的结构。
图3是描绘根据一些实例的图1或图2的多芯片器件的芯片堆叠的集成电路的电路示意图的框图。
图4是根据一些实例的形成图1的多芯片器件的方法的流程图。
图5是根据一些实例的形成图2的多芯片器件的方法的流程图。
图6A、图6B和图6C描绘了根据一些示例的可互换芯片的接合焊盘的方面。
图7是示出根据一些示例的第一基底芯片的前侧接合焊盘的布置的第一基底芯片的前侧透视图。
图8部分地描绘了根据一些示例的接合到可互换芯片的前侧接合焊盘的子集的第一基底芯片的前侧接合焊盘。
图9是示出根据一些示例的第二基底芯片的前侧接合焊盘的布置的第二基底芯片的前侧透视图。
图10部分地描绘了根据一些示例的接合到可互换芯片的前侧接合焊盘的子集的第二基底芯片的前侧接合焊盘。
图11至图20描绘了根据一些示例的通常由第一基底芯片、第二基底芯片、任何数量的可互换芯片和远端芯片的不同组合形成的不同多芯片器件。
为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共有的相同元件。预期一个示例的元件可以有利地并入其他示例中。
具体实施方式
本文描述的示例一般涉及具有竖直堆叠芯片的多芯片器件。在这种器件中，相邻的芯片可以彼此接合(例如，通过混合接合)。多芯片器件的芯片堆叠可以包含基底芯片、一个或多个可互换芯片，并且在一些实例中，包含远端芯片。如果实现多个可互换芯片，则相邻的可互换芯片从前侧到背侧接合在一起。通过将基底芯片的前侧接合到相应的可互换芯片的前侧或背侧，将基底芯片接合到一个或多个可互换芯片。如果实现，则通过将远端芯片的前侧接合到相应的可互换芯片的前侧或背侧来将远端芯片接合到一个或多个可互换芯片中的一个可互换芯片。每个可互换芯片可以具有相同的集成电路(IC)和相同的硬件布局(例如，相同的芯片到芯片接口和/或接合焊盘的布置)。可互换芯片的IC可以是处理IC。远端电路可以具有与可互换芯片不同的IC。远端芯片的IC也可以是处理IC。基底芯片可以包括用于向多芯片器件外部的另一电路输入/输出信号的IC。基底芯片的IC还可以包括用于连接可能不自然对准的芯片到芯片接口的芯片间互连。例如，芯片间互连可以在多芯片器件的芯片堆叠内的任何水平方向(例如，通常垂直于芯片的竖直堆叠的任何方向)上路由信号。
一些示例提供用于接合的接口的布置和允许将不同类型的芯片组合成许多独特类型的多芯片器件的堆叠方法。一些实例可以最小化对芯片的改变以实现不同组合以实现不同类型的多芯片器件。这可以使得许多不同类型的多芯片器件能够由相对较小的芯片类型集合构成，这可以降低研究和开发成本(诸如劳动力、流片等)。并且可以增加上市时间。
在一些示例中，可互换芯片可以各自包含高度分布的芯片到芯片接口(例如，可互换芯片上的接合焊盘的布置)，并且不同的芯片可以连接到芯片到芯片接口的不同子集。可互换芯片的芯片至芯片接口可以是相同的，使得当可互换芯片接合在一起时，接口对准。此外，芯片到芯片接口允许功能可互换性。例如，如果不同基底芯片的不同IC连接到可互换芯片的相同IC的不同接合焊盘，则可互换芯片的功能可以在逻辑上不变。在一些示例中，可互换芯片是或包括可编程逻辑IC(例如，现场可编程门阵列(FPGA)的结构)。
在一些示例中，基底芯片可以包括芯片到芯片接口，其可以集中在任何方便的地方。可以存在具有不同特征集的多个基底芯片，其中芯片到芯片接口在不同位置。任何一个基底芯片可以连接到可互换芯片。每个基底芯片可以使用其金属化层来将基底芯片的芯片到芯片接口连接到可互换芯片的芯片到芯片接口。当实现不同的基底芯片时，不同的基底芯片可以连接到可互换芯片的芯片到芯片接口的不同子集。由于每个基底芯片可以具有唯一的上部金属连接性，所以对于可互换芯片与不同的基底芯片配对，不需要对可互换芯片进行改变。在一些示例中，通过改变基底芯片设计的上部金属层以对准基底芯片与可互换芯片之间的连接，可以基本上重新使用基底芯片设计。这可以允许制造不同类型的多芯片器件，并且可以比制作整个第二基底芯片便宜得多。
在一些示例中，基底芯片和远端芯片中的一个或两个接合到可互换芯片，其中相应的前侧接合到相应的可互换芯片。以这种方式接合可以使得最外面的芯片能够使用相应芯片的上部金属层来凸出，以到达相应可互换芯片的芯片到芯片接口。在没有这种接合方案的情况下，可互换芯片可能必须使用该芯片的金属层来凸出，以到达芯片到芯片接口的外部接合焊盘，这可能阻止可互换芯片的芯片到芯片接口能够彼此对准和接合。通常使用前侧至背侧接合来接合可互换芯片，这可以保持芯片至芯片接口的对准。保持该对准可以防止可能迫使对准处于翻转取向(例如，镜像)的附加布局约束。
下文描述这些及其它实例的方面。如本领域的技术人员在阅读本发明后将容易理解，可通过各种实例实现额外或其它益处。
在下文中参考附图描述各种特征。应当注意，附图可以或可以不按比例绘制，并且在所有附图中，类似结构或功能的元件由相同的附图标记表示。应当注意，附图仅旨在促进对特征的描述。它们不旨在作为所要求保护的发明的详尽描述或作为对所要求保护的发明的范围的限制。另外，所示示例不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不一定限于该示例，并且可以在任何其他示例中实践，即使没有这样示出或者如果没有这样明确描述。此外，本文描述的方法可以以操作的特定顺序描述，但是根据其他示例的其他方法可以以具有更多或更少的操作的各种其他顺序(例如，包括各种操作的不同串行或并行执行)实现。
本文中所描述的概念可扩展到具有任何IC的多芯片器件的芯片。如本文中所使用，“处理集成电路”或“处理IC”是指包括能够、被配置为和/或可配置为处理或操纵数据的电路的IC，与仅存储数据的存储器和附属于存储器的任何电路(例如，存储器控制器、地址解码器等)相反。处理IC可以包括除了能够、被配置为和/或可配置为处理或操纵数据的电路之外的存储器。处理IC的示例包括包含可编程逻辑区域(例如，FPGA)、处理器(例如，中央处理单元(CPU)、图形处理单元(GPU)等)、专用集成电路(ASIC)等或其组合的IC。
图1和图2是根据一些示例的多芯片器件的相应结构。图1和图2的每个多芯片器件包括芯片堆叠，该芯片堆叠包括基底芯片102、可互换芯片104a、104b(共同地或单独地，可互换芯片104)和远端芯片108。在图1的多芯片器件中，可互换芯片104被布置为有源或前侧朝下朝向基底芯片102，并且在图2的多芯片器件中，可互换芯片被布置为有源或前侧朝上远离基底芯片102。各种其它多芯片器件可具有不同结构、不同数目的芯片、额外组件等。
参考图1和图2，通常，芯片102、104a、104b、108被堆叠并且在多芯片器件中形成芯片堆叠。在一些示例中，芯片102、104a、104b、108被堆叠以形成有源管芯在有源管芯上(AoA)器件。在一些示例中，诸如下面描述的，更多或更少的芯片可以被包括在芯片堆叠中。例如，一个或多个可互换芯片104可以从芯片堆叠中移除或添加到芯片堆叠中。
芯片102、104a、104b、108中的每个芯片包括相应的半导体衬底112、114a、114b、118和在相应的半导体衬底112、114a、114b、118的前侧上的相应的前侧电介质层122、124a、124b、128。前侧介电层122、124a、124b、128包括形成在其中的金属化层(例如，金属线和/或过孔)(示出但未具体编号)，其可以电连接IC中的各种组件。每个芯片102、104a、104b包括位于相应的半导体衬底112、114a、114b的背侧上的背侧介电层132、134a、134b。背侧介电层132、134a、134b包括形成在其中的金属化层(例如，金属线和/或过孔)(示出但未具体编号)，其可以电连接IC中的各种部件。芯片102、104a、104b、108的每个半导体衬底112、114a、114b、118包括例如形成在相应的半导体衬底112、114a、114b、118的前侧表面上和/或中的晶体管142、144a、144b、148。晶体管142、144a、144b、148和任何其它组件可连接到前侧电介质层122、124a、124b、128中的金属化层。相应芯片102、104a、104b的每个半导体衬底112、114a、114b具有穿过其中的背侧贯穿衬底过孔(TSV)162、164a、164b，其可以将前侧电介质层122、124a、124b中的金属化层电连接到相应芯片102、104a、104b的背侧电介质层132、134a、134b中的金属化层。
前侧接合焊盘152、154a、154b、158(例如，金属(例如，Cu)接合焊盘)在远离相应的半导体衬底112、114a、114b、118的外表面处形成在芯片102、104a、104b、108的相应的前侧介电层122、124a、124b、128中。前侧接合焊盘152、154a、154b、158可以是形成相应的芯片到芯片接口的布置。前侧接合焊盘152、154a、154b、158连接至相应的前侧介电层122、124a、124b、128中的金属化层。背侧接合焊盘174a、174b(例如，金属(例如，Cu)接合焊盘)在远离相应的半导体衬底114a、114b的外表面处形成在芯片104a、104b的相应的背侧介电层134a、134b中。背侧接合焊盘174a、174b可以是形成相应的芯片至芯片接口的布置。背侧接合焊盘174a、174b连接至相应的背侧介电层134a、134b中的金属化层。
外部连接器背侧焊盘172(例如，金属(例如，铝)焊盘)在远离基底芯片102的半导体衬底112的外表面处形成在基底芯片102的背侧电介质层132中。外部连接器背侧焊盘172连接至基底芯片102的背侧介电层132中的金属化层。在远离基底芯片102的半导体衬底112的外表面上形成钝化层180，钝化层180具有穿过其的、暴露外部连接器背侧焊盘172的相应开口。外部连接器182(例如，受控塌陷芯片连接(C4)、微型凸块等)通过钝化层180中的开口在相应的外部连接件背侧焊盘172上形成。
外部连接件182可以附接至封装衬底。封装衬底可以进一步附接到例如印刷电路板(PCB)以将封装衬底(并且因此多芯片器件)附接到PCB。各种其它组件可以包含于多芯片器件中。例如，中介层、密封剂(诸如模塑料(MUF)等)等可以被包括在多芯片器件中。本领域的技术人员将容易设想可以对多芯片器件做出的各种修改。
芯片102、104a、104b、108接合在一起(例如，通过使用金属至金属接合和氧化物至氧化物接合的混合接合)以形成芯片堆叠。参照图1，基底芯片102前侧到前侧地接合到可互换芯片104a，使得前侧接合焊盘152和基底芯片102的前侧介电层122的外表面接合到前侧接合焊盘154a和可互换芯片104a的前侧介电层124a的外表面。可互换芯片104a背侧至前侧地接合到可互换芯片104b，从而使得背侧接合焊盘174a和可互换芯片104a的背侧介电层134a的外表面接合到前侧接合焊盘154b和可互换芯片104b的前侧介电层124b的外表面。可互换芯片104b背侧至前侧地接合到远端芯片108，从而使得可互换芯片104b的背侧接合焊盘174b和背侧介电层134b的外表面接合到远端芯片108的前侧接合焊盘158和前侧介电层128的外表面。
参考图2，基底芯片102从前侧到背侧接合到可互换芯片104a，使得前侧接合焊盘152和基底芯片102的前侧介电层122的外表面接合到背侧接合焊盘174a和可互换芯片104a的背侧介电层134a的外表面。可互换芯片104a从前侧到背侧接合到可互换芯片104b，从而使得可互换芯片104a的前侧接合焊盘154a和前侧介电层124a的外表面接合到可互换芯片104b的背侧接合焊盘174b和背侧介电层134b的外表面。可互换芯片104b从前侧到前侧接合到远端芯片108，使得可互换芯片104b的前侧接合焊盘154b和前侧介电层124b的外表面接合到远端芯片108的前侧接合焊盘158和前侧介电层128的外表面。
可以实现接合的其他布置。在其他示例中，芯片102、104a、104b、108可以使用外部连接器(诸如微型凸块、焊料等)附接在一起。在一些实例中，芯片102、104a、104b、108中的一些可以通过外部连接件附接在一起，而其他芯片可以在不使用外部连接件的情况下接合在一起。可以实施外部连接件的接合和使用的任何排列。
在一些示例中，基底芯片102包括能够大致水平地(例如，平行于半导体衬底112的前侧表面)路由或接合信号的芯片间互连。芯片间互连可以电耦合和通信耦合到芯片堆叠的其他芯片。信号可以例如在基底芯片102的芯片间互连中水平地路由，然后竖直地(通过各种芯片的金属化层和TSV)路由到芯片堆叠中的适当目标芯片，而在目标芯片中没有显著的水平路由。另外，基底芯片102包括适当的输入/输出电路，用于从源接收信号和/或将信号发送到多芯片器件的芯片堆叠外部的目的地。基底芯片102还可以包括其他电路。例如，基底芯片102可以是或包括处理IC，并且还可以是片上系统(SoC)。下面描述更详细的示例。
在一些示例中，每个可互换芯片104包括处理IC。可互换芯片104的处理IC是相同的IC。在一些示例中，可互换芯片104的硬件拓扑、架构和布局在可互换芯片104之间是相同的。在一些示例中，可互换芯片104的处理IC包括一个或多个可编程逻辑区域(例如，FPGA的结构)，其在可互换芯片104之间具有相同的硬件拓扑、架构和布局。下面描述更详细的示例。
远端芯片108可以是或包括任何IC。例如，远端芯片108可以是或包括处理IC或存储器。在一些示例中，远端芯片108是ASIC。在一些示例中，远端芯片108是与可互换芯片104相同的处理IC，除了其中没有例如TSV和背侧介电层和金属化层。任何可互换芯片104或远端芯片108通常可以被称为有源芯片。下面描述更详细的示例。
图3是描绘根据一些实例的图1或2的多芯片器件的芯片堆叠的IC的电路示意图的框图。在所示示例中，多芯片器件是多芯片可编程器件。电路示意图可以在图1或图2的多芯片器件中实施，例如，不管可互换芯片104的定向如何。
在所示示例中，基底芯片102包括基底芯片102上的基底IC，其可以是SoC。每个可互换芯片104包括可编程逻辑(PL)IC220，其是相同的IC并且具有相同的硬件布局和拓扑。远端芯片108包括计算IC。提供这些IC作为示例实施方式。可以在芯片中实现其他IC(例如，具有其他硬IP块)。
基底芯片102上的基底IC包括处理系统202、输入/输出电路(IO)204、IP核心电路206、片上网络(NoC)210和Z接口216。处理系统202可以是或包括各种不同处理器类型和数量的处理器核中的任何一种。例如，处理系统202可以被实现为单独的处理器，例如，能够执行程序指令代码的单个核。在另一示例中，处理系统202可以被实现为多核处理器。处理系统202可以使用各种不同类型的架构中的任何一种来实现。可以用于实现处理系统202的示例架构可以包括ARM处理器架构、x86处理器架构、图形处理单元(GPU)架构、移动处理器架构、精简指令集计算机(RISC)架构(例如，RISC-V)或能够执行计算机可读程序指令代码的其他合适的架构。
输入/输出电路204可以包括极性能输入/输出(XPIO)、多千兆位收发器(MGT)、高带宽存储器(HBM)接口、模数转换器(ADC)、数模转换器(DAC)或任何其他输入/输出块。输入/输出电路204可被配置为从多芯片器件外部的电路接收信号及/或将信号发射到所述电路。IP核心电路206可以包括存储器控制器(诸如双数据速率(DDR)存储器控制器、高带宽存储器(HBM)存储器控制器等)、外围组件互连高速(PCIe)接口、用于加速器的高速缓存相干互连(CCIX)接口、以太网核心(诸如媒体地址控制器(MAC)等)、前向纠错(FEC)块和/或任何其他硬化电路。输入/输出电路204和/或IP核心电路206中的任何一个可以是可编程的。
NoC 210包括可编程网络212和NoC外围互连(NPI)214。可编程网络212将基底芯片102上的基本IC的子系统和任何其它电路通信地耦合在一起。可编程网络212包括NoC分组交换机和连接NoC分组交换机的互连线。每个NoC数据包交换机在可编程网络212中执行NoC数据包的交换。可编程网络212在可编程网络212的边缘处具有接口电路。接口电路包括NoC主单元(NMU)和NoC从单元(NSU)。每个NMU是将主电路连接到可编程网络212的入口电路，并且每个NSU是将可编程网络212连接到从端点电路的出口电路。NMU经由NoC数据包交换机和可编程网络212的互连线通信地耦合到NSU。NoC数据包交换机通过互连线彼此连接并且连接到NMU和NSU以在可编程网络212中实现多个物理信道。NoC分组交换机、NMU和NSU包括确定相应NoC分组交换机、NMU或NSU的操作的寄存器块。
NPI 214包括用于写入确定NMU、NSU和NoC分组交换机的功能的寄存器块的电路。NPI214包括耦合到寄存器块的外围互连，用于对其进行编程以设置功能。可编程网络212的NMU、NSU和NoC分组交换机中的寄存器块支持中断、服务质量(QoS)、错误处理和报告、事务控制、功率管理和地址映射控制。NPI 214可以包括驻留在处理系统202上的NPI根节点(例如，处理系统202的平台管理控制器(PMC))、连接到NPI根节点的互连的NPI交换机、以及连接到互连的NPI交换机和对应的寄存器块的协议块。NPI 214可以用于对基底芯片102上的基底IC的任何可编程电路进行编程。例如，NPI214可以用于对可编程的任何输入/输出电路204和/或IP核心电路206进行编程。
Z接口216可以是无源互连或者可以包括有源电路，诸如用于驱动信号的缓冲器。Z接口216为NoC 210的处理系统202、输入/输出电路204、IP核心电路206和可编程网络212提供到基底芯片102上面的芯片的接口，包括过孔金属线和金属化层中的过孔。
基底芯片102上的基底IC的各种子系统和电路可以通信地耦合。如图所示，处理系统202、输入/输出电路204和IP核心电路206连接到NoC210(例如，连接到可编程网络212)，并且因此彼此通信地耦合。处理系统202还连接到NPI214，用于将配置数据传送到基底芯片102上的各种可编程组件。处理系统202还连接到NoC210的可编程网络212，用于将配置数据传送到覆盖基底芯片102的芯片。NoC210的可编程网络212连接到Z接口216，使得诸如事务数据和配置数据的数据可以通过Z接口216传送到另一芯片。处理系统202、输入/输出电路204和IP核心电路206中的每一个连接到Z接口216，用于与例如覆盖芯片104a、104b中的PLIC220中的可编程逻辑直接通信。可以实施各种子系统与电路之间的其它通信机制，例如直接连接。
每个可互换芯片104a、104b上的PLIC 220包括一个或多个可编程逻辑区域。可编程逻辑区域是可以被编程以执行指定功能的逻辑电路。可编程逻辑区域可以包含任何数目或布置的可编程块。作为示例，可编程逻辑区域可以被实现为FPGA的结构。举例来说，可编程逻辑区域可以包含任何数目的可配置逻辑块(CLB)、查找表(LUT)、数字信号处理块(DSP)、随机存取存储器块(BRAM)等。每个可编程单元块(例如，CLB、LUT、DSP、BRAM等)。可以包括一个或多个可编程互连元件。各种相应类型的可编程块可布置成行和/或列，并且相关联可编程互连元件可以连接到(例如)同一列和行中的相邻可编程逻辑元件。可编程互连元件可以形成可编程逻辑区域的互连网络。可以由可编程逻辑区域通过编程或配置可编程逻辑区域的可编程块中的任一可编程块来实施任何逻辑及连接。
每个PLIC 220还可以包括包含配置帧(CFRAME)驱动器的配置互连。CFRAME驱动器可以是或包括用于传送配置数据(诸如比特流)以配置可编程逻辑的控制逻辑。每个可编程逻辑区域可以由经由Z接口216接收的配置数据配置或编程。例如，处理系统202(例如，处理系统202的PMC)可以经由NoC 210的可编程网络212和Z接口216将配置数据发送到相应的PLIC 220。在一些示例中，配置互连(例如，包括CFRAME驱动器)可以将配置数据引导到适当的可编程块并且可以控制配置这样的可编程块。
PLIC 220或可互换芯片104a、104b可以包括通信路径以在下面的和上面的芯片之间传输信号。例如，通信路径可以是无源通信路径，诸如通过给定芯片的金属化层和TSV。在一些示例中，有源电路可以包括在通信路径中，诸如缓冲器或驱动器。在一些示例中，有源电路可以是可编程的，以配置例如信号通信的方向性，诸如通过三态缓冲器可编程。
远端芯片108上的计算IC包括Z接口228和数据处理引擎(DPE)阵列232。DPE阵列232包括布置在阵列中的DPE 236。
Z接口228可以是无源互连或者可以包括有源电路，诸如用于驱动信号的缓冲器。Z接口228为每个DPE 236提供到远端芯片108下面的芯片的接口，包括过孔金属线和金属化层中的过孔。每个DPE 236连接到Z接口228。因此，DPE 236可以经由Z接口228连接到其他芯片的各种系统。Z接口228提供DPE 236与其他子系统(诸如可互换芯片104a、104b的PLIC220和/或NoC 210的可编程网络212)之间的接口。
每个DPE 236是硬连线电路块并且可以是可编程的。每个DPE236包括硬化核和存储器模块。该核心提供DPE 236的数据处理能力。核心可以被实现为各种不同的处理电路中的任何一种。在一些示例中，核心被实现为能够执行程序指令代码(例如，计算机可读程序指令代码)的处理器。程序存储器可以被包括在核心中，并且可以能够存储由核心执行的程序指令代码。存储器模块包括存储器组。存储体能够存储可以由一个或多个核心读取和消耗的数据以及可以由一个或多个核心写入的数据(例如，结果)。存储器模块还可以包括用于对存储器组进行直接存储器访问的直接存储器访问(DMA)引擎。
每个DPE 236还包括串流交换机和存储器映射交换机。串流交换机连接到相应DPE236的核心和存储器模块(例如，存储器模块中的DMA引擎)。DPE 236的串流交换机连接到相邻DPE 236中的串流交换机。DPE236的互连串流交换机形成串流网络。DPE 236的存储器映射交换机沿着给定方向连接到相邻DPE236的存储器映射交换机。DPE 236的互连的存储器映射交换机形成存储器映射网络。每个DPE 236还可以包括配置寄存器，其可以被编程为配置核心、存储器模块(例如，其中的可编程组件)、串流交换机或相应DPE236的任何其他可编程组件。存储器映射交换机可以耦合到配置寄存器，用于写入或编程配置寄存器。在一些示例中，流传输网络和存储器映射网络可以各自被实现为片上互连，诸如高级微控制器总线架构(AMBA)可扩展接口(AXI)总线(例如，或交换机)和/或其他互连电路。
在一些示例中，DPE 236被映射到处理系统202的地址空间。因此，可以经由存储器映射网络访问任何DPE 236内的任何配置寄存器和/或存储器。例如，DPE 236的程序存储器、存储体和配置寄存器可以经由存储器映射网络(例如，经由相应DPE 236的存储器映射交换机)读取和/或写入。通过存储器映射网络，多芯片器件的子系统能够读取或写入任何配置寄存器、程序存储器和存储体。
可以通过将配置数据加载到定义DPE 236(包括核、存储器模块和串流交换机)的操作的相应配置寄存器中，通过将程序指令代码加载到程序存储器中以供相应DPE 236的核心执行，和/或通过将应用数据加载到DPE 236的存储器区块中来对DPE 236进行编程。处理系统202(例如，处理系统202的PMC)能够经由NoC 210的可编程网络212和Z接口216、228向一个或多个DPE 236传送配置数据、程序指令代码和/或应用数据。从可编程网络212接收的配置数据、程序指令代码和/或应用数据是存储器映射事务，其经由存储器映射网络被路由到由存储器映射事务寻址的配置寄存器、程序存储器和/或存储器组(并且因此被路由到目标DPE236)。配置数据、程序指令代码和/或应用数据由存储器映射事务分别写入配置寄存器、程序存储器和/或存储体。
一旦配置了流传输网络(例如，流交换机)，DPE 236的核心就可以经由流传输网络彼此通信或与其他子系统通信。DPE236的核心可以通过经由流式传输网络流式传输通信来向或从另一DPE236的存储器模块(例如，DMA引擎)写入或读取数据。流式网络可以根据在相应的配置寄存器中编程的各种串流交换机的配置来路由流式通信。
相邻DPE 236中的核心还可以经由共享存储器通信进行通信。DPE 236的核心可以直接连接到相邻DPE 236的相应存储器模块。DPE 236的核心可以直接写入存储器组，并且相邻DPE 236的核心可以直接从该存储器组读取，这允许核心之间的通信。因此，存储器组可以在相邻DPE 236的核心之间共享。还可以在DPE 236的核心之间实现独立的级联流。
图4是根据一些实例的形成图1的多芯片器件的方法300的流程图，并且图5是根据一些实例的形成图2的多芯片器件的方法400的流程图。总体上描述了图4和图5的方法300、400的处理，并且本领域普通技术人员将容易理解可以执行的更具体的处理。更具体的处理可以根据用于在衬底上形成IC的任何半导体处理，其将被切单成芯片。为了便于描述，在其上形成一个或多个基底芯片102的晶片被称为基底晶片；在其上形成一个或多个可互换芯片104的晶片被称为可互换晶片；并且在其上形成一个或多个远端芯片的晶片被称为远端晶片。任何晶片可以是任何形状和/或尺寸。
参考图4，在框302处，执行对相应晶片上的芯片的前侧处理。例如，每个半导体衬底112、114a、114b、118(例如，晶片)的前侧处理可以包括在半导体衬底112、114a、114b、118的前表面中和/或上形成器件(例如，晶体管142、144a、144b、148)，以及在半导体衬底112、114a、114b、118的前表面上形成具有金属化层和前侧接合焊盘152、154a、154b、158的前侧介电层122、124a、124b、128。可以在基底晶片上形成多个基底芯片102。多个可互换芯片104可以形成在多个可互换晶片上。多个远端芯片108可以形成在远端晶片上。
在框304处，将基底晶片接合到第一可互换晶片，例如前侧到前侧接合，如图1中所展示。作为接合的结果，如图1所示，基底芯片102的前侧接合到可互换芯片104a的前侧。所述接合可以为混合接合，例如将基底晶片上的前侧接合焊盘152接合到第一可互换晶片上的前侧接合焊盘154a，并且将基底晶片上的前侧介电层122的外表面接合到第一可互换晶片上的前侧介电层124a的外表面。
在框306，从第一可互换晶片的背侧减薄第一可互换晶片的半导体衬底。如图1所示，可互换芯片104a的半导体衬底114a从背侧减薄。可以通过化学机械抛光(CMP)或其他适当的工艺进行减薄。在框308，对第一可互换晶片上的可互换芯片执行背侧处理。如图1所示，背侧处理可以包括形成穿过第一可互换晶片的半导体衬底114a并且连接到第一可互换晶片上的前侧电介质层124a中的金属化层的背侧TSV 164a。背侧处理还可以包括在半导体衬底114a的背侧上形成具有金属化层和背侧接合焊盘174a的背侧介电层134a。背侧介电层134a中的金属化层可以通过背侧TSV 164a连接至前侧介电层124a中的金属化层。
在框310中，将第一可互换晶片接合到第二可互换晶片，诸如如图1所示的背侧至前侧接合。作为接合的结果，如图1所示，可互换芯片104a的背侧接合到可互换芯片104b的前侧。接合可以是混合接合，诸如将第一可互换晶片上的背侧接合焊盘174a接合到第二可互换晶片上的前侧接合焊盘154b，并且将第一可互换晶片上的背侧介电层134a的外表面接合到第二可互换晶片上的前侧介电层124b的外表面。
在框312处，从第二可互换晶片的背侧减薄第二可互换晶片的半导体衬底，如关于框306所述。如图1所示，可互换芯片104b的半导体衬底114b从背侧减薄。
在框314处，执行对第二可互换晶片上的可互换芯片的背侧处理，如关于框308所描述的。如图1所示，背侧处理可以包括形成穿过第二可互换晶片的半导体衬底114b并且连接到第二可互换晶片上的前侧电介质层124b中的金属化层的背侧TSV 164b。背侧处理还可以包括在半导体衬底114b的背侧上形成具有金属化层和背侧接合焊盘174b的背侧介电层134b。背侧介电层134b中的金属化层可以通过背侧TSV 164b连接至前侧介电层124b中的金属化层。
在框316处，将第二可互换晶片接合到远端晶片，例如背侧到前侧接合，如图1中所展示。作为接合的结果，如图1所示，可互换芯片104b的背侧接合到远端芯片108的前侧。接合可以是混合接合，诸如将第二可互换晶片上的背侧接合焊盘174b接合到远端晶片上的前侧接合焊盘158，并且将第二可互换晶片上的背侧介电层134b的外表面接合到远端晶片上的前侧介电层128的外表面。
在框318处，从基底晶片的背侧减薄基底晶片的半导体衬底，如关于框306所描述。如图1所示，从背侧减薄基底芯片102的半导体衬底112。
在框320处，执行对基底晶片上的基底芯片的背侧处理，如关于框308所描述。如图1所说明，背侧处理可以包含形成穿过基底晶片的半导体衬底112并且连接到基底晶片上的前侧电介质层122中的金属化层的背侧TSV 162。背侧处理还可以包括在半导体衬底112的背侧上形成具有金属化层和外部连接器背侧焊盘172的背侧介电层132。背侧介电层132中的金属化层可以通过背侧TSV162连接至前侧介电层122中的金属化层。用于基底芯片102的背侧处理还可以包括形成钝化层180和外部连接器182。在框322处，切单(例如，通过锯切)接合的晶片以切单已经形成的单独的多芯片器件。每个多芯片器件可以如图1所示。
参考图5，各个框处的前侧和背侧处理可以与上面关于图4描述的处理相同或相似。因此，简要描述了方法400。
在框402处，执行对相应晶片上的芯片的前侧处理，如在上面的框302处。在框404处，将远端晶片接合到第一可互换晶片，例如前侧到前侧接合，如图2中所展示。作为接合的结果，如图1所示，远端芯片108的前侧接合到可互换芯片104b的前侧。接合可以是混合接合，诸如将远端晶片上的前侧接合焊盘158接合到第一可互换晶片上的前侧接合焊盘154b，并且将远端晶片上的前侧介电层128的外表面接合到第一可互换晶片上的前侧介电层124b的外表面。
在框406，从第一可互换晶片的背侧减薄第一可互换晶片的半导体衬底。在框408，对第一可互换晶片上的可互换芯片执行背侧处理。在框410中，将第一可互换晶片接合到第二可互换晶片，诸如如图2所示的背侧至前侧接合。作为接合的结果，如图2所示，可互换芯片104b的背侧接合到可互换芯片104a的前侧。接合可以是混合接合，诸如将第一可互换晶片上的背侧接合焊盘174b接合到第二可互换晶片上的前侧接合焊盘154a，并且将第一可互换晶片上的背侧介电层134b的外表面接合到第二可互换晶片上的前侧介电层124a的外表面。
在框412，从可互换晶片的背侧减薄第二可互换晶片的半导体衬底。在框414，执行对第二可互换晶片上的可互换芯片的背侧处理。在框416处，将第二可互换晶片接合到基底晶片，例如背侧到前侧接合，如图2中所展示。作为接合的结果，如图2所示，可互换芯片104a的背侧接合到基底芯片102的前侧。接合可以是混合接合，诸如将第二可互换晶片上的背侧接合焊盘174a接合到基底晶片上的前侧接合焊盘152，以及将第二可互换晶片上的背侧介电层134a的外表面接合到基底晶片上的前侧介电层122的外表面。
在框418处，从基底晶片的背侧减薄基底晶片的半导体衬底。在框420，执行对基底晶片上的基底芯片的背侧处理。在框422处，切单(例如，通过锯切)接合的晶片以切单已经形成的单独的多芯片器件。每个多芯片器件可以如图2所示。
可以重复和/或省略方法300、400的框的各种操作以形成各种多芯片器件。提供这些方法300、400作为如何形成一些多芯片器件的实例。在其他示例中，一些操作可以并行执行。例如，在将多个不同的晶片堆叠接合在一起并进一步处理以形成多芯片器件之前，可以并行地形成多个不同的晶片堆叠(例如，通过接合和处理相应的晶片)。本领域的技术人员将容易理解如何基于上文对方法300、400的描述形成其它多芯片器件。下文还描述其它实例多芯片器件。
图6A、图6B和图6C示出了根据一些示例的可互换芯片104的接合焊盘154、174的方面。前侧接合焊盘154示出了图1和图2的前侧接合焊盘154a、154b，并且背侧接合焊盘174示出了图1和图2的背侧接合焊盘174a、174b。在图6A所示的可互换芯片104的前侧透视图500中，前侧接合焊盘154被布置成j行×k列阵列，前侧接合焊盘154的位置由附加到附图标记的阵列位置指示符指示(例如，“154-11”指示阵列中的第一行和第一列位置)。在图6B所示的可互换芯片104的背侧透视图502中，背侧接合焊盘174也布置成j行×k列阵列，其中背侧接合焊盘174的位置由附加到附图标记的阵列位置指示符指示(例如，“174-11”指示阵列中的第一行和第一列位置)。图6A和6B的不同透视图500、502示出了由于不同视角而镜像的阵列；然而，阵列匹配或对应如图6C所示。
图6C示出了沿图6A和图6B中标识的C-C截面的可互换芯片104的截面图。如图6C所示，前侧接合焊盘154-11与背侧接合焊盘174-11竖直对准，并且前侧接合焊盘154-j1与背侧接合焊盘174-j1竖直对准。每个前侧接合焊盘154与对应的背侧接合焊盘174竖直对准。在一些示例中，前侧接合焊盘154和背侧接合焊盘174的数量和/或布置可以变化，例如，只要每个前侧接合焊盘154与可互换芯片上的对应背侧接合焊盘174竖直对准。
如图6A-6C所示，使可互换芯片104具有竖直对准的前侧接合焊盘154和背侧接合焊盘174可以允许在多芯片器件中堆叠和接合任何数量的可互换芯片104。如图1和图2所示，可互换芯片104a、104b背侧接合到前侧。在背侧接合焊盘174复制每个可互换芯片104上的前侧接合焊盘154的布置的情况下，后续可互换芯片104接合的接口被连续地复制并且与背侧至前侧接合对准。这允许任何数量的可互换芯片104接合并且包括在芯片堆叠中。
不同的基底芯片可以包括在不同的芯片堆叠中以实现不同的多芯片器件。例如，假设在不同的多芯片器件中使用相同的可互换芯片104a、104b和远端芯片108，则可以使用不同的基底芯片102来实现不同的多芯片器件。在一些示例中，不同的基底芯片102具有提供不同资源和/或不同功能的不同IC。例如，在图3中所示的基底IC的上下文中，处理系统202、输入/输出电路204和/或IP核心电路206可以在不同的基底IC之间不同，以提供不同的资源和/或功能。
在一些示例中，对于不同的多芯片器件，各种基底芯片102可以具有与前侧接合焊盘154a(用于如图1中的多芯片器件)或背侧接合焊盘174a(用于如图2中的多芯片器件)的布置匹配的前侧接合焊盘152的布置。在这样的示例中，每个前侧接合焊盘152接合并且直接电连接到接合焊盘154a或174a，并且每个接合焊盘154a或174a(取决于可互换芯片104a的取向)接合并且直接电连接到前侧接合焊盘152。在这样的示例中，基底芯片102可以提供对可互换芯片104a、104b和远端芯片108上的每个资源的访问。
在一些示例中，对于不同的多芯片器件，各种基底芯片102可以具有与前侧接合焊盘154a或背侧接合焊盘174a的布置不同的前侧接合焊盘152的布置(取决于可互换芯片104a的取向)。
图7是第一基底芯片102x的前侧透视图600，示出了第一基底芯片102x的前侧接合焊盘152的布置。前侧接合焊盘152的位置由附加到附图标记的位置指示器指示(例如，“152-11”指示第一行和第一列位置)，其可以对应于第一基底芯片102x接合到的可互换芯片104a的接合焊盘154a或174a的位置。图7中的前侧接合焊盘152的布置不同于图6A中的前侧接合焊盘154的阵列。作为示例，图7中的布置省略了j列的前侧接合焊盘。图8部分地示出了接合到可互换芯片104a的前侧接合焊盘154a的子集的第一基底芯片102x的前侧接合焊盘152。可互换芯片104a的前侧接合焊盘154a(例如，154a-11、154a-21、154a-(j-1)1)的子集接合到并且直接电连接到第一基底芯片的相应前侧接合焊盘152(例如，152-1、152-21、152-(j-1)1)。可互换芯片104a的前侧接合焊盘154a(例如，154a-j1)的子集不接合到并且不直接电连接至第一基底芯片102x的前侧接合焊盘，并且接触第一基底芯片102x的前侧介电层122的外表面。第一基底芯片102x的每个前侧接合焊盘152接合到并且直接电连接到可互换芯片104a的前侧接合焊盘154a，但是在一些示例中，一些前侧接合焊盘152可以不接合到并且不直接电连接到可互换芯片104a的接合焊盘。
在一些实例中，虚设或环回(loop-back)接合焊盘可以包含于前侧接合焊盘152的布置中，其中接合焊盘原本将不存在于对应于前侧接合焊盘154a的相应位置处。虚设或环回焊盘可以与基底芯片的IC电隔离且分离。环回焊盘可以连接到另一环回接合焊盘或任何其他接合焊盘以将任何信号环回至可互换芯片104a和/或防止任何前侧接合焊盘154a电浮置。在这样的示例中，可互换芯片104a的每个前侧接合焊盘154a接合到并且直接电连接到第一基底芯片102x的相应前侧接合焊盘152(例如，包括任何虚设或环回接合焊盘)。
图9是第二基底芯片102y的前侧透视图700，示出了第二基底芯片102y的前侧接合焊盘152的布置。第二基底芯片102y不同于第一基底芯片102x，并且如图所示，图9中的第二基底芯片102y的前侧接合焊盘152的布置不同于图7中的第一基底芯片102x的前侧接合焊盘152的布置。参考图9，前侧接合焊盘152的位置由附加到附图标记的位置指示器指示(例如，“152-11”指示第一行和第一列位置)，其可以对应于第二基底芯片102y接合到的可互换芯片104a的接合焊盘154a或174a的位置。图9中的前侧接合焊盘152的布置不同于图6A中的前侧接合焊盘154的阵列。作为示例，图9中的布置省略了前侧接合焊盘的1列。图10部分地示出了接合到可互换芯片104a的前侧接合焊盘154a的子集的第二基底芯片102y的前侧接合焊盘152。可互换芯片104a的前侧接合焊盘154a(例如，154a-21、154a-(j-1)1、154a-j1)的子集接合到并且直接电连接到第二基底芯片的相应前侧接合焊盘152(例如，152-21、152-(j-1)1、152-j1)。可互换芯片104a的前侧接合焊盘154a(例如，154a-11)的子集不接合到并且不直接电连接至第二基底芯片102y的前侧接合焊盘，并且接触第二基底芯片102y的前侧介电层122的外表面。第二基底芯片102y的每个前侧接合焊盘152接合到并且直接电连接到可互换芯片104a的前侧接合焊盘154a，但是在一些示例中，一些前侧接合焊盘152可以不接合到并且不直接电连接到可互换芯片104a的接合焊盘。在一些实例中，虚设或环回接合焊盘可以包含于前侧接合焊盘152的布置中并且接合到前侧接合焊盘154a，如上文所描述。
图7-图10的前述描述是在如图1所示的基底芯片102x、102y和可互换芯片104a之间的前侧到前侧接合的背景下。本领域普通技术人员将容易理解在如图2所示的基底芯片102x、102y和可互换芯片104a之间的前侧至背侧接合的背景下的以上描述。
不同的基底芯片102x、102y可以提供或禁止访问可互换芯片104a、104b和远端芯片108中的不同资源。例如，连接或耦合到可互换芯片104a的前侧接合焊盘154a(或背侧接合焊盘174a，取决于取向)的资源可以在多芯片器件中被掩蔽并且不使用，该前侧接合焊盘154a(或背侧接合焊盘174a)未接合到并且未直接电连接到基底芯片102x、102y的前侧接合焊盘，该前侧接合焊盘102x、102y电连接到基底芯片102x、102y的IC。由于可互换芯片104a的不同的前侧接合焊盘154a(或取决于取向的背侧接合焊盘174a)接合到并直接电连接到与基底芯片102x、102y的IC电连接的基底芯片102x、102y的前侧接合焊盘152，因此在相应的多芯片器件中可以访问不同的资源。
在一些示例中，不同的基底芯片102x、102y可以通过利用不同的光刻掩模在相应的基底芯片102x、102y的前侧电介质层122中形成一个或多个上部金属化层来实现。不同的光刻掩模可能导致不同的金属化层布局，这可能导致在不同的基底芯片102x、102y上的前侧接合焊盘152的不同布置。在一些示例中，形成在半导体衬底上的下部金属化层和器件在不同的基底芯片102x、102y中可以是相同的。
根据一些示例，可以使用相对少量类型的芯片来形成大量不同类型的多芯片器件。图11至图20示出了通常由第一基底芯片102x、第二基底芯片102y、任意数量的可互换芯片104和远端芯片108的不同组合形成的不同多芯片器件。图11至图20的每个多芯片器件包括四个或更少的芯片。其他示例可以实现更多芯片。
在图11至图20的示例中，执行对相应晶片上的芯片的前侧处理。多个第一基底芯片102x可以形成在多个第一基底晶片上。多个第二基底芯片102y可以形成在多个第二基底晶片上。多个可互换芯片104可以形成在多个可互换晶片上。多个远端芯片108可以形成在多个远端晶片上。图11至图20中的任何多芯片器件可以由第一基底晶片、第二基底晶片、可互换晶片和远端晶片形成。如本领域的技术人员将容易理解，可通过大体上实施图4或5的各种操作来形成每个多芯片器件。在图4的上下文中简要描述每个多芯片器件的处理。
在一些示例多芯片器件中，可互换芯片104处于远离基底芯片102的位置。在这些示例中，对处于远端位置的可互换芯片104的描述是为了说明在该远端位置实现在可互换晶片上经历与任何其他可互换晶片相同的前侧处理的芯片。这与远端芯片108形成对比，远端芯片108可以在远端晶片上具有与在可互换晶片上的前侧处理不同的前侧处理。可以省略对处于远端位置的可互换芯片104的背侧处理。任何可互换芯片104或远端芯片108通常可以被称为有源芯片。
图11示出了具有接合到可互换芯片104a的第一基底芯片102x的多芯片器件800。可以将第一基底晶片接合到可互换晶片，如在框304处。然后，可以减薄第一基底晶片的半导体衬底，如在框318处。可以在基底晶片上执行第一基底芯片102x的背侧处理，如在框320处。然后，如框322所示，分割接合的晶片。在一些实例中，不对可互换芯片104a的可互换晶片实施背侧处理。
图12示出了多芯片器件900，其具有接合到可互换芯片104a的第一基底芯片102x，可互换芯片104a还接合到可互换芯片104b。可以将第一基底晶片接合到可互换晶片中的第一可互换晶片，如在框304处，并且对可互换晶片中的第一可互换晶片执行减薄和背侧处理，如在框306和308处。可以将第一可互换晶片接合到第二可互换晶片，如在框310处。然后，可以减薄第一基底晶片的半导体衬底，如在框318处。可以在基底晶片上执行第一基底芯片102x的背侧处理，如在框320处。然后，如框322所示，切单接合的晶片。在一些实例中，不对可互换芯片104b的第二可互换晶片实施背侧处理。
图13示出了多芯片器件1000，其具有接合到可互换芯片104a的第一基底芯片102x，可互换芯片104a进一步接合到远端芯片108。可以将第一基底晶片接合到可互换晶片，如在框304处，并且对可互换晶片执行减薄和背侧处理，如在框306和308处。类似于框316，可互换晶片可接合到远端晶片。然后，可以减薄第一基底晶片的半导体衬底，如在框318处。可以在基底晶片上执行第一基底芯片102x的背侧处理，如在框320处。然后，如框322所示，切单接合的晶片。
图14示出了多芯片器件1100，其具有第一基底芯片102x、可互换芯片104a、可互换芯片104b和可互换芯片104c，各自都接合到相邻芯片。可以将第一基底晶片接合到可互换晶片中的第一可互换晶片，如在框304处，并且对可互换晶片中的第一可互换晶片执行减薄和背侧处理，如在框306和308处。可以将可互换晶片中的第一可互换晶片接合到可互换晶片中的第二可互换晶片，如在框310处，并且对可互换晶片中的第二可互换晶片执行减薄和背侧处理，如在框312和314处。类似于框316，可以将第二可互换晶片接合到第三可互换晶片。然后，可以减薄第一基底晶片的半导体衬底，如在框318处。可以在基底晶片上执行第一基底芯片102x的背侧处理，如在框320处。然后，如框322所示，分割接合的晶片。在一些实例中，不对用于可互换芯片104c的第三可互换晶片实施背侧处理。
图15示出了多芯片器件1200，其具有第一基底芯片102x、可互换芯片104a、可互换芯片104b和远端芯片108，各自都接合到相邻芯片。可以使用用于第一基底芯片102x的第一基底晶片作为基底晶片来如关于图4所描述的那样形成多芯片器件1200。
图16示出了具有接合到可互换芯片104a的第二基底芯片102y的多芯片器件1300。除了使用第二基底芯片102y的第二基底晶片而不是第一基底晶片之外，可以如上面关于图11的多芯片器件800所描述的那样形成多芯片器件1300。
图17示出了多芯片器件1400，其具有接合到可互换芯片104a的第二基底芯片102y，可互换芯片104a进一步接合到可互换芯片104b。除了使用第二基底芯片102y的第二基底晶片而不是第一基底晶片之外，可以如上面关于图12的多芯片器件900所描述的那样形成多芯片器件1400。
图18示出了多芯片器件1500，其具有接合到可互换芯片104a的第二基底芯片102y，可互换芯片104a进一步接合到远端芯片108。除了使用第二基底芯片102y的第二基底晶片而不是第一基底晶片之外，可以如上面关于图13的多芯片器件1000所描述的那样形成多芯片器件1500。
图19示出了多芯片器件1600，其具有第二基底芯片102y、可互换芯片104a、可互换芯片104b和可互换芯片104c，各自都接合到相邻芯片。除了使用第二基底芯片102y的第二基底晶片而不是第一基底晶片之外，可以如上面关于图14的多芯片器件1100所描述的那样形成多芯片器件1600。
图20示出了多芯片器件1700，其具有第二基底芯片102y、可互换芯片104a、可互换芯片104b和远端芯片108，各自都接合到相邻芯片。可以使用用于第二基底芯片102y的第二基底晶片作为基底晶片来如关于图4所描述的那样形成多芯片器件1700。
虽然前述内容针对具体示例，但是可以在不脱离其基本范围的情况下设计其他和进一步的示例，并且其范围由所附权利要求确定。

Claims (15)

1.一种多芯片器件，包括：
芯片堆叠，包括：
基底芯片；以及
多个可互换芯片，所述基底芯片被直接接合到所述多个可互换芯片中的第一可互换芯片，所述多个可互换芯片中的每个相邻对以相应的相邻对中的一个芯片的前侧直接接合到相应的相邻对中的另一芯片的背侧的定向直接接合在一起，所述可互换芯片中的每个可互换芯片具有相同的处理集成电路和相同的硬件布局。
2.根据权利要求1所述的多芯片器件，其中所述基底芯片以所述基底芯片的前侧直接接合到所述多个可互换芯片中的所述第一可互换芯片的前侧的定向直接接合到所述多个可互换芯片中的所述第一可互换芯片。
3.根据权利要求1所述的多芯片器件，其中，所述基底芯片以所述基底芯片的前侧直接接合到所述多个可互换芯片中的所述第一可互换芯片的背侧的定向直接接合到所述多个可互换芯片中的所述第一可互换芯片。
4.根据权利要求1所述的多芯片器件，其中所述芯片堆叠还包括远端芯片，所述远端芯片以所述多个可互换芯片中的第二可互换芯片的前侧直接接合到所述远端芯片的前侧的定向直接接合到所述多个可互换芯片中的所述第二可互换芯片。
5.根据权利要求1所述的多芯片器件，其中所述芯片堆叠还包括远端芯片，所述远端芯片以所述多个可互换芯片中的第二可互换芯片的背侧直接接合到所述远端芯片的前侧的定向直接接合到所述多个可互换芯片中的所述第二可互换芯片。
6.根据权利要求1所述的多芯片器件，其中所述处理集成电路包括一个或多个可编程逻辑区域。
7.根据权利要求1所述的多芯片器件，其中，所述多个可互换芯片中的所述第一可互换芯片包括在直接接合到所述基底芯片的表面处的金属接合焊盘，所述金属接合焊盘中的至少一些金属接合焊盘不电连接至所述基底芯片的集成电路。
8.一种形成不同的多芯片器件的方法，所述方法包括：
对第一晶片上的第一基底芯片执行前侧处理；
对第二晶片上的第二基底芯片执行前侧处理，所述第一基底芯片具有与所述第二基底芯片不同的硬件架构；
对第三晶片中的每个第三晶片上的第一有源芯片执行前侧处理，所述第三晶片中的每个第一有源芯片具有相同的处理集成电路，所述处理集成电路具有相同的硬件架构；
形成第一多芯片器件包括将所述第一晶片接合到所述第三晶片中的第一第三晶片，所述第一基底芯片被直接接合并且电连接到所述第三晶片中的所述第一第三晶片的所述第一有源芯片；以及
形成与所述第一多芯片器件不同的第二多芯片器件，形成所述第二多芯片器件包括将第二晶片接合到所述第三晶片中的第二第三晶片，所述第二基底芯片被直接接合并且电连接至第三晶片中的所述第二第三晶片的所述第一有源芯片。
9.根据权利要求8所述的方法，其中所述方法还包括：
对一个或多个第四晶片的每个第四晶片上的第二有源芯片执行前侧处理，所述一个或多个第四晶片的所述第二有源芯片具有与所述第一有源芯片中的每个第一有源芯片的所述处理集成电路不同的处理集成电路；以及
其中，形成所述第一多芯片器件包括将所述第三晶片中的所述第一第三晶片接合到一个或多个第四晶片中的第一第四晶片，所述第三晶片中的所述第一第三晶片的所述第一有源芯片被直接接合并且电连接至所述一个或多个第四晶片中的所述第一第四晶片的所述第二有源芯片。
10.根据权利要求8所述的方法，其中形成所述第一多芯片器件还包括将所述第三晶片中的所述第一第三晶片接合到所述第三晶片中的第三第三晶片，所述第三晶片中的所述第一第三晶片的所述第一有源芯片被直接接合并且电连接至所述第三晶片中的所述第三第三晶片的所述第一有源芯片。
11.根据权利要求10所述的方法，其中所述方法还包括：
对第四晶片上的第二有源芯片执行前侧处理，所述第四晶片的所述第二有源芯片具有与所述第一有源芯片中的每个第一有源芯片的处理集成电路不同的处理集成电路；以及
其中，形成所述第二多芯片器件包括将所述第三晶片中的所述第二第三晶片接合到所述第四晶片，所述第三晶片中的所述第二第三晶片的所述第一有源芯片被直接接合并且电连接至所述第四晶片的所述第二有源芯片。
12.根据权利要求10所述的方法，其中形成所述第二多芯片器件还包括将所述第三晶片中的所述第二第三晶片接合到所述第三晶片中的第四第三晶片，所述第三晶片中的所述第二第三晶片的所述第一有源芯片被直接接合并且电连接至所述第三晶片中的所述第四第三晶片的所述第一有源芯片。
13.根据权利要求10所述的方法，其中所述方法还包括：
对一个或多个第四晶片的每个第四晶片上的第二有源芯片执行前侧处理，所述一个或多个第四晶片的所述第二有源芯片具有与所述第一有源芯片中的每个第一有源芯片的所述处理集成电路不同的处理集成电路；以及
其中，形成所述第一多芯片器件包括将第三晶片中的所述第三第三晶片接合到所述一个或多个第四晶片中的第一第四晶片，所述第三晶片中的所述第三第三晶片的所述第一有源芯片被直接接合并且电连接至所述一个或多个第四晶片中的所述第一第四晶片的所述第二有源芯片。
14.根据权利要求13所述的方法，其中形成所述第二多芯片器件包括以下项中的一项：(a)将所述第三晶片中的所述第二第三晶片接合到所述一个或多个第四晶片中的第二第四晶片，所述第三晶片中的所述第二第三晶片的所述第一有源芯片被直接接合并且电连接至所述一个或多个第四晶片中的所述第二第四晶片的所述第二有源芯片；或者(b)将所述第三晶片中的所述第二第三晶片接合到所述第三晶片中的第四第三晶片，所述第三晶片中的所述第二第三晶片的所述第一有源芯片被直接接合并且电连接至所述第三晶片中的所述第四第三晶片的所述第一有源芯片。
15.一种用于形成多芯片器件的方法，所述方法包括：
对第一晶片上的第一芯片执行前侧处理；
对第二晶片上的相应第二芯片执行前侧处理；
将所述第一晶片的前侧接合到所述第二晶片中的第一第二晶片的前侧；
在将所述第一晶片接合到所述第二晶片中的所述第一第二晶片之后，对所述第二晶片中的所述第一第二晶片实施背侧处理；
将所述第二晶片中的所述第一第二晶片的背侧接合到所述第二晶片中的第二第二晶片的前侧；
在将所述第二晶片中的所述第一第二晶片接合到所述第二晶片中的所述第二第二晶片之后，对所述第二晶片中的所述第二第二晶片实施背侧处理；以及
将包括所述第一晶片、所述第二晶片中的所述第一第二晶片和所述第二晶片中的所述第二第二晶片的接合结构切单为包括所述第一芯片和多个所述第二芯片的所述多芯片器件，所述第二芯片中的每个第二芯片具有相同的处理集成电路，所述处理集成电路具有相同的硬件架构。
CN202080076665.4A 2019-11-01 2020-10-27 多芯片堆叠器件 Pending CN114641860A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/672,077 2019-11-01
US16/672,077 US11239203B2 (en) 2019-11-01 2019-11-01 Multi-chip stacked devices
PCT/US2020/057557 WO2021086864A1 (en) 2019-11-01 2020-10-27 Multi-chip stacked devices

Publications (1)

Publication Number Publication Date
CN114641860A true CN114641860A (zh) 2022-06-17

Family

ID=73598938

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080076665.4A Pending CN114641860A (zh) 2019-11-01 2020-10-27 多芯片堆叠器件

Country Status (6)

Country Link
US (1) US11239203B2 (zh)
EP (1) EP4052292A1 (zh)
JP (1) JP2023501251A (zh)
KR (1) KR20220095203A (zh)
CN (1) CN114641860A (zh)
WO (1) WO2021086864A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210075662A (ko) * 2019-12-13 2021-06-23 삼성전자주식회사 반도체 패키지
US11127718B2 (en) * 2020-01-13 2021-09-21 Xilinx, Inc. Multi-chip stacked devices
US11417629B2 (en) * 2020-02-11 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stacking structure and manufacturing method thereof
DE102020128855A1 (de) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets-3d-soic-systemintegrations- und herstellungsverfahren
US11462495B2 (en) * 2020-05-21 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplets 3D SoIC system integration and fabrication methods
KR20220008093A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11735544B2 (en) * 2021-01-13 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages with stacked dies and methods of forming the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128827A1 (en) 2001-09-12 2007-06-07 Faris Sadeg M Method and system for increasing yield of vertically integrated devices
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7698470B2 (en) 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
FR2927980A1 (fr) 2008-02-26 2009-08-28 Air Liquide Sante France Sa Dispositif d'obturation de raccord de sortie de robinet de gaz.
JP5331427B2 (ja) 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US8293578B2 (en) 2010-10-26 2012-10-23 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
EP2672511B1 (en) 2012-06-04 2020-12-09 Macronix International Co., Ltd. 3d stacked multichip module and method of fabrication
US20140326856A1 (en) 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
US9389876B2 (en) 2013-10-24 2016-07-12 International Business Machines Corporation Three-dimensional processing system having independent calibration and statistical collection layer
KR102352677B1 (ko) 2014-08-27 2022-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10032756B2 (en) * 2015-05-21 2018-07-24 Mediatek Inc. Semiconductor package assembly with facing active surfaces of first and second semiconductor die and method for forming the same
KR102467034B1 (ko) * 2016-05-17 2022-11-14 삼성전자주식회사 반도체 패키지
US10672744B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US10312201B1 (en) 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US10510629B2 (en) * 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US10672674B2 (en) 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device package having testing pads on a topmost die
US10818640B1 (en) * 2019-04-02 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Die stacks and methods forming same

Also Published As

Publication number Publication date
WO2021086864A1 (en) 2021-05-06
US20210134760A1 (en) 2021-05-06
JP2023501251A (ja) 2023-01-18
EP4052292A1 (en) 2022-09-07
KR20220095203A (ko) 2022-07-06
US11239203B2 (en) 2022-02-01

Similar Documents

Publication Publication Date Title
CN114641860A (zh) 多芯片堆叠器件
US10916516B2 (en) High bandwidth memory (HBM) bandwidth aggregation switch
US11127718B2 (en) Multi-chip stacked devices
US10515939B2 (en) Wafer-level package having multiple dies arranged in side-by-side fashion and associated yield improvement method
US10784121B2 (en) Standalone interface for stacked silicon interconnect (SSI) technology integration
EP3497722B1 (en) Standalone interface for stacked silicon interconnect (ssi) technology integration
US11004833B1 (en) Multi-chip stacked devices
US9911465B1 (en) High bandwidth memory (HBM) bandwidth aggregation switch
TWI836054B (zh) 包含在具有可程式積體電路的晶粒上所堆疊的記憶體晶粒的多晶片結構
US11398469B1 (en) Electrostatic discharge (ESD) protection in stacked chips
US11868174B2 (en) Clock tree routing in a chip stack
US10886921B1 (en) Multi-chip stacked devices
US9406347B2 (en) Semiconductor wafer and method of fabricating an IC die
US20240145434A1 (en) Multi programable-die module

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination