CN114641058A - 一种适用于tpc编码的速率匹配系统 - Google Patents

Abstract

本发明公开了一种适用于TPC编码的速率匹配系统，包括数据注入模块、TPC编码模块和乒乓RAM模块；数据注入模块输出端与TPC编码模块输入端连接，TPC编码模块输出端与乒乓RAM模块输入端连接；本发明动态范围宽，利用基于请求的乒乓RAM结构做调制源速率匹配，可以适应大码速率动态范围；使用条件宽松，根据本发明算出该编码模式的请求时刻，理论上可以适用于所有调制源设计。乒乓逻辑设计巧妙，完成乒乓操作的代价小，丢数条件苛刻，本发明请求信号产生经过严格计算得出，考虑到存储器读空写满情况，理论上可保证速率匹配过程完全无数据丢失。

Description

一种适用于TPC编码的速率匹配系统

技术领域

本发明属于无线通信技术领域，特别涉及一种适用于TPC编码的速率匹配系统。

背景技术

在通信系统中，由于原始数据往往产生与系统工作时钟下，受制于TPC编码效率和发射器带宽限制，在码速率在规定范围内任意切换时，不可能使系统时钟下产生的数据完全通过上变频发射出去。这时候必须有一种科学的方法可以使得数据源产生的数据平均满足既定带宽下的所需要的码速率，从而保证输出数据的连续性，以便于接收解调端能处于连续接收状态，避免数据中断带来解调的精确同步环路大幅度波动。因此，此环节在调制频谱保持和保证解调器正常同步工作中有着重要的意义。

在现有的速率匹配技术中，大多数基于固定码速率进行粗略的时间估计，保证系统在固定码速率下，数据发射不中断的前提下向数据源发送请求信号，即可达到速率匹配的目的。此类做法普遍适应性较差，在不同环境中需要通过长时间仿真得到匹配前后时延，以此来确定缓冲区的深度，以及数据请求，在不同速率下需要定制开发，增加了研发的工作量，并且缺少理论依据支撑。

现有速率匹配方案中，在《LTE系统中基于FPGA速率匹配算法的仿真与实现》论文中描述了一种基于Turbo编码的乒乓操作速率匹配方法，该方法利用经验与时序仿真完成了Turbo编码过程交织部分前后的速率匹配，并未指出如何确定最佳数据请求时刻，属于经验结论，并且无法适用于动态的码速率调整，适用范围窄，数据容易丢失。

发明内容

本发明的目的旨在至少解决所述技术缺陷之一。

为此，本发明的一个目的在于提出一种适用于TPC编码的速率匹配系统，包括数据注入模块、TPC编码模块和乒乓RAM模块；数据注入模块输出端与TPC编码模块输入端连接，TPC编码模块输出端与乒乓RAM模块输入端连接；其中：

数据注入模块用于接收乒乓RAM模块发出数据触发信号，根据指示信号产生预先设定的帧长数据输出。

TPC编码模块用于完成Turbo乘积码编码并输出编码信号。

乒乓RAM模块接收编码信号进行速率匹配，并产生写入切换信号做RAM切换，以此完成RAM的写入，当读取时，乒乓RAM模块产生读取切换信号做RAM切换，以此完成RAM的读取。

优选的是，乒乓RAM模块包括第一速率匹配模块和第二速率匹配模块，第一速率匹配模块速率匹配方法包括：

步骤S1:步骤S1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed_m，系统时钟为f_sys，系统时钟下周期为单位T＝1/f_sys，码率为R_b，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：

对上述公式变形得出：

由

得出：

步骤S2:设TPC实际编码延时为Ed，当Ed≥Ed_m时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为A由于读写均为单bit数据，为保证RAM不溢出，设：

Ed-A≤D-Ed

对该公式变形为：A≥2×Ed-D，其中定义：Ed≤D≤2×Ed；为保证RAM不被读空，设：A≤D；当Ed≥Ed_m时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:

2×Ed-D≤A≤D

Ed≤D≤2×Ed

当Ed≤Ed_m时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：

D＝4096+32bit

为保证RAM不被读空，设：A≤4128，当Ed≤Ed_m时，编码前读取数据触发信号产生条件满足以下门限：

在上述任一方案中优选的是，第二速率匹配模块速率匹配方法包括：

步骤P1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed_m，系统时钟为f_sys，系统时钟下周期为单位T＝1/f_sys，码率为R_b，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：

对上述公式变形得出：

由

得出：

步骤P2:设TPC实际编码延时为Ed，当Ed≥Ed_m时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为B由于读写均为单bit数据，为保证RAM不溢出，设：

Ed-B≤D-Ed

对该公式变形为：B≥2×Ed-D，其中定义：Ed≤D≤2×Ed；为保证RAM不被读空，设：B≤D；当Ed≥Ed_m时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:

2×Ed-D≤B≤D

Ed≤D≤2×Ed

当Ed≤Ed_m时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：

D＝4096+32bit

为保证RAM不被读空，设：B≤4128，当Ed≤Ed_m时，编码前读取数据触发信号产生条件满足以下门限：

在上述任一方案中优选的是，以乒乓RAM模块深度D为周期产生数据触发信号，以保证编码连续性。

与现有技术相比，本发明所具有的优点和有益效果为：

1、动态范围宽，本发明利用基于请求的乒乓RAM结构做调制源速率匹配，可以适应大码速率动态范围；使用条件宽松，根据本发明算出该编码模式的请求时刻，理论上可以适用于所有调制源设计。

2、乒乓逻辑设计巧妙，本发明设计巧妙，完成乒乓操作的代价小，且不影响系统工作，理论上在需要乒乓操作环境都可适用。丢数条件苛刻，本发明请求信号产生经过严格计算得出，考虑到存储器读空写满情况，理论上可保证速率匹配过程完全无数据丢失。

3、本发明基于系统设计最大传输速率和系统工作时钟，以及编码方法与物理帧帧头长度等开销，计算出乒乓操作的匹配过程所能容忍的最大系统处理延时，大于此延时将使得设计负担增加。基于实际系统延时可计算出数据触发信号，使得整个系统设计过程科学并可控，控制精度高。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明实施例的一种适用于TPC编码的速率匹配系统数据请求结构框图。

图2为根据本发明实施例的一种适用于TPC编码的速率匹配系统图1中数据注入模块的输出时序图。

图3为根据本发明实施例的一种适用于TPC编码的速率匹配系统图1中TPC编码模块的输出时序图。

图4为根据本发明实施例的一种适用于TPC编码的速率匹配系统图1中RAM模块速率匹配前的数据流格式图。

图5为根据本发明实施例的一种适用于TPC编码的速率匹配系统图1中RAM模块速率匹配后的数据流格式图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

如图1所示，本发明实施例的一种适用于TPC编码的速率匹配系统，包括数据注入模块1、TPC编码模块2和乒乓RAM模块3；数据注入模块1输出端与TPC编码模块2输入端连接，TPC编码模块2输出端与乒乓RAM模块3输入端连接。

数据注入模块1用于接收乒乓RAM模块3发出数据触发信号，根据指示信号产生预先设定的帧长数据输出。

TPC编码模块2用于完成Turbo乘积码编码并输出编码信号。

乒乓RAM模块接收编码信号进行速率匹配，并产生写入切换信号做RAM切换，以此完成RAM的写入，当读取时，乒乓RAM模块产生读取切换信号做RAM切换，以此完成RAM的读取。

本发明适用于任意调制模式中基于遥测标准的TPC编码前后速率匹配，尤其在调频遥测一类的速率调整范围极大的调制方式中表现出绝佳的适应性，适应范围广。

具体的，乒乓RAM模块包括第一速率匹配模块4和第二速率匹配模块5。

在调制器中，存在多个码速率，如TPC编码前的比特率、TPC编码后的比特率以及加TPC帧头后的比特率。如果各模块的数据使能均采用NCO(数字振荡器)产生，将会产生截断误差，导致编码前后速率的不匹配。因此只设计信道中传输数据的比特使能，而编码前的比特使能通过请求的方式，采用RAM缓冲区进行隔离。

在设计中，第一速率匹配模块之前的数据流为连续数据帧的格式，帧与帧之间存在时间间隔，其帧频由速率匹配模块控制；第一速率匹配模块之后的数据为近似均匀的连续数据流的方式，其数据使能通过NCO产生，如图4和图5所示，其中传输比特以序列1110101110010000为例，clk_sys为系统工作时钟，din_en为匹配前数据使能，din为匹配前数据，clk_1x为NCO产生的一倍符号使能，douta为匹配后输出数据。

缓冲区的设计采用双口RAM来实现，缓冲区的逻辑采用如下设计方案：

数据注入模块(frame_data_gen)用于接收乒乓RAM模块发出数据触发信号(empty_flag)，然后根据该信号产生预先设定帧长数据，在存在TPC编码情况下产生固定404字节数据，并且数据内容满足子帧设计要求。输出数据时序见图2，其中tpc_start为TPC编码开始指示，bit_o为编码所需二进制数据，bit_en_o为二进制数据有效使能。

TPC编码模块，完成Turbo乘积码编码功能，输出时序见图3。

乒乓RAM模块(Dual Port RAM)为速率匹配核心双端口RAM控制器模块，输入的信号数据din和din_en为TPC编码模块编码输出的数据TPC_dout和TPC_dout_en，由din_sel信号做RAM切换，切换时机为接收完整一帧数据为标志，并以此完成RAM写入的乒乓操作。读取数据由din_sel信号相反的控制逻辑完成，由此利用此信号完成读出的乒乓操作，并保证了读出切换时数据的连续新，此操作设计巧妙，以最小的代价完成了控制器核心逻辑。数据触发信号(empty_flag)在满足一定的条件下候产生，保证了RAM输入数据不被切断，读出时序见图5。

进一步的，第一速率匹配模块速率匹配方法包括：

步骤S1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed_m，系统时钟为f_sys，系统时钟下周期为单位T＝1/f_sys，码率为R_b，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：

对上述公式变形得出：

由于请求周期与存储深度有关，由

得出：

所得出系统设计允许最大编码延时与R_b有关，实际编码延时则由设计决定。

步骤S2:设TPC实际编码延时为Ed，当Ed≥Ed_m时，在设计速率匹配模块时，通过扩大乒乓RAM模块深度来缓冲延时带来的数据溢出风险，在编码后用乒乓RAM模块的双RAM乒乓操作，保证输出数据连续性，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据。

设第一速率匹配模块的地址为A由于读写均为单bit数据，为保证RAM不溢出，设：

Ed-A≤D-Ed

对该公式变形为：A≥2×Ed-D，其中定义：Ed≤D≤2×Ed；为保证RAM不被读空，设：A≤D；当Ed≥Ed_m时，为保证系统正常工作，编码前读取数据触发信号(empty_flaga)产生条件满足以下门限时可保证系统正常工作:

2×Ed-D≤A≤D

Ed≤D≤2×Ed

由于编码模块以每帧编码只有一个数据触发信号，所以此时应以D为周期产生数据触发信号(empty_flaga)，以保证编码连续性。

当Ed≤Ed_m时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：

D＝4096+32bit

为保证RAM不被读空，设：A≤4128，当Ed≤Ed_m时，编码前读取数据触发信号(empty_flaga)产生条件满足以下门限：

第一速率匹配模块在满足上述条件时输出数据触发信号(empty_flaga)到数据注入模块中，同时输出匹配后输出数据douta以供系统后续数据信号处理使用。

进一步的，第二速率匹配模块速率匹配方法包括：

步骤P1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed_m，系统时钟为f_sys，系统时钟下周期为单位T＝1/f_sys，码率为R_b，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：

对上述公式变形得出：

由于请求周期与存储深度有关，由

得出：

所得出系统设计允许最大编码延时与R_b有关，实际编码延时则由设计决定。

步骤P2:设TPC实际编码延时为Ed，当Ed≥Ed_m时，在设计速率匹配模块时，通过扩大乒乓RAM模块深度来缓冲延时带来的数据溢出风险，在编码后用乒乓RAM模块的双RAM乒乓操作，保证输出数据连续性，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据。

设第二速率匹配模块的地址为B，由于读写均为单bit数据，为保证RAM不溢出，设：

Ed-B≤D-Ed

对该公式变形为：B≥2×Ed-D，其中定义：Ed≤D≤2×Ed；为保证RAM不被读空，设：B≤D；当Ed≥Ed_m时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:

2×Ed-D≤B≤D

Ed≤D≤2×Ed

由于编码模块以每帧编码只有一个数据触发信号，所以此时应以D为周期产生数据触发信号(empty_flagb)，以保证编码连续性。

当Ed≤Ed_m时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：

D＝4096+32bit

为保证RAM不被读空，设：B≤4128，当Ed≤Ed_m时，编码前读取数据触发信号(empty_flagb)产生条件满足以下门限：

第二速率匹配模块在满足上述条件时输出数据触发信号(empty_flagb)到数据注入模块中，同时输出匹配后输出数据(doutb)以供系统后续数据信号处理使用。

由于设计为乒乓RAM，所以分A，B两个接口读写，在A，B两口读地址满足上述条件时就能保证乒乓控制器正常工作。

本发明实施例提出一种速率匹配中最优处理延时，以及最优数据请求发生的计算方法，使得匹配效率更高，数据处理速度更快，节约更多的成本，很好的解决了大动态码率调整范围的TPC编码连续波调制器设计中的速率匹配问题。

本发明的工作原理为：数据注入模块用于接收乒乓RAM模块发出数据触发信号(empty_flag)，然后根据该信号产生预先设定帧长数据，包括TPC编码开始指示tpc_start，编码所需二进制数据bit_o，二进制数据有效使能bit_en_o，并发送到TPC编码模块中，TPC编码模块，完成Turbo乘积码编码功能，输出匹配前数据使能din_en和匹配前数据din输出到乒乓RAM模块中，din_sel信号做RAM切换，切换时机为接收完整一帧数据为标志，RAM模块进行速率匹配输出匹配后数据dout_a和匹配后数据dout_b以供系统后续处理，输出empty_flaga数据出发信号和empty_flagb数据出发信号到数据注入模块中。

本发明实施例基于双口RAM的乒乓门限操作速率匹配方法，该方法中将根据实际系统延时推出的处理延时作为参数，设置匹配后速率的上下门限后，通过运算得出最佳数据请求时刻，匹配精度高，在遥测标准的TPC编码条件下使用效果最佳，也适用于部分其他信道编码，如Turbo，LDPC等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

本领域技术人员不难理解，本发明包括上述说明书的发明内容和具体实施方式部分以及附图所示出的各部分的任意组合，限于篇幅并为使说明书简明而没有将这些组合构成的各方案一一描述。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。本发明的范围由所附权利要求及其等同限定。

Claims (4)

1.一种适用于TPC编码的速率匹配系统，其特征在于：包括数据注入模块、TPC编码模块和乒乓RAM模块；所述数据注入模块输出端与所述TPC编码模块输入端连接，所述TPC编码模块输出端与所述乒乓RAM模块输入端连接；其中：

所述数据注入模块用于接收乒乓RAM模块发出数据触发信号，根据所述指示信号产生预先设定的帧长数据输出；

所述TPC编码模块用于完成Turbo乘积码编码并输出编码信号；

所述乒乓RAM模块接收所述编码信号进行速率匹配，并产生写入切换信号做RAM切换，以此完成RAM的写入，当读取时，所述乒乓RAM模块产生读取切换信号做RAM切换，以此完成RAM的读取。

2.如权利要求1所述的一种适用于TPC编码的速率匹配系统，其特征在于：所述乒乓RAM模块包括第一速率匹配模块和第二速率匹配模块，所述第一速率匹配模块速率匹配方法包括：

步骤S1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed_m，系统时钟为f_sys，系统时钟下周期为单位T＝1/f_sys，码率为R_b，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：

对上述公式变形得出：

由

得出：

步骤S2:设TPC实际编码延时为Ed，当Ed≥Ed_m时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为A由于读写均为单bit数据，为保证RAM不溢出，设：

Ed-A≤D-Ed

对该公式变形为：A≥2×Ed-D，其中定义：Ed≤D≤2×Ed；为保证RAM不被读空，设：A≤D；当Ed≥Ed_m时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:

2×Ed-D≤A≤D

Ed≤D≤2×Ed

当Ed≤Ed_m时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：

D＝4096+32bit

为保证RAM不被读空，设：A≤4128，当Ed≤Ed_m时，编码前读取数据触发信号产生条件满足以下门限：

3.如权利要求2所述的一种适用于TPC编码的速率匹配系统，其特征在于：所述第二速率匹配模块速率匹配方法包括：

步骤P1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Ed_m，系统时钟为f_sys，系统时钟下周期为单位T＝1/f_sys，码率为R_b，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为：

对上述公式变形得出：

由

得出：

步骤P2:设TPC实际编码延时为Ed，当Ed≥Ed_m时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为B由于读写均为单bit数据，为保证RAM不溢出，设：

Ed-B≤D-Ed

对该公式变形为：B≥2×Ed-D，其中定义：Ed≤D≤2×Ed；为保证RAM不被读空，设：B≤D；当Ed≥Ed_m时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:

2×Ed-D≤B≤D

Ed≤D≤2×Ed

当Ed≤Ed_m时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件：

D＝4096+32bit

为保证RAM不被读空，设：B≤4128，当Ed≤Ed_m时，编码前读取数据触发信号产生条件满足以下门限：

4.如权利要求2或3所述的一种适用于TPC编码的速率匹配系统，其特征在于：以乒乓RAM模块深度D为周期产生数据触发信号，以保证编码连续性。

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