CN114640327A - 一种时钟相位控制电路和芯片 - Google Patents

Abstract

本发明实施例公开了一种时钟相位控制电路和芯片。时钟相位控制电路包括时钟分发模块和相位调节模块；时钟分发模块中的等距分发单元用于将时钟接收端接收的时钟信号分发为分别从各个时钟发送端对应发送的多路分支时钟信号，并用于控制时钟接收端与各个时钟发送端之间的信号传输线的长度相同；抗干扰单元用于吸收分布于信号传输线的外表面的干扰信号；相位调节模块中的延迟单元用于控制对应的调相输入端输入的分支时钟信号的相位发生相应的延迟；本发明实施例以此基于原提供的一路时钟信号生成了相位高精度交错的多路分支时钟信号，实现了高密度算子单元细颗粒度的相位调节，从而有效抑制了算子群功耗噪声。

Description

一种时钟相位控制电路和芯片

技术领域

本发明实施例涉及半导体元件技术领域，尤其涉及一种时钟相位控制电路和芯片。

背景技术

随着人工智能算力需求的急速增长，一颗人工智能芯片内部集成的算子群内的算子数量也随着大规模增长，而这使得集群算子的功耗性能的提升挑战越来越大。芯片在接收到指令后计算单元全负荷运算时的稳定性往往受到算子功耗噪声的干扰，在并行运算的过程中，会有大量的功耗消耗，在功耗消耗的过程中，大芯片的一个大的挑战是电源噪声会对芯片内部电路造成干扰或冲击。

对此，传统的方式是将芯片供电单元加上足够的电容保护装置，进行类似蓄电效果，以防电压压降过大问题，但由于芯片的面积有限，电容保护机制已无法快速响应，无法克服多算子产生的瞬间噪声冲击。进而，时钟周期的相位调节作为一种解决方式，将多个算子分组到不同的时钟起点上，进行0度，90度（时钟周期的1/4），180度，270度等大颗粒度的切换，这种切换调配时钟的相位，在一个时钟周期内分组启动算子单元，将算子单元分为多个小组错时启动，能够实现一定程度的功耗噪声的抑制。

然而，随着半导体工艺向7nm、5nm、3nm的推进，算子单元密集，算子规模持续扩大，上述大颗粒度手段无法满足调控精度需求，系统噪声的干扰和冲击问题已无法得到有效解决。

发明内容

本发明实施例提供一种时钟相位控制电路和芯片，基于原提供的一路时钟信号生成相位高精度交错的多路分支时钟信号，以实现高密度算子单元细颗粒度的相位调节，从而有效抑制算子群功耗噪声。

第一方面，本发明实施例提供了一种时钟相位控制电路，时钟相位控制电路包括：时钟分发模块和相位调节模块；

所述时钟分发模块包括等距分发单元、抗干扰单元、时钟接收端和多个时钟发送端；

所述时钟接收端通过所述等距分发单元分别连接各个所述时钟发送端；所述等距分发单元用于将所述时钟接收端接收的时钟信号，分发为分别从各个所述时钟发送端对应发送的多路分支时钟信号，并用于控制所述时钟接收端与各个所述时钟发送端之间的信号传输线的总长度相同；

所述抗干扰单元的延伸方向与所述信号传输线的延伸方向相同，所述抗干扰单元设置于所述信号传输线的至少相对的两侧；所述抗干扰单元用于吸收分布于所述信号传输线的外表面的干扰信号；

所述相位调节模块包括延迟单元、多个调相输入端和多个调相输出端；

所述调相输入端与所述时钟发送端一一对应连接；一个所述调相输入端与对应的一个所述调相输出端之间设置一个所述延迟单元；所述延迟单元用于控制对应的所述调相输入端输入的所述分支时钟信号的相位发生相应的延迟，以使对应的所述调相输出端输出发生了相应的延迟的所述分支时钟信号。

可选地，所述等距分发单元包括：依次分布的N级分发级，其中，N为正整数；

每一级所述分发级设置有多个分发节点；

第1级所述分发级的所有所述分发节点分布在一个第1级菱形的边上，所述第1级菱形以所述时钟接收端为中心；

第1级所述分发级的所有所述分发节点，分别通过所述信号传输线连接于所述第1级菱形的中心；并且，第1级所述分发级的各所述分发节点，与所述第1级菱形的中心之间的所述信号传输线的长度相同；

第n级所述分发级的所有所述分发节点分布在至少一个第n级菱形的边上，其中，1＜n≤N，n为正整数；所述第n级菱形以对应的第n-1级菱形上的所述分发节点为中心；

第n级所述分发级的所有所述分发节点，分别通过所述信号传输线连接于对应的所述第n级菱形的中心；并且，第n级所述分发级的各所述分发节点，与对应的所述第n级菱形的中心之间的所述信号传输线的长度相同；

第N级所述分发级的所述分发节点与所述时钟发送端一一对应，第N级所述分发级的各所述分发节点通过所述信号传输线与对应的所述时钟发送端连接；并且，第N级所述分发级的各所述分发节点，与对应的时钟发送端之间的信号传输线的总长度相同。

可选地，第n级所述分发级的所述分发节点与对应的所述第n级菱形的中心之间的所述信号传输线的长度，等于第n-1级所述分发级的所述分发节点与对应的所述第n-1级菱形的中心之间的所述信号传输线的长度的二分之一；第N级所述分发级的分发节点与对应的时钟发送端之间的信号传输线的长度，等于第N级所述分发级的分发节点与对应的第N级菱形的中心之间的信号传输线的长度的二分之一。

可选地，所述抗干扰单元包括：介质层和金属屏蔽层；

所述介质层位于所述金属屏蔽层与所述信号传输线的外表面之间；所述金属屏蔽层用于吸收所述干扰信号。

可选地，所述金属屏蔽层为地线或者电源线；或者，所述抗干扰单元中的部分所述金属屏蔽层为地线而部分所述金属屏蔽层为电源线；

所述抗干扰单元与所述信号传输线位于同一层和/或不同层。

可选地，所述抗干扰单元包括：介质层和金属屏蔽层；所述介质层位于所述金属屏蔽层与所述信号传输线的外表面之间；所述金属屏蔽层用于吸收所述干扰信号；所述抗干扰单元与所述信号传输线位于同一层；

所述时钟分发模块还包括：补偿单元；

所述补偿单元位于至少部分两相邻的所述分发级之间；

所述补偿单元包括至少一个容性补偿部；所述容性补偿部内嵌于所述介质层中并与所述金属屏蔽层连接；所述补偿单元用于调节对应的两相邻的所述分发级中，靠近所述时钟接收端的所述分发级的对应的所述分发节点的电容。

可选地，所述容性补偿部的形状为长方体形。

可选地，所述时钟分发模块还包括：多个中继单元；

所述中继单元设置于所述信号传输线上；沿所述信号传输线的延伸方向，两相邻的所述中继单元之间具有间距。

可选地，沿所述信号传输线的延伸方向，多个所述中继单元等间距分布在所述信号传输线上。

可选地，所述延迟单元包括：调相基本单元；

所述调相基本单元包括第一中继元件、第二中继元件、第一选择元件和第二选择元件；

所述第一中继元件的输入端和所述第二中继元件的输入端连接后作为所述调相基本单元的输入端；所述调相基本单元的输入端与对应的所述调相输入端连接；

所述第一中继元件的输出端通过延迟迂回路径，分别与所述第一选择元件的第一输入端和所述第二选择元件的第二输入端连接；所述第二中继元件的输出端，分别与所述第一选择元件的第二输入端和所述第二选择元件的第一输入端连接；

所述第一选择元件的第三输入端接入选择信号；所述选择信号用于控制所述第一选择元件的第一输入端的导通或者关断，和控制所述第一选择元件的第二输入端的导通或者关断，以使所述第一选择元件的输出端输出第一输入端输入的信号或者第二输入端输入的信号；所述第一选择元件的输出端作为所述调相基本单元的输出端；所述调相基本单元的输出端与所述调相输出端连接；

所述第二选择元件的第三输入端接地；所述调相基本单元用于控制对应的所述调相输入端输入的所述分支时钟信号的相位发生对应所述延迟迂回路径的基础延时时长的延迟；

其中，所述第一中继元件的数目为至少一个；多个所述第一中继元件相互串联连接，两相邻的所述第一中继元件中，前一个所述第一中继元件的输出端与后一个所述第一中继元件的输入端连接。

可选地，所述延迟单元包括：多个所述调相基本单元；

多个所述调相基本单元相互串联连接，其中，两相邻的所述调相基本单元中，前一个所述调相基本单元的输出端与后一个所述调相基本单元的输入端连接；多个相互串联连接的所述调相基本单元基于所述基础延时时长，控制对应的所述调相输入端输入的所述分支时钟信号的相位发生相应的延迟。

第二方面，本发明实施例还提供了一种芯片，芯片包括如上述第一方面所述的时钟相位控制电路，所述芯片还包括多个算子单元；

所述算子单元与所述调相输出端一一对应且连接，所述调相输出端向对应的所述算子单元输入发生了相应的延迟的所述分支时钟信号，以使所述算子单元根据发生了相应的延迟的所述分支时钟信号进行运算。

本发明实施例提供的时钟相位控制电路和芯片，包括时钟分发模块和相位调节模块，时钟分发模块包括时钟接收端和多个时钟发送端，相位调节模块包括多个调相输入端和多个调相输出端。

其中，通过设置时钟分发模块包括等距分发单元，使得从时钟接收端接收的一路时钟信号可以被分发为分别从各个时钟发送端对应发送的多路分支时钟信号，同时时钟接收端与各个时钟发送端之间的信号传输线的长度相同（在信号传输线的除长度之外的其余特性也保持均相同的情况下），从而保证了各个分支时钟信号的相位同步；在此基础上，通过设置时钟分发模块还包括抗干扰单元，使得分布于时钟分发模块内的信号传输线的周围和其外表面的干扰信号被有效吸收，以及使得时钟分发模块内的各段信号传输线具有相同的信号传输环境，从而进一步保证了各个分支时钟信号的相位同步；本发明实施例据此保证了基于原提供的一路时钟信号所分发出的多路分支时钟信号，其相互之间能够保持高精度的相位同步，例如相互之间相位同步的误差可小于2ps/5000ps，即小于万分之四。

进而，通过设置调相输入端与时钟发送端一一对应连接，一个调相输入端与对应的一个调相输出端之间设置一个延迟单元，使得对应的调相输入端输入的分支时钟信号的相位能够发生相应的延迟，例如发生5ps、10ps、15ps…等高精度延迟，从而于对应的调相输出端输出发生了相应的高精度延迟的分支时钟信号；本发明实施例据此，相位调节模块能够通过多个调相输出端分别输出发生了对应的高精度延迟的多路分支时钟信号。将该发生了对应的高精度延迟的多路分支时钟信号提供至对应的算子群，即可实现对多个算子单元的细颗粒度的相位调节，相较于现有技术的大颗粒度切换，高密度算子单元在细颗粒度交错相位的切换下，能够有效降低多算子产生的瞬间噪声冲击的叠加，从而该算子群的功耗噪声被有效抑制，保证了该算子群的良好运算性能。

附图说明

图1是本发明实施例提供的一种时钟相位控制电路的结构示意图；

图2是本发明实施例提供的一种等距分发单元的结构示意图；

图3是本发明实施例提供的一种布置菱形物理拓扑性节点结构的过程中所涉及的附图；

图4是本发明实施例提供的一种算子群的算子单元物理位置范围的示意图；

图5是本发明实施例提供的一种抗干扰单元的剖面结构示意图；

图6是本发明实施例提供的另一种抗干扰单元的剖面结构示意图；

图7是本发明实施例提供的另一种抗干扰单元的俯视结构示意图；

图8是本发明实施例提供的一种容性补偿部的俯视结构示意图；

图9是本发明实施例提供的一种中继单元设置于时钟分发模块中时所涉及的设置示意图；

图10是本发明实施例提供的一种调相基本单元的结构示意图；

图11是本发明实施例提供的另一种调相基本单元的结构示意图；

图12是本发明实施例提供的另一种延迟单元的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构，本发明实施例中提及的连接可以指电连接。

如背景技术提到的，算子群可含有多个算子单元，算子单元可含有多个算子，若需将算子群内的多个算子单元进行细颗粒度分组启动，就需要相应地向算子群提供相位高精度交错相位的多路时钟信号。对此，本发明实施例提供了一种时钟相位控制电路，以基于原提供的一路时钟信号生成该相位高精度交错相位的多路分支时钟信号。图1是本发明实施例提供的一种时钟相位控制电路的结构示意图。参考图1，时钟相位控制电路包括：时钟分发模块10和相位调节模块20；

时钟分发模块10包括等距分发单元13、抗干扰单元（图1中未示意出）、时钟接收端11和多个时钟发送端12（图1中示例性地示意出4个时钟发送端12）；时钟接收端11通过等距分发单元13分别连接各个时钟发送端12；等距分发单元13用于将时钟接收端11接收的时钟信号，分发为分别从各个时钟发送端12对应发送的多路分支时钟信号，并用于控制时钟接收端11与各个时钟发送端12之间的信号传输线14的总长度相同；抗干扰单元的延伸方向与信号传输线14的延伸方向相同，抗干扰单元设置于信号传输线14的至少相对的两侧；抗干扰单元用于吸收分布于信号传输线14的外表面周边的干扰信号；

相位调节模块20包括延迟单元23、多个调相输入端21和多个调相输出端22；调相输入端21与时钟发送端12一一对应连接；一个调相输入端21与对应的一个调相输出端22之间设置一个延迟单元23；延迟单元23用于控制对应的调相输入端21输入的分支时钟信号的相位发生相应的延迟，以使对应的调相输出端22输出发生了相应的延迟的分支时钟信号。

其中，时钟接收端11接收到的时钟信号，其作为时钟分发模块10的起点信号，可以是由时钟发生器所提供的周期性的高低电平信号。

具体地，时钟分发模块10中，时钟接收端11与时钟发送端12之间是一对多的关系。等距分发单元13设置于时钟接收端11与多个时钟发送端12之间，从而能够基于自身结构特征，将时钟接收端11接收的时钟信号分发为分别从各个时钟发送端12对应发送的多路分支时钟信号，从而确保时钟相位控制电路能够向算子群提供多路时钟信号。

进一步地，在时钟信号被分发为分别从各个时钟发送端12对应发送的多路分支时钟信号的过程中，分支时钟信号沿着时钟接收端11与对应的时钟发送端12之间的信号传输线14传输，而等距分发单元13还基于自身结构特征，控制时钟接收端11与各个时钟发送端12之间的信号传输线14的长度相同（在信号传输线14的除长度之外的其余特性也保持均相同的情况下），从而确保在时钟分发模块10中，各分支时钟信号从时钟接收端11到对应的时钟发送端12所历经的信号传输线14的长度相同，本发明实施例据此，保证了各分支时钟信号之间的相位同步。

在此基础上，考虑到将时钟相位控制电路集成后，时钟分发模块10中的信号传输线14会面临复杂的容性负载和电磁环境，为此本发明实施例还设置时钟分发模块10包括抗干扰单元。具有一定长度的信号传输线14，其包括相对的两端和两相对的两侧，且其延伸方向沿其长度方向；例如，当信号传输线14的形状为长方体形时，信号传输线14的相对的两端可以是相对的左右两端，且一相对的两侧可以是相对的前后两侧，而另一相对的两侧可以是相对的上下两侧，延伸方向可以沿着长方体的长度方向。

抗干扰单元自身结构的延伸方向与信号传输线14的延伸方向相同，抗干扰单元自身结构的形状也可以与信号传输线14的形状相同，例如为长方体形。抗干扰单元设置于信号传输线14的一相对的两侧或者两相对的两侧，以此消除外部对时钟分发模块10内的信号传输线14的容性的差异，同时吸收分布于信号传输线14的外表面周边的干扰信号，同时也使得时钟分发模块10内的各段信号传输线14具有相同的信号传输环境，即各段信号传输线14周边的容性负载相一致，从而确保各分支时钟信号在对应的信号传输线14上的损耗时间相一致；据此，本发明实施例进一步保证了各分支时钟信号之间的相位同步。

至此，本发明实施例提供的时钟相位控制电路不仅基于原提供的一路时钟信号生成了能够提供于算子群的多路时钟信号（即多路分支时钟信号），同时还实现了所分发出的多路分支时钟信号，其相互之间能够保持高精度的相位同步，在本发明实施例的技术方案中该相互之间相位同步的误差可小于2ps/5000ps，即小于万分之四。

基于上述，为了实现相位高精度同步的多路分支时钟信号中各分支时钟信号的相位调控，本发明实施例设置相位调节模块20。调相输入端21与对应的时钟发送端12之间的距离忽略不计，或者调相输入端21与对应的时钟发送端12可重合，或者调相输入端21与对应的时钟发送端12共用。

相位调节模块20中，调相输入端21与调相输出端22是一一对应关系，调相输出端22与延迟单元23是一一对应关系。其中，延迟单元23设置于对应的调相输入端21和对应的调相输出端22之间，时钟发送端12发送的分支时钟信号通过对应的调相输入端21输入至对应的延迟单元23，延迟单元23基于自身结构特征使得分支时钟信号发生相应的延迟；各调相输入端21与对应的调相输出端22之间均设置延迟单元23，从而可通过对各延迟单元23的自身结构特征进行对应的调节或者具体、针对性的设置，使得各调相输入端21输入的分支时钟信号通过对应的延迟单元23可实现对应的延迟。

至此，本发明实施例提供的时钟相位控制电路，对于相位高精度同步的多路分支时钟信号，其中的任意一路分支时钟信号可通过对应的延迟单元23进行对应的延迟，且在本发明实施例的技术方案中该延迟的最短时长可短至5ps，其它延迟时长可以是多个最短延迟时长(5ps)的叠加，例如10ps、15ps、20ps、25ps…等，本发明实施例由此实现了相位高精度交错的多路分支时钟信号的生成。而将所生成的相位高精度交错相位的多路分支时钟信号分别通过对应的调相输出端22同时提供至算子群，即可实现该算子群内多个算子单元的细颗粒度的分组启动，即使得高密度算子单元以细颗粒度交错相位进行切换，以此有效降低了该算子群内多算子产生的瞬间噪声冲击的叠加，该算子群的功耗噪声被有效抑制，保证了该算子群的良好运算性能。其中，算子群内的一组算子单元与一个发生了对应延迟的分支时钟信号是一一对应关系，且在本发明实施例的技术方案中分支时钟信号发生对应延迟的误差可小于1ps，ps为时间单位，1ps＝10^-12秒。

在本发明的一种实施方式中，可选地，等距分发单元13包括：依次分布的N级分发级，其中，N为正整数；每一级分发级设置有多个分发节点；

第1级分发级的所有分发节点分布在一个第1级菱形的边上，第1级菱形的各个角是90°（即第1级菱形是正菱形，是旋转了方向的正方形），第1级菱形以时钟接收端11为中心（也即以时钟接收端11所在的位置为中心）；第1级分发级的所有分发节点，分别通过信号传输线14连接于第1级菱形的中心（也即连接于时钟接收端11）；并且，第1级分发级的各分发节点，与第1级菱形的中心之间的信号传输线14的长度相同（也即与时钟接收端11之间的信号传输线14的长度相同）；

第n级分发级的所有分发节点分布在至少一个第n级菱形的边上，第n级菱形的各个角是90°（即第n级菱形是正菱形，是旋转了方向的正方形），其中，1＜n≤N，n为正整数；第n级菱形以对应的第n-1级菱形上的分发节点为中心（也即以对应的第n-1级菱形上的分发节点所在的位置为中心）；第n级分发级的所有分发节点，分别通过信号传输线14连接于对应的第n级菱形的中心（也即连接于对应的第n级菱形的中心处的分发节点）；并且，第n级分发级的各分发节点，与对应的第n级菱形的中心之间的信号传输线14的长度相同（也即与对应的第n级菱形的中心处的分发节点之间的信号传输线14的长度相同）；

第N级分发级的分发节点与时钟发送端12一一对应，第N级分发级的各分发节点通过信号传输线14与对应的时钟发送端12连接；并且，第N级分发级的各分发节点，与对应的时钟发送端12之间的信号传输线14的长度相同。

具体地，分发节点实质上是时钟分发模块10中的信号传输线14上的结点（本发明实施例中的结点的含义为常规树形结构中的结点的含义）。每一级分发级上的分发节点的具体数目根据实际情况的需要而定，即各级分发级上的分发节点的数目可相同也可不同。

第1级分发级的所有分发节点分布在一个第1级菱形的边上，而第n级分发级的所有分发节点分布在至少一个第n级菱形的边上，这样分布是因为，第1级分发级的所有分发节点的上一级结点均为时钟接收端11，而第n级分发级的所有分发节点的上一级结点为第n-1级分发级的所有分发节点中的任意的一个分发节点或者任意的多个分发节点。分布在第1级菱形的边上的分发节点，实质上可通过在第1级菱形的四条边上根据实际情况需要做任意选取得到；同理，分布在第n级菱形的边上的分发节点，可通过在该第n级菱形的四条边上根据实际情况需要做任意选取得到。

第1级分发级的分发节点与时钟接收端11之间的信号传输线14的走线，和第n级分发级的分发节点与对应的第n-1级分发级的分发节点之间的信号传输线14的走线，以及第N级分发级的分发节点与对应的时钟发送端12之间的信号传输线14的走线均采用曼哈顿距离（Manhattan Distance）方式，本发明实施例据此设置第1级分发级的各分发节点与第1级菱形的中心之间的信号传输线14的长度相同，且第n级分发级的各分发节点与对应的第n级菱形的中心之间的信号传输线14的长度相同，以及第N级分发级的各分发节点，与对应的时钟发送端12之间的信号传输线14的长度相同，本发明实施例将此种信号的分发方式可理解为菱形等距式节点分发方式；其中，第N级分发级的分发节点与时钟发送端12一一对应且分发节点通过信号传输线14与对应的时钟发送端12连接意味着，在时钟分发模块10中，时钟接收端11与任意一个时钟发送端12之间的信号传输线14上均具有N个分发节点，N的具体大小由实际情况的需要而定。

即本发明实施例提供的等距分发单元13，使得时钟接收端11与任意一个时钟发送端12之间的信号传输线14上均具有N个分发节点，与此同时，第1级分发级的各分发节点与第1级菱形的中心之间的信号传输线14的长度相同，且第n级分发级的各分发节点与对应的第n级菱形的中心之间的信号传输线14的长度相同，以及第N级分发级的各分发节点，与对应的时钟发送端12之间的信号传输线14的长度相同，从而使得时钟接收端11与各个时钟发送端12之间的信号传输线14的长度相同，而各分支时钟信号分别所历经的信号传输线14正是时钟接收端11分别与各个时钟发送端12之间的信号传输线14，从而在确保时钟相位控制电路能够向算子群提供多路时钟信号的基础上，保证了各分支时钟信号在时钟接收端11与时钟发送端12之间的等距传输，以此保证了各分支时钟信号之间的相位同步。

示例性地，图2是本发明实施例提供的一种等距分发单元的结构示意图，参考图2，等距分发单元13包括依次分布的3级分发级，130表示分发节点，140表示信号传输线；

第1级分发级的所有分发节点分布在一个第1级菱形131的边上，第1级菱形以时钟接收端11为中心，第1级分发级的所有分发节点分别通过信号传输线14连接于第1级菱形131的中心，第1级分发级的各分发节点与第1级菱形131的中心之间的信号传输线14的长度相同，均为L1。第2级分发级的所有分发节点分布在两个第2级菱形的边上，第2级菱形以对应的第1级菱形上的分发节点为中心，第2级分发级的所有分发节点分别通过信号传输线14连接于对应的第2级菱形的中心，第2级分发级的各分发节点与对应的第2级菱形的中心之间的信号传输线14的长度相同，均为L2。

第3级分发级的所有分发节点分布在两个第3级菱形的边上，第3级菱形以对应的第2级菱形上的分发节点为中心，第3级分发级的所有分发节点分别通过信号传输线14连接于对应的第3级菱形的中心，第3级分发级的各分发节点与对应的第3级菱形的中心之间的信号传输线14的长度相同，均为L3。第3级分发级的分发节点与时钟发送端12一一对应且分发节点通过信号传输线14与对应的时钟发送端12连接，第3级分发级的各分发节点，与对应的时钟发送端12之间的信号传输线14的长度相同，均为L4。

继续参考图2可以看出， 时钟接收端11与任意一个时钟发送端12之间的信号传输线14上均具有3个分发节点，进而根据上述，时钟接收端11与各个时钟发送端12之间的信号传输线14的长度相同，即长度均为L1+L2+L3+L4。还需说明的是，图2中仅是示例性地示意出了第1级分发级的9个分发节点中的两个分发节点所分别对应的第2级菱形，其余七个分发节点所分别对应的第2级菱形未示意出；且仅示例性地示意出了第2级分发级的部分分发节点，仅示例性地示意出了第2级分发级的部分分发节点中的两个分发节点所分别对应的第3级菱形，其余分发节点所分别对应的第3级菱形未示意出；以及仅示例性地示意出了第3级分发级的部分分发节点和相位调节模块20的部分时钟发送端12。

本发明实施例提供的等距分发单元13，以上述的菱形等距式节点分发方式（也可以理解为菱形物理拓扑性节点结构）实现了时钟信号的一路到多路和多路到多路的分支以及实现了各分发时钟信号之间相位同步，除此之外，设置菱形物理拓扑性节点结构的还一个好处在于：将时钟相位控制电路集成时，为芯片内部其它电路或者模块的存在带来了灵活性，即在布置菱形物理拓扑性节点结构的过程中若遇到其它电路或者模块的物理阻挡，只需在未阻挡的地方继续向下一级分发级拓扑即可，从而并不会影响菱形物理拓扑性节点结构的布置也不会影响到其它电路或者模块。

示例性地，图3是本发明实施例提供的一种布置菱形物理拓扑性节点结构的过程中所涉及的附图，参考图3，障碍单元（第一障碍单元31、第二障碍单元32、第三障碍单元33和第四障碍单元34）即上述的芯片中的其它电路或者模块，目标单元40可以是下一级分发级的分发节点也可以是时钟发送端12。在图3中，第1级分发级的分发节点与第2级分发级的分发节点之间的信号传输线14是走线于第一障碍单元31和第二障碍单元32未阻挡的地方，第2级分发级的分发节点与目标单元40之间的信号传输线14是走线于第一障碍单元31和第四障碍单元34未阻挡的地方。

在上述各实施例的基础上，在本发明的一种实施方式中，可选地，第n级分发级的分发节点与对应的第n级菱形的中心之间的信号传输线14的长度，等于第n-1级分发级的分发节点与对应的第n-1级菱形的中心之间的信号传输线14的长度的二分之一；第N级分发级的分发节点与对应的时钟发送端12之间的信号传输线14的长度，等于第N级分发级的分发节点与对应的第N级菱形的中心之间的信号传输线14的长度的二分之一；其中，第1级分发级的分发节点与时钟接收端11之间的信号传输线14的长度为既定长度，即图2中的L1为既定长度，既定长度为时钟相位控制电路对应的算子群的算子单元的物理位置范围的既定对顶角之间的曼哈顿距离的四分之一。

算子群的算子单元的物理位置范围的形状为矩形，对顶角是矩形的左下顶角与右上顶角或者是矩形的左上顶角与右下顶角，优选地，当矩形的左下顶角与右上顶角之间的曼哈顿距离大于左上顶角与右下顶角之间的曼哈顿距离时选择左下顶角与右上顶角为既定对顶角，当矩形的左下顶角与右上顶角之间的曼哈顿距离小于左上顶角与右下顶角之间的曼哈顿距离时选择左上顶角与右下顶角为既定对顶角，当矩形的左下顶角与右上顶角之间的曼哈顿距离等于左上顶角与右下顶角之间的曼哈顿距离时，选择左下顶角与右上顶角为既定对顶角或者选择左上顶角与右下顶角为既定对顶角；而算子群的算子单元的物理位置范围是随机分布在芯片内部。

本发明实施例这样设置，相较于将第n级分发级的分发节点与对应的第n级菱形的中心之间的信号传输线14的长度进行任意设置（例如设置为该长度等于第n-1级分发级的分发节点与对应的第n-1级菱形的中心之间的信号传输线14的长度的三分之一、五分之一等），更利于在布置等距分发单元13的过程中进行各段信号传输线14的长度计算时，可简单计算地保证时钟接收端11与各个时钟发送端12之间的信号传输线14的长度相同，且更利于可简单计算地设置能够触及（也即连接至）所有算子单元的物理分布位置。

示例性地，图4是本发明实施例提供的一种算子群的算子单元的物理位置范围的示意图，参考图4并结合图2，50表示算子单元，60表示时钟相位控制电路对应的算子群的算子单元的物理位置范围，既定对顶角为左下顶角62与右上顶角61，时钟接收端11可位于物理位置范围60的中心，时钟接收端11与右上顶角61之间的曼哈顿距离为H（H等于左下顶角62与右上顶角61之间曼哈顿距离的二分之一），则既定长度L1等于H/2，且L2等于L1/2，L3等于L2/2；L4等于L3/2。

在上述各实施例的基础上，在本发明的一种实施方式中，可选地，抗干扰单元包括：介质层和金属屏蔽层；介质层位于金属屏蔽层与信号传输线14的外表面之间；金属屏蔽层用于吸收干扰信号。其中，介质层的材质为芯片工艺中的特殊填充材料，例如聚酰亚胺；分布于信号传输线14的周围、四周或者附近的能够对信号传输线14工作起到干扰作用的信号均被认为是信号传输线14的干扰信号。

在本发明的一种实施方式中，可选地，金属屏蔽层为地线或者电源线；或者，抗干扰单元中的部分金属屏蔽层为地线而部分金属屏蔽层为电源线；抗干扰单元与信号传输线14位于同一层和/或不同层。

具体地，当抗干扰单元和信号传输线14的形状均为长方体形时，若抗干扰单元位于信号传输线14一相对的两侧，则抗干扰单元与信号传输线14位于同层或者不同层，若抗干扰单元位于信号传输线14两相对的两侧，则抗干扰单元位于信号传输线14的四周。

示例性地，图5是本发明实施例提供的一种抗干扰单元的剖面结构示意图，参考图5，图5中还示意出了信号传输线14，金属屏蔽层为地线150，介质层151填充于金属屏蔽层与信号传输线14之间，金属屏蔽层与介质层构成抗干扰单元，抗干扰单元位于信号传输线14的一相对的两侧且抗干扰单元与信号传输线14位于同层，此时的抗干扰单元可消除来自信号传输线14的同层的电磁干扰。将抗干扰单元这样同层设置，使得抗干扰单元的耗材较少从而制作成本较低，且使得时钟分发模块10内的任意段信号传输线14均具有相同的信号传输环境，各段信号传输线14周边的容性负载相一致，从而确保各分支时钟信号在对应的信号传输线14上的损耗时间相一致，保证了各分支时钟信号之间高精度的相位同步。当然，本发明实施例提供的抗干扰单元除了可以设置在时钟分发模块10内的每段信号传输线14的两侧，也可以按需设置抗干扰单元位于时钟分发模块10内的部分信号传输线14的两侧，在此不做具体限定。

在图5所示意的抗干扰单元的结构的基础上，图6是本发明实施例提供的另一种抗干扰单元的剖面结构示意图，参考图6，抗干扰单元还位于信号传输线14的另一相对的两侧且抗干扰单元与信号传输线14还位于不同层，即此时抗干扰单元位于信号传输线14的四周，而与信号传输线14位于不同层的抗干扰单元可消除来自信号传输线14的不同层的电磁干扰。将抗干扰单元设置于信号传输线14的四周，能够消除来自信号传输线14的四周的电磁干扰，可更好地使得时钟分发模块10内的任意段信号传输线14均具有相同的信号传输环境，更好的保证了各分支时钟信号之间高精度的相位同步。

图7是本发明实施例提供的另一种抗干扰单元的俯视结构示意图，参考图7，图7中还示意出了信号传输线14，抗干扰单元位于信号传输线14的一相对的两侧且抗干扰单元与信号传输线14位于同层，介质层填充于金属屏蔽层与信号传输线14之间，抗干扰单元中的部分金属屏蔽层为地线150而部分金属屏蔽层为电源线152，图7中，以竖条纹的填充图案示意出了金属屏蔽层为电源线，以及在图7至图5中，以斜条纹的填充图案示意出了金属屏蔽层为地线，以菱形小格的填充图案示意出了介质层，以黑点的填充图案示意出了信号传输线14。

在上述各实施例的基础上，在本发明的一种实施方式中，可选地，抗干扰单元与信号传输线14位于同一层且时钟分发模块10还包括补偿单元（图中未示意出）；补偿单元位于至少部分两相邻的分发级之间，补偿单元包括至少一个容性补偿部，容性补偿部内嵌于抗干扰单元中的介质层中并与抗干扰单元中的金属屏蔽层连接；补偿单元用于调节对应的两相邻的分发级中，靠近时钟接收端11的分发级的对应的分发节点的电容。

具体地，两相邻的分发级例如是第n-1级分发级与第n级分发级，因第n-1级分发级相较于第n级分发级更靠近时钟接收端11，故第n-1级分发级为靠近时钟接收端11的分发级。若第n级分发级对应的多个第n级菱形中，其中一个第n级菱形上的分发节点的数目大于其中另一个第n级菱形上的分发节点的数目，则分发节点数目较少的第n级菱形的中心处的分发节点的负载，小于分发节点数目较多的第n级菱形的中心处的分发节点的负载，即此时两个第n级菱形各自中心处的分发节点所带的负载存在差异，也即两个第n级菱形分别对应的第n-1级的分发节点所带的负载存在差异。

负载差异是造成延时偏差的一个主要因素。本发明实施例针对于此设置补偿单元，补偿单元可以在等距分发单元13的各两相邻的分发级之间均进行设置，也可以只在等距分发单元13的部分两相邻的分发级之间进行设置，具体可以根据实际情况的需要进行设置。可选地，两个第n级菱形各自中心处的分发节点所带的负载存在差异时，将补偿单元设置于所带负载较小的分发节点与对应的第n级菱形之间，以增加所带负载较小的分发节点的容性负载，以此消除与所带负载较大的分发节点之间的容性负载差异，从而消除容性负载差异带来的延时偏差，保证各分支时钟信号之间的高精度相位同步。其中，具体可以将补偿单元设置于所带负载较小的分发节点与对应的第n级菱形上的分发节点之间的信号传输线14上。

容性补偿部的形状可以是任意的规则形状，在本发明的一种实施方式中，可选地，容性补偿部的形状为长方体形，以在保证容性补偿部的功能的前提下简化容性补偿部的制作工艺。

示例性地，图8是本发明实施例提供的一种容性补偿部的俯视结构示意图，参考图8，图8中还示意出了信号传输线14以及抗干扰单元中的金属屏蔽层150和介质层151，因为需要将容性补偿部160内嵌于介质层151中，故可以将介质层151的沿金属屏蔽层指向信号传输线14的厚度设置的较厚一些。另外，信号传输线14的相对的两侧的容性补偿部160的数目可以相同也可以不同，图8中仅是示例性的示意出相同的情况（图8中示例性地示意了信号传输线14的相对的两侧的容性补偿部160的数目均为5个），且位于信号传输线14的同侧的两相邻的容性补偿部160之间具有间距，容性补偿部160与信号传输线14之间以介质层151作为填充，而容性补偿部160连接于金属屏蔽层。此外，容性补偿部160还可以与金属屏蔽层一体设置以简化制作工艺，此时容性补偿部160的材质与金属屏蔽层的材质为同种材料。

在上述各实施例的基础上，可选地，时钟分发模块10还包括：多个中继单元；中继单元设置于信号传输线14上，沿信号传输线14的延伸方向，两相邻的中继单元之间具有间距。

具体地，中继单元可以是反相器或者缓冲器，时钟分发模块10中相邻的两段信号传输线14之间通过中继单元连接（沿信号传输线14的延伸方向），以利于中继单元稳定信号传输线14所传输信号的电平幅度和电平转换速度等，即保证信号传输线14所传输信号的稳定传输，以进一步保证各分支时钟信号的高精度相位同步。中继单元可挂载于集成有时钟相位控制电路的芯片的电源网络中，从而通过电源网络对中继单元供电。

示例性地，图9是本发明实施例提供的一种中继单元设置于时钟分发模块中时所涉及的设置示意图，参考图9，图9中还示意出了信号传输线14，两相邻的中继单元17之间的信号传输线14的长度可以是大于两相邻的分发级上分发节点之间的信号传输线14的长度，也可以是等于，还可以是小于。实质上，中继单元具有有效工作长度，中继单元在大于其有效工作长度之外的地方无法实施自身功能，据此，两相邻的中继单元17之间的信号传输线14的长度可以等于中继单元的有效工作长度（沿信号传输线14的延伸方向）。

在本发明的一种实施方式中，可选地，沿信号传输线14的延伸方向，多个中继单元等间距分布在信号传输线14上。这里需要说明的是，沿信号传输线14的延伸方向，位于第n级分发级的左侧（且最靠近第n级分发级）的中继单元与位于第n级分发级的右侧（且最靠近第n级分发级）的中继单元之间的信号传输线14的总长度为中继单元的有效工作长度，示例性地，参考图9，位于第n级分发级的分发节点的左侧（且最靠近第n级分发级）的中继单元为中继单元17-2，位于第n级分发级的分发节点的右侧（且最靠近第n级分发级）的中继单元为中继单元17-3、中继单元17-4和中继单元17-5，则中继单元17-2与分发节点之间的信号传输线14的长度s1、中继单元17-3与分发节点之间的信号传输线14的长度s2、中继单元17-4与分发节点之间的信号传输线s3以及中继单元17-5与分发节点之间的信号传输线s4四者之和为中继单元的有效工作长度，而中继单元17-2与中继单元17-1之间的信号传输线14的长度s0也为中继单元的有效工作长度。

在上述各实施例的基础上，在本发明的一种实施方式中，可选地，延迟单元23包括：调相基本单元；调相基本单元包括第一中继元件、第二中继元件、第一选择元件和第二选择元件；第一中继元件的输入端和第二中继元件的输入端连接后作为调相基本单元的输入端；调相基本单元的输入端与对应的调相输入端21连接；

第一中继元件的输出端通过延迟迂回路径，分别与第一选择元件的第一输入端和第二选择元件的第二输入端连接；第二中继元件的输出端，分别与第一选择元件的第二输入端和第二选择元件的第一输入端连接；

第一选择元件的第三输入端接入选择信号；选择信号用于控制第一选择元件的第一输入端的导通或者关断，和控制第一选择元件的第二输入端的导通或者关断，以使第一选择元件的输出端输出第一输入端输入的信号或者第二输入端输入的信号；第一选择元件的输出端作为调相基本单元的输出端；调相基本单元的输出端与调相输出端22连接；第二选择元件的第三输入端接地；调相基本单元用于控制对应的调相输入端21输入的分支时钟信号的相位发生对应延迟迂回路径的基础延时时长的延时；

其中，第一中继元件的数目为至少一个；多个第一中继元件相互串联连接，两相邻的第一中继元件中，前一个第一中继元件的输出端与后一个第一中继元件的输入端连接。

具体地，调相输入端21与调相基本单元的输入端是一一对应的关系，调相基本单元的输出端与调相输出端22是一一对应的关系。中继元件可以是反相器或者缓冲器，即中继元件和中继单元可以为同种器件，选择元件可以是二选一选择器或多选一选择器。调相基本单元使得分支时钟信号的相位所发生的延迟为基础延时时长，且基础延时时长的大小取决于延迟迂回路径的特性，延迟迂回路径的特性包括但不限于是延迟迂回路径的信号传输线14的长度。这里，分支时钟信号经过一个延迟迂回路径即可延迟一个基础延时时长，分支时钟信号不经过延迟迂回路径便基本没有额外延迟，分支时钟信号经过多个相同的延迟迂回路径即可延迟多个基础延时时长。

第二选择元件为第一选择元件的冗余选择元件。考虑到第一选择元件中，由于第一选择元件的自身半导体器件的电气特征，使得第一选择元件的第一输入端对应的负载与第一选择元件的第二输入端对应的负载可能存在一定差异，本发明实施例设置第一中继元件的输出端分别与第一选择元件的第一输入端和第二选择元件的第二输入端连接，且第二中继元件的输出端分别与第一选择元件的第二输入端和第二选择元件的第一输入端连接，以消除这种可能存在的负载差异，使得第一选择元件的第一输入端输入的信号和第一选择元件的第二输入端输入的信号分别在第一选择元件中发生延迟时，两者所发生的延迟相同，从而保证延迟单元23对分支时钟信号的精准调相。

示例性地，图10是本发明实施例提供的一种调相基本单元的结构示意图，参考图10，调相基本单元包括一个第一中继元件2300、一个第二中继元件2301、一个第一选择元件2302和一个第二选择元件2303；第一中继元件的输入端和第二中继元件的输入端连接后作为调相基本单元的输入端；第一中继元件的输出端通过延迟迂回路径2304分别与第一选择元件2302的第一输入端和第二选择元件2303的第二输入端连接；第二中继元件2301的输出端分别与第一选择元件2302的第二输入端和第二选择元件2303的第一输入端连接；第一选择元件2302的第三输入端接入选择信号D；第一选择元件2302的输出端作为调相基本单元的输出端；第二选择元件2303的第三输入端接地。

当延迟迂回路径2304的信号传输线的长度大于中继元件的有效工作长度时，需在延迟迂回路径上增添中继元件，使得每间隔中继元件的一个有效工作长度便设置一个中继元件，从而保证分支时钟信号在延迟迂回路径上的稳定传输。

示例性地，图11是本发明实施例提供的另一种调相基本单元的结构示意图，参考图11，与图10不同的是，调相基本单元包括两个第一中继元件，即第一中继元件2300-1和第一中继元件2300-2；第一中继元件2300-1的输入端和第二中继元件2301的输入端连接后作为调相基本单元的输入端，第一中继元件2300-2设置于第一中继元件2300-1的输出端与第一选择元件2302的第一输入端之间的延迟迂回路径2304上，即第一中继元件2300-1的输出端与第一中继元件2300-2的输入端连接，第一中继元件2300-2的输出端分别与第一选择元件2302的第一输入端和第二选择元件2303的第二输入端连接。其中，第一中继元件2300-1和第一中继元件2300-2之间的延迟迂回路径2304的信号传输线的长度小于或等于中继元件的有效工作长度。

在本发明的一种实施方式中，可选地，延迟单元23包括：多个调相基本单元；多个调相基本单元相互串联连接，其中，两相邻的调相基本单元中，前一个调相基本单元的输出端与后一个调相基本单元的输入端连接；多个相互串联连接的调相基本单元基于基础延时时长，控制对应的调相输入端21输入的分支时钟信号的相位发生相应的延迟。

具体地，多个调相基本单元相互串联连接后构成延时链，分支时钟信号基于延时链即可延迟多个基础延时时长。例如基础延时时长是5ps，那么当延时链中串联有两个调相基本单元时，通过延时链的分支时钟信号即可延迟10ps。

示例性地，图12是本发明实施例提供的另一种延迟单元的结构示意图，参考图12，延迟单元23包括三个相互串联连接的调相基本单元230，则分支时钟信号通过图12所示意的延迟单元23时即可延迟15ps。

综上所述，本发明实施例的时钟相位控制电路，其主要发明构思至少包括：

首先，设置时钟分发模块，时钟分发模块包括时钟接收端、等距分发单元和多个时钟发送端；

时钟接收端通过等距分发单元分别连接各个时钟发送端；

等距分发单元包括依次分布的N级分发级，每一级分发级设置有多个分发节点；其中，第1级分发级的所有分发节点分布在一个第1级菱形的边上，第1级菱形以时钟接收端为中心，第1级分发级的所有分发节点分别通过信号传输线连接于第1级菱形的中心，第1级分发级的各分发节点与第1级菱形的中心之间的信号传输线的长度相同；第n级分发级的所有分发节点分布在至少一个第n级菱形的边上，第n级菱形以对应的第n-1级菱形上的分发节点为中心，第n级分发级的所有分发节点，分别通过信号传输线连接于对应的第n级菱形的中心，第n级分发级的各分发节点，与对应的第n级菱形的中心之间的信号传输线的长度相同；第N级分发级的分发节点与时钟发送端一一对应，第N级分发级的各分发节点通过信号传输线与对应的时钟发送端连接，第N级分发级的各分发节点，与对应的时钟发送端之间的信号传输线的长度相同；1＜n≤N，n和N均为正整数；

其中，第1级分发级的分发节点与时钟接收端之间的信号传输线的长度为既定长度第n级分发级的分发节点与对应的第n级菱形的中心之间的信号传输线的长度，等于第n-1级分发级的分发节点与对应的第n-1级菱形的中心之间的信号传输线的长度的二分之一；第N级分发级的分发节点与对应的时钟发送端之间的信号传输线的长度，等于第N级分发级的分发节点与对应的第N级菱形的中心之间的信号传输线的长度的二分之一；

其次，设置时钟分发模块还包括抗干扰单元，抗干扰单元设置于时钟分发模块内的各段信号传输线的一相对的两侧，抗干扰单元与信号传输线位于同层，抗干扰单元可包括地线和介质层，介质层位于信号传输线与地线之间，由此可将各分支时钟信号之间的相位同步的精度至少提高1个数量级，比如150ps的差异可以降到15ps的差异；

设置时钟分发模块还包括补偿单元，补偿单元包括至少一个容性补偿部，容性补偿部内嵌于，第n-1级分发级的分发节点中所带负载较小的分发节点与对应的第n级菱形上的分发节点之间的介质层中并与地线连接，由此可将各分支时钟信号之间的相位同步的精度进一步至少提高1个数量级，比如15ps的差异可以降到1.5ps的差异；

设置时钟分发模块还包括多个中继单元，中继单元设置于时钟分发模块中的信号传输线上，即两相邻的中继单元之间通过信号传输线连接，且两相邻的中继单元之间的信号传输线的长度为中继单元的有效工作长度；

最后，设置相位调节模块，相位调节模块包括延迟单元、多个调相输入端和多个调相输出端；

调相输入端与时钟发送端一一对应连接，调相输出端与调相输入端一一对应；一个调相输入端与对应的一个调相输出端之间设置一个延迟单元；

延迟单元包括至少一个调相基本单元，当延迟单元包括多个调相基本单元时，多个调相基本单元相互串联连接，两相邻的调相基本单元中前一个调相基本单元的输出端与后一个调相基本单元的输入端连接；

调相基本单元包括第一中继元件、第二中继元件、第一选择元件和第二选择元件；第一中继元件的输入端和第二中继元件的输入端连接后作为调相基本单元的输入端；第一中继元件的输出端通过延迟迂回路径分别与第一选择元件的第一输入端和第二选择元件的第二输入端连接；第二中继元件的输出端分别与第一选择元件的第二输入端和第二选择元件的第一输入端连接；第一选择元件的第三输入端接入选择信号；第一选择元件的输出端作为调相基本单元的输出端；第二选择元件的第三输入端接地。

本发明实施例提供的时钟相位控制电路，不仅基于原提供的一路时钟信号实现了相位高精度同步的多路分支时钟信号，还实现了相位高精度同步的多路分支时钟信号中各分支时钟信号的高精度的相位延迟，将相位高精度延迟的多路分支时钟信号提供至对应的算子群即可实现对多个算子单元的细颗粒度的相位调节。并且，本发明实施例提供的时钟相位控制电路，不论是其中的等距分发单元、抗干扰单元、补偿单元还是延迟单元，其结构，耗材成本较低，易于制作实用性较高，因此本发明实施例提供的时钟相位控制电路，不仅实现了前述技术效果，而且具有成本低及易于制作的优点。

还需说明的是，在实际中设置本发明实施例提供的时钟相位控制电路时，可以根据本发明实施例的主要发明构思，按照实际所需的分支时钟信号的数目、实际所需的各分支时钟信号的延迟大小、实际信号传输线将面临的信号传输环境、分发节点所带负载大小以及算子群的物理拓扑结构参数等各个参数下进行定制，可直接定制于对应的芯片中，也可以先定制后再集成于对应的芯片中，因此，采用本发明实施例的主要发明构思所制作的不同参数的时钟相位控制电路均属于本发明的保护范围。

本发明实施例还提供一种芯片，芯片包括如上述任意实施例提供的时钟相位控制电路，芯片还包括多个算子单元；算子单元与调相输出端一一对应且连接，调相输出端向对应的算子单元输入发生了相应的延迟的分支时钟信号，以使算子单元根据发生了相应的延迟的分支时钟信号进行运算；其中，这里是算子单元属于算子群，多个算子单元可对应一个算子群也可以对应多个算子群，且在细颗粒度调相时每个算子单元自成一组。当然也可以根据实际需要将至少一个算子单元划分为一组，此时该至少一个算子单元连接于同一个调相输出端。

本发明实施例提供的芯片与本发明实施例提供的时钟相位控制电路两者属于相同的发明构思，能够实现相同的技术效果，重复内容此处不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种时钟相位控制电路，其特征在于，包括：时钟分发模块和相位调节模块；

所述时钟分发模块包括等距分发单元、抗干扰单元、时钟接收端和多个时钟发送端；

所述时钟接收端通过所述等距分发单元分别连接各个所述时钟发送端；所述等距分发单元用于将所述时钟接收端接收的时钟信号，分发为分别从各个所述时钟发送端对应发送的多路分支时钟信号，并用于控制所述时钟接收端与各个所述时钟发送端之间的信号传输线的总长度相同；

所述抗干扰单元的延伸方向与所述信号传输线的延伸方向相同，所述抗干扰单元设置于所述信号传输线的至少相对的两侧；所述抗干扰单元用于吸收分布于所述信号传输线的外表面周边的干扰信号；

所述相位调节模块包括延迟单元、多个调相输入端和多个调相输出端；

所述调相输入端与所述时钟发送端一一对应连接；一个所述调相输入端与对应的一个所述调相输出端之间设置一个所述延迟单元；所述延迟单元用于控制对应的所述调相输入端输入的所述分支时钟信号的相位发生相应的延迟，以使对应的所述调相输出端输出发生了相应的延迟的所述分支时钟信号。

2.根据权利要求1所述的时钟相位控制电路，其特征在于，所述等距分发单元包括：依次分布的N级分发级，其中，N为正整数；

每一级所述分发级设置有多个分发节点；

第1级所述分发级的所有所述分发节点分布在一个第1级菱形的边上，所述第1级菱形以所述时钟接收端为中心；

第1级所述分发级的所有所述分发节点，分别通过所述信号传输线连接于所述第1级菱形的中心；并且，第1级所述分发级的各所述分发节点，与所述第1级菱形的中心之间的所述信号传输线的长度相同；

第n级所述分发级的所有所述分发节点分布在至少一个第n级菱形的边上，其中，1＜n≤N，n为正整数；所述第n级菱形以对应的第n-1级菱形上的所述分发节点为中心；

第n级所述分发级的所有所述分发节点，分别通过所述信号传输线连接于对应的所述第n级菱形的中心；并且，第n级所述分发级的各所述分发节点，与对应的所述第n级菱形的中心之间的所述信号传输线的长度相同；

第N级所述分发级的所述分发节点与所述时钟发送端一一对应，第N级所述分发级的各所述分发节点通过所述信号传输线与对应的所述时钟发送端连接；并且，第N级所述分发级的各所述分发节点，与对应的时钟发送端之间的信号传输线的长度相同。

3.根据权利要求2所述的时钟相位控制电路，其特征在于，

第n级所述分发级的所述分发节点与对应的所述第n级菱形的中心之间的所述信号传输线的长度，等于第n-1级所述分发级的所述分发节点与对应的所述第n-1级菱形的中心之间的所述信号传输线的长度的二分之一；第N级所述分发级的分发节点与对应的时钟发送端之间的信号传输线的长度，等于第N级所述分发级的分发节点与对应的第N级菱形的中心之间的信号传输线的长度的二分之一。

4.根据权利要求1所述的时钟相位控制电路，其特征在于，所述抗干扰单元包括：介质层和金属屏蔽层；

所述介质层位于所述金属屏蔽层与所述信号传输线的外表面之间；所述金属屏蔽层用于吸收所述干扰信号。

5.根据权利要求4所述的时钟相位控制电路，其特征在于，所述金属屏蔽层为地线或者电源线；或者，所述抗干扰单元中的部分所述金属屏蔽层为地线而部分所述金属屏蔽层为电源线；

所述抗干扰单元与所述信号传输线位于同一层和/或不同层。

6.根据权利要求2所述的时钟相位控制电路，其特征在于，所述抗干扰单元包括：介质层和金属屏蔽层；所述介质层位于所述金属屏蔽层与所述信号传输线的外表面之间；所述金属屏蔽层用于吸收所述干扰信号；所述抗干扰单元与所述信号传输线位于同一层；

所述时钟分发模块还包括：补偿单元；

所述补偿单元位于至少部分两相邻的所述分发级之间；

所述补偿单元包括至少一个容性补偿部；所述容性补偿部内嵌于所述介质层中并与所述金属屏蔽层连接；所述补偿单元用于调节对应的两相邻的所述分发级中，靠近所述时钟接收端的所述分发级的对应的所述分发节点的电容。

7.根据权利要求6所述的时钟相位控制电路，其特征在于，所述容性补偿部的形状为长方体形。

8.根据权利要求1~6任一项所述的时钟相位控制电路，其特征在于，所述时钟分发模块还包括：多个中继单元；

所述中继单元设置于所述信号传输线上；沿所述信号传输线的延伸方向，两相邻的所述中继单元之间具有间距。

9.根据权利要求8所述的时钟相位控制电路，其特征在于，沿所述信号传输线的延伸方向，多个所述中继单元等间距分布在所述信号传输线上。

10.根据权利要求1所述的时钟相位控制电路，其特征在于，所述延迟单元包括：调相基本单元；

所述调相基本单元包括第一中继元件、第二中继元件、第一选择元件和第二选择元件；

所述第一中继元件的输入端和所述第二中继元件的输入端连接后作为所述调相基本单元的输入端；所述调相基本单元的输入端与对应的所述调相输入端连接；

所述第一中继元件的输出端通过延迟迂回路径，分别与所述第一选择元件的第一输入端和所述第二选择元件的第二输入端连接；所述第二中继元件的输出端，分别与所述第一选择元件的第二输入端和所述第二选择元件的第一输入端连接；

所述第一选择元件的第三输入端接入选择信号；所述选择信号用于控制所述第一选择元件的第一输入端的导通或者关断，和控制所述第一选择元件的第二输入端的导通或者关断，以使所述第一选择元件的输出端输出第一输入端输入的信号或者第二输入端输入的信号；所述第一选择元件的输出端作为所述调相基本单元的输出端；所述调相基本单元的输出端与所述调相输出端连接；

所述第二选择元件的第三输入端接地；所述调相基本单元用于控制对应的所述调相输入端输入的所述分支时钟信号的相位发生对应所述延迟迂回路径的基础延时时长的延迟；

其中，所述第一中继元件的数目为至少一个；多个所述第一中继元件相互串联连接，两相邻的所述第一中继元件中，前一个所述第一中继元件的输出端与后一个所述第一中继元件的输入端连接。

11.根据权利要求10所述的时钟相位控制电路，其特征在于，所述延迟单元包括：多个所述调相基本单元；

多个所述调相基本单元相互串联连接，其中，两相邻的所述调相基本单元中，前一个所述调相基本单元的输出端与后一个所述调相基本单元的输入端连接；多个相互串联连接的所述调相基本单元基于所述基础延时时长，控制对应的所述调相输入端输入的所述分支时钟信号的相位发生相应的延迟。

12.一种芯片，其特征在于，包括如权利要求1-11任一项所述的时钟相位控制电路，所述芯片还包括多个算子单元；

所述算子单元与所述调相输出端一一对应且连接，所述调相输出端向对应的所述算子单元输入发生了相应的延迟的所述分支时钟信号，以使所述算子单元根据发生了相应的延迟的所述分支时钟信号进行运算。

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