CN114626267A - 芯片失效分析方法、装置、电子设备及存储介质 - Google Patents

芯片失效分析方法、装置、电子设备及存储介质 Download PDF

Info

Publication number
CN114626267A
CN114626267A CN202210271551.6A CN202210271551A CN114626267A CN 114626267 A CN114626267 A CN 114626267A CN 202210271551 A CN202210271551 A CN 202210271551A CN 114626267 A CN114626267 A CN 114626267A
Authority
CN
China
Prior art keywords
chip
stress value
failure
predicted stress
real
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210271551.6A
Other languages
English (en)
Inventor
林炜彦
肖乐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Wingtech Information Technology Co Ltd
Original Assignee
Shanghai Wingtech Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Wingtech Information Technology Co Ltd filed Critical Shanghai Wingtech Information Technology Co Ltd
Priority to CN202210271551.6A priority Critical patent/CN114626267A/zh
Publication of CN114626267A publication Critical patent/CN114626267A/zh
Priority to PCT/CN2022/099743 priority patent/WO2023173612A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G06F30/23—Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G06F30/27—Design optimisation, verification or simulation using machine learning, e.g. artificial intelligence, neural networks, support vector machines [SVM] or training a model
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/084—Backpropagation, e.g. using gradient descent
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2113/00—Details relating to the application field
    • G06F2113/18—Chip packaging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/02—Reliability analysis or reliability optimisation; Failure analysis, e.g. worst case scenario performance, failure mode and effects analysis [FMEA]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Mathematical Physics (AREA)
  • Computational Linguistics (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Biophysics (AREA)
  • Biomedical Technology (AREA)
  • Data Mining & Analysis (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Geometry (AREA)
  • Computer Hardware Design (AREA)
  • Medical Informatics (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本申请实施例公开一种芯片失效分析方法、装置、电子设备及存储介质，该方法包括：将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型；主板包括一个或多个测试芯片；通过芯片失效分析模型输出每个真实跌落姿态下各个测试芯片受到的预测应力值，并根据每个真实跌落姿态下各个测试芯片受到的预测应力值生成与每个真实跌落姿态对应的预测应力值数组；从主板中检测到一个或多个失效芯片时，根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态。实施本申请实施例，能够准确、高效地复现芯片的失效场景，从而实现对芯片的失效分析。

Description

芯片失效分析方法、装置、电子设备及存储介质
技术领域
本申请涉及故障诊断技术领域，具体涉及一种芯片失效分析方法、装置、电子设备及存储介质。
背景技术
近几年来，随着消费电子行业的发展，人们对于电子设备的质量和可靠性要求不断提高，因此对于电子元器件的失效分析也变得越来越重要。在电子元器件的生产、测试和使用阶段，失效分析可以找出电子元器件的失效原因和失效机理，有利于及时纠正设计和研制中的错误。
在目前的消费电子行业中，跌落可靠性测试常常被用于对电子元器件进行失效分析。根据跌落姿态是否确定可以将跌落可靠性测试分为定向跌落测试、随机跌落测试。其中对于手机产品，滚筒跌落测试为典型的随机跌落测试，用以评估手机的耐冲击性能。
滚筒跌落测试为重复自动化跌落测试，跌落姿态是不确定的，在经过一定次数的跌落测试过后，结构可靠性较差的整机芯片存在脱焊行为，芯片的脱焊会造成功能失效问题。在问题的暴露的第一时间，需要分析芯片脱焊的失效机理，在整个失效机理复现、方案整改过程中，失效场景的确认毫无疑问很关键的一环，失效场景的正确推理可以有效的辅助问题得到解决以及研发周期的缩短。在失效场景复现后，结构、硬件工程师依据仿真工程师复现的失效机理，出具方案进行可靠性优化，对问题进行关闭。
现有的对失效场景复现的方法通常是分析人员基于扎实的力学理论度以及丰富的失效分析经验，快速定位到问题的原因，直接根据失效现象分析出失效场景。但是这个方法的关键在于工程师的分析能力和技术能力，但是对于大部分工程师来说，需要大量的项目经验和扎实的理论基础才能很好地进行推测，即便是很优秀的工程师，也存在很大的误判的可能性。因此，如何根据失效状况准确、高效地推理出失效场景成为了滚筒跌落失效分析中关键的技术问题。
发明内容
本申请实施例公开了一种芯片失效分析方法、装置、电子设备及存储介质，能够准确、高效地复现芯片的失效场景，从而实现对芯片的失效分析。
本申请实施例公开一种芯片失效分析方法，其特征在于，所述方法包括：
将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型；所述主板包括一个或多个测试芯片；
通过所述芯片失效分析模型输出每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值，并根据每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值生成与每个所述真实跌落姿态对应的预测应力值数组；
从所述主板中检测到一个或多个失效芯片时，根据每个所述失效芯片在所述多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致所述失效芯片失效的目标跌落姿态。
作为一种可选的实施方式，所述根据每个所述失效芯片在所述多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致所述失效芯片失效的目标跌落姿态，包括：
确定最大预测应力值对应的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态；所述最大预测应力值是根据所述失效芯片在多个所述真实跌落姿态分别对应的预测应力值数组中的预测应力值确定出的。
作为一种可选的实施方式，其特征在于，所述方法还包括：
对各个所述预测应力值数组中的各个所述预测应力值按照从大到小的顺序进行排序，根据所述排序结果以及各个所述真实跌落姿态确定复现矩阵；所述复现矩阵的每一行包括一个真实跌落姿态以及与所述真实跌落姿态对应的进行排序后的所述预测应力值；
以及，所述确定最大预测应力值对应的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态，包括：
针对每个所述失效芯片，按顺序查询所述复现矩阵包括的各个列，直至查询出第一个与所述失效芯片对应的预测应力值作为所述最大预测应力值；
将所述最大预测应力值所在行包括的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态。
作为一种可选的实施方式，其特征在于，所述方法还包括：
对各个所述预测应力值数组中的各个所述预测应力值按照从大到小的顺序进行排序，根据所述排序结果以及所述真实跌落姿态确定复现矩阵；所述复现矩阵的每一行包括一个真实跌落姿态以及与所述真实跌落姿态对应的进行排序后的所述预测应力值；
将所述复现矩阵中的各个所述预测应力值映射成与各个所述预测应力值分别对应的所述测试芯片的编号；
以及，所述确定最大预测应力值对应的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态，包括：
针对每个所述失效芯片，按顺序查询所述复现矩阵包括的各个列，直至查询出第一个与所述失效芯片对应的编号；第一个查询出的所述编号是所述最大预测应力值对应的测试芯片的编号；
将第一个查询出的所述编号所在行包括的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态。
作为一种可选的实施方式，其特征在于，所述方法还包括：
基于每个所述真实跌落姿态对应的预测应力值数组，将所述预测应力值数组中最小应力值对应的测试芯片作为待选可靠芯片；
将所述待选可靠芯片中出现重复字数最多的测试芯片作为可靠芯片。
作为一种可选的实施方式，其特征在于，所述方法还包括：
将所述可靠芯片存储入参考优化方案库；所述参考优化方案库包括所述可靠芯片对应的项目号以及所述可靠芯片的结构信息；
通过所述参考优化方案库向所述项目号对应的设备发送包括所述可靠芯片的结构信息的解决方案。
作为一种可选的实施方式，其特征在于，所述方法还包括：
获取所述主板的多个样本跌落姿态以及每个所述样本跌落姿态下各个所述测试芯片受到的样本应力值；
将所述样本跌落姿态以及每个所述样本跌落姿态下各个所述测试芯片受到的样本应力值输入到待训练的芯片失效分析模型中，得到所述待训练的芯片失效分析模型输出的训练应力值；
根据所述样本应力值以及所述训练应力值计算训练损失，并根据所述训练损失对所述待训练的芯片失效分析模型的权值参数进行调整，以得到训练完成的芯片失效分析模型。
本申请实施例公开一种芯片失效分析装置，所述装置包括：
输入模块，用于将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型；所述主板包括一个或多个测试芯片；
预测模块，用于通过所述芯片失效分析模型输出每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值，并根据每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值生成与每个所述真实跌落姿态对应的预测应力值数组；
确定模块，用于从所述主板中检测到一个或多个失效芯片时，根据每个所述失效芯片在所述多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致所述失效芯片失效的目标跌落姿态。
本申请实施例公开一种电子设备，包括存储器及处理器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器实现本申请实施例公开的任意一种芯片失效分析方法。
本申请实施例公开一种计算机可读存储介质，其存储计算机程序，其中，所述计算机程序使得计算机执行本申请实施例公开的任意一种芯片失效分析方法。
与相关技术相比，本申请实施例具有以下有益效果：
将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型中，以输出主板包括的一个或多个测试芯片在每个真实跌落姿态下受到的预测应力值，根据每个真实跌落姿态下各个测试芯片受到的预测应力值生成与每个真实跌落姿态对应的预测应力值数组；在从主板中检测到失效芯片时，从预测应力值数组中查询出与失效芯片对应的真实跌落姿态作为导致失效芯片失效的目标跌落姿态。本申请实施例通过芯片失效分析模型输出各个测试芯片在每个真实跌落姿态下对应的预测应力值，以获得与每个真实跌落姿态对应的预测应力值数组，并且根据预测应力值数组快速地确定出失效芯片的目标跌落姿态，能够准确、高效地复现芯片的失效场景，从而实现对芯片的失效分析。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例公开的一种芯片失效分析系统的结构示意图；
图2是本申请实施例公开的一种芯片失效分析方法的流程示意图；
图3是本申请实施例公开的一种滚筒跌落场景示意图；
图4是本申请实施例公开的另一种芯片失效分析方法的流程示意图；
图5是本申请实施例公开的另一种芯片失效分析方法的流程示意图；
图6是本申请实施例公开的一种专家系统架构的流程示意图；
图7是本申请实施例公开的另一种芯片失效分析方法的流程示意图；
图8是本申请实施例公开的一种神经网络训练与预测实例的流程示意图；
图9是本申请实施例公开的一种芯片失效分析装置的结构示意图；
图10是本申请实施例公开的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，本申请实施例及附图中的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请实施例公开了一种芯片失效分析方法、装置、电子设备及存储介质，能够准确、高效地复现芯片的失效场景。以下分别进行详细说明。
图1是本申请实施例公开的一种芯片失效分析系统的结构示意图。本申请实施例提供的芯片失效分析方法，可以应用于如图1所示的芯片失效分析系统中。该芯片失效分析系统包括电子设备101、主板102、测试芯片103、服务器104。
电子设备101可以是个人计算机、笔记本电脑、智能手机、平板电脑和可穿戴设备等，但不限于此。
主板102是电子设备101中最主要的部件之一。主板102可以是个人计算机、笔记本电脑、智能手机、平板电脑和可穿戴设备等电子设备中的主电路板。
测试芯片103可以是主板102中多个芯片中的任意一个芯片。测试芯片103可以是电源管理芯片、存储芯片、射频芯片等，但不限于此。
服务器104可以是独立的服务器或者是多个服务器组成的服务器集群。
其中，电子设备101可以与服务器104可以进行无线通信。
电子设备101可以将主板102的多个真实跌落姿态输入到训练完成的芯片失效分析模型中。可选的，芯片失效分析模型可以是在服务器104中训练完成，并存储在服务器104中。电子设备101可以将主板102的多个真实跌落姿态输入到服务器104中的芯片失效分析模型，通过服务器104的芯片失效分析模型输出每个真实跌落姿态下各个测试芯片103受到的预测应力值，服务器104根据每个真实跌落姿态下各个测试芯片103受到的预测应力值生成预测应力值数组。服务器104可以将预测应力值数组传送回电子设备101中。当电子设备101从主板102中检测到一个或多个失效芯片时，电子设备101根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态。
在另一些可选的实施方式中，芯片失效分析模型可以在服务器104中训练完成，电子设备101可以从服务器104中下载训练完成的芯片失效分析模型；或者，芯片失效分析模型可以直接在电子设备101中训练完成，并存储在电子设备101中。电子设备101可以将主板102的多个真实跌落姿态输入到电子设备101中的芯片失效分析模型，通过电子设备101的芯片失效分析模型输出每个真实跌落姿态下各个测试芯片103受到的预测应力值，电子设备101根据每个真实跌落姿态下各个测试芯片103受到的预测应力值生成预测应力值数组。当电子设备101从主板102中检测到一个或多个失效芯片时，电子设备101根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态。
请参阅图2，图2是本申请实施例公开的一种芯片失效分析方法的流程示意图。失效分析包括复现芯片的失效原因、失效机理，以及给出参考建议。其中，图2所描述的芯片失效分析方法适用于手机、笔记本电脑、可穿戴设备等电子设备以及涉及碰撞分析的领域，本申请实施例不做限定。
如图2所示，该芯片失效分析方法可以包括以下步骤：
201、将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型。
主板可以为手机、笔记本电脑、可穿戴设备等电子设备的主电路板。其中，主板包括一个或多个测试芯片。测试芯片可以是主板上的电源管理芯片、存储芯片、射频芯片等，但不限于此。
对于电子设备，跌落可靠性测试可以采用滚筒跌落测试。滚筒跌落测试为重复自动化跌落测试，在每次滚筒跌落中，电子设备的跌落姿态是不确定的，因此滚筒跌落测试为随机跌落测试。滚筒跌落可以用以评估手机的耐冲击性能，在经过一定次数的跌落测试后，电子设备的主板中结构可靠性较差的芯片存在脱焊行为，芯片的脱焊会造成功能失效，因为可以分析芯片脱焊的失效机理，复现芯片的失效场景。
如图3所述，图3是本申请实施例公开的一种滚筒跌落场景示意图。滚筒跌落场景可以定义为，电子设备正面朝下或背面朝下与地板发生撞击，电子设备四角中一角与地板先发生接触。为将跌落场景参数化，可以建立由x轴、y轴和z轴组成的坐标系，x轴、y轴和z轴互相垂直。坐标系以电子设备的几何中心为原点，z轴与地面垂直，电子设备的主板的跌落姿态可用整个电子设备绕x轴转动角度b、绕y轴转动角度a来表示。因此，真实跌落姿态可以包括电子设备中的主板跌落到地面上时绕x轴的转动角度b以及绕y轴转动角度a。
芯片脱焊主要来源于两类撞击模式：手机屏幕面撞击地面和手机后盖面撞击地面。对于同一类撞击模式，不同的跌落姿态即整机绕几何中心在x轴、y轴的转角(a,b)决定了主板芯片的脱焊风险大小。因此，对于同一类撞击模式，失效场景可用真实跌落姿态(a,b)表述，且两个转角可行域均为[-c,c]，可以将真实跌落姿态离散化。假定有m个跌落姿态，真实跌落姿态可表示为：(aj,bj)，其中j∈[1,m]，j为整数；aj,bj∈[-c,c]。
典型芯片封装方式有圆形焊球、方形焊球，对于同类别的封装方式，可以通过计算整机在跌落工况下芯片焊球的应力值来表征。其中，应力值可以为米塞斯(MISES)应力。对于跌落姿态(a,b)，假定主板上有n颗芯片，芯片焊球的应力值可表示为：misei(aj,bj)，其中i∈[1,n]，i为整数。其中，应力值可以用来对疲劳、破坏等的评价，是弹塑性力学里的一个力学概念，含义是当单元体的形状改变比能达到一定程度，材料开始损伤。因此应力值可以用于表示芯片的失效现象。
可选的，应力值可以通过应力传感器、应变分析软件以及人工计算等方式得到。
在一些实施例中，可以通过有限元分析的方式获得应力值。有限元分析(FEA)是一种预测应力影响的过程，有限元分析可以将实际的连续三维模型划分成有限的单元，以得到各个单元对应的应力值。有限元建模(FEM)可以将几何模型利用正确、适度的有限单元进行网格划分，以得到有限元模型。有限元模型是用以模拟结构力学特性的仿真模型。
在一种可选的实施方式中，可以建立以样本跌落姿态(a,b)为自变量的参数化有限元仿真模型，通过有限元分析得到在每个样本跌落姿态下主板中各个测试芯片受到的样本应力值。有限元分析能够精确地获取在每个样本跌落姿态下各个测试芯片受到的样本应力值，可以通过少量的计算获取大量的训练样本集，节省了计算成本。
202、通过芯片失效分析模型输出每个真实跌落姿态下各个测试芯片受到的预测应力值，并根据每个真实跌落姿态下各个测试芯片受到的预测应力值生成与每个真实跌落姿态对应的预测应力值数组。
其中，每个真实跌落姿态对应一个预测应力值数组，每个预测应力值数组包括主板中各个测试芯片在相同真实跌落姿态下分别对应的预测应力值。预测应力值可以用于描述测试芯片的失效现象。可选的，预测应力值可以是预测米塞斯(MISES)应力值。
芯片失效分析模型可以是神经网络模型。将样本跌落姿态以及每个样本跌落姿态下各个测试芯片受到的样本应力值作为芯片失效分析模型的训练样本集，训练样本集包括输入数据集和输出数据集。输入数据集为(aj,bj)，其中j∈[1,m]，j为整数；aj,bj∈[-c,c]；输出数据集为misei(aj,bj)，其中i∈[1,n]，i为整数。由于在滚筒跌落测试中，跌落姿态与应力值之间的高度非线性关系，可以采用神经网络进行函数逼近，得到主板跌落姿态与应力值之间的映射关系。通过将真实跌落姿态输入到训练完成的芯片失效分析模型中，可以预测每个真实跌落姿态下各个测试芯片受到的预测应力值。
203、当从主板中检测到一个或多个失效芯片时，根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态。
失效芯片可以是由于脱焊导致的功能失效的测试芯片。假设对主板上同一类封装形式的各个测试芯片进行号码标识，测试芯片名称可用chipi表示，即第i号测试芯片名称为chipi，对于失效场景(aj,bj)，即第i号芯片的应力值为misei(aj,bj)。
由于在滚筒跌落测试过程中，假设s号测试芯片发生脱焊，表征s号测试芯片的预测应力值最大，即：misei(aj,bj)max＝mises(aj,bj) (1)
其中，
Figure BDA0003553513160000091
为真实跌落姿态，misei(aj,bj)max为各个测试芯片在真实跌落姿态
Figure BDA0003553513160000092
下的预测应力值的最大值；mises(aj,bj)为s号测试芯片在真实跌落姿态
Figure BDA0003553513160000093
下的预测应力值。
假定两个测试芯片同时发生脱焊，这种情况较少发生，如s号、h号测试芯片同时发生脱焊，两个测试芯片均标识为最大值，不区分大小，多个测试芯片脱焊时表征方法一致，有：misei(aj,bj)max＝mises(aj,bj),miseh(aj,bj) (2)
也就是说，在一个跌落姿态下，哪个芯片最先发生脱焊，说明该芯片受到的应力值是最大的。
在一些实施例中，从主板中检测到一个或多个失效芯片时，确定最大预测应力值对应的真实跌落姿态作为导致失效芯片失效的目标跌落状态。最大预测应力值是根据失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值确定出的。
示例性的，当检测到一个失效芯片时，从与多个真实跌落姿态分别对应的预测应力值数组中，查询该失效芯片在各个真实跌落姿态下的预测应力值，将最大的预测应力值对应的真实跌落姿态作为导致失效芯片失效的目标跌落状态。当检测到N个失效芯片时，重复上述步骤N次。N为大于或等于1的正整数。
在一种可选的实施方式中，可以利用应力值阈值来判断导致失效芯片失效的目标跌落姿态。示例性的，将失效芯片在各个真实跌落姿态分别对应的预测应力值与应力值阈值比较，将大于应力值阈值的预测应力值对应的一个或多个真实跌落姿态确定为导致失效芯片失效的目标跌落姿态。也就是说，导致失效芯片失效的可以是多个真实跌落姿态造成的，利用应力值阈值可以判断出多个失效场景。可选的，调整应力值阈值至适合的数值，可以将大于应力值阈值的唯一一个预测应力值对应的真实跌落姿态确定为导致失效芯片失效的目标跌落姿态。
本申请实施例通过芯片失效分析模型输出各个测试芯片在每个真实跌落姿态下对应的预测应力值，以获得与每个真实跌落姿态对应的预测应力值数组，并且根据预测应力值数组中与失效芯片对应的预测应力值，快速地确定出与失效芯片对应的目标跌落姿态，从而准确、高效地复现芯片的失效场景，实现对芯片的失效分析。
在相关技术中，为了将失效场景复现，还可以将可能性最大的场景进行建模计算，通过仿真分析计算结果与失效现象的比对，导出失效场景。但是建模计算的关键在于数据覆盖度，通过少量的计算不足以覆盖失效场景，但是通过大量的计算去覆盖失效场景所带来的是巨额计算费用。按照超算中心计费标准-0.06元/cpu/h，单个场景计算耗费48cpu、22h,单个场景仿真计算费用63元，如以a,在进行数据覆盖时，如果以1度进行覆盖，计算题量为121，计算费用约为0.7万人民币，如果以0.1度进行覆盖，计算题量为12100，计算费用约为70万人民币。数据覆盖度过小，覆盖精度不足，数据覆盖量增大，需要付出巨额的计算成本。
因此，本申请实施例将跌落姿态作为失效场景，将应力值作为失效现象，通过芯片失效分析模型建立失效场景与失效现象之间的函数关系，将失效场景和失效现象参数化，节省了大量的计算成本，可以根据芯片的失效现象准确、高效、低成本地推理出芯片的失效场景。
需要说明的是，在一些可能的实施例中，前述的芯片失效分析方法不仅适用于芯片脱焊，也可以适用于其他电子器件的脱焊，比如电容、晶体管、继电器、传感器等。
请参阅图4，图4是本申请实施例公开的另一种芯片失效分析方法的流程示意图。如图4所示，该方法包括以下步骤：
401、将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型。
其中，芯片失效分析模型可以是神经网络模型。
402、通过芯片失效分析模型输出每个真实跌落姿态下各个测试芯片受到的预测应力值，并根据每个真实跌落姿态下各个测试芯片受到的预测应力值生成与每个真实跌落姿态对应的预测应力值数组。
在主板上有N个测试芯片，通过芯片失效分析模型可以得到在真实跌落姿态(aj,bj)下，第i号测试芯片的归一化的预测应力值为
Figure BDA0003553513160000101
真实跌落姿态中的aj为主板跌落到地面上时绕y轴的转动角度，bj为主板跌落到地面上时绕x轴的转动角度。
403、对各个预测应力值数组中的各个预测应力值按照从大到小的顺序进行排序，根据排序结果以及各个真实跌落姿态确定复现矩阵。
复现矩阵的每一行包括一个真实跌落姿态以及与真实跌落姿态对应的进行排序后的预测应力值。可选的，预测应力值可以是归一化后的预测应力值。
考虑单个测试芯片脱焊的测试结果，当只有第k号测试芯片发生脱焊，那么在真实跌落姿态(aj,bj)下，对于所有测试芯片，第k号测试芯片的真实预测应力值最大，misei(aj,bj)max＝misek(aj,bj)。
为实现失效场景复现，将
Figure BDA0003553513160000111
以测试芯片的名称为自变量进行大小排序，存入预测应力值数组：failrefn(aj,bj)，有：
failref1(aj,bj)>failref2(aj,bj)>failref3(aj,bj)>....>failrefn(aj,bj) (3)
Figure BDA0003553513160000112
Figure BDA0003553513160000113
其中，failrefn(aj,bj)为单行n列数组，每个failrefn(aj,bj)与一个真实跌落姿态对应，数组中每一列的元素包括该真实跌落姿态下各个测试芯片受到的预测应力值。
为了高效地将失效场景复现，可以生成复现矩阵。
对于m个真实跌落姿态，可构建m行n+2列的复现矩阵failrefm,n+2：
Figure BDA0003553513160000114
可见，由于真实跌落姿态包括主板跌落到地面上的两个转动角度aj和bj，因此复现矩阵的第一列可以包括真实跌落姿态中的转动角度aj，第二列可以包括真实跌落姿态中的转动角度bj。
由公式(3)、(4)、(5)，可将(6)中的数据进行等价变换，如公式(7)所示：
Figure BDA0003553513160000115
在一些实施例中，在通过步骤301～303确定复现矩阵之后，可以将复现矩阵中的预测应力值映射成与各个预测应力值分别对应的测试芯片的编号；针对每个失效芯片，按顺序查询复现矩阵包括的各个列，直至查询出第一个与失效芯片对应的编号；第一个查询出的编号是最大预测应力值对应的测试芯片的编号；将第一个查询出的编号所在行包括的真实跌落姿态作为导致失效芯片失效的目标跌落状态。
将预测应力值映射测试芯片的编号，能够提高失效芯片的失效场景复现的效率。将本申请实施例的芯片失效分析方法应用于计算能力弱的小型设备上时，将预测应力值映射成测试芯片的编号可以取得更快的计算速度；或者，在每次失效分析都需要查找大量的数据量时，将预测应力值映射成测试芯片的编号也可以取得更快的计算速度。根据测试芯片的编号能够更直观、快速地在复现矩阵中查询与失效芯片对应的编号，从而高效地确定与失效芯片对应的失效场景，即目标跌落姿态。
示例性的，进一步利用公式(1)所示的映射关系，对公式(7)进行映射变换到具体的测试芯片的编号上，映射关系见公式(8)。
Figure BDA0003553513160000121
其中，w1、w2为预测应力值数组中的元素位置。
结合公式(7)、(8)得到公式(9)：
Figure BDA0003553513160000122
其中，s、e、h、o、u、v∈[1,n]，n为整数。
示例性的，对于单个失效芯片，假设失效芯片的编号是k，失效场景复现流程如下：
1)在跌落测试中检测到失效芯片，获取失效芯片的编号k；
2)遍历failref2m,3；也就是遍历复现矩阵的第三列，第三列包括在每个真实跌落姿态下最大的预测应力值对应的测试芯片的编号；
3)failref2m,3＝k；在第三列中查询有没有编号为k的测试芯片，将编号为k的测试芯片确定为失效芯片；
4)失效场景：am,bm；在查询到第三列存在编号k后，k在复现矩阵中所在的行对应的跌落姿态am,bm，即失效场景。
对于多个失效芯片，假定失效芯片数量为q个，那么对公式(10)进行遍历，对满足失效芯片的编号与公式(10)匹配的失效场景进行提取，与单个失效芯片的失效场景复现流程相近。
failref2m,3、failref2m,4.....failref2m,q+2 (10)
404、针对每个失效芯片，按顺序查询复现矩阵包括的各个列，直至查询出第一个与失效芯片对应的预测应力值作为最大预测应力值。
根据公式(7)，对各个预测应力值数组中的各个预测应力值按照从大到小的顺序进行排序，可见，复现矩阵的第三列包括与每个真实跌落姿态对应的最大的预测应力值，第四列包括与每个真实跌落姿态对应的第二大的预测应力值，以此类推。因此针对每个失效芯片，可以从包括最大的预测应力值的列开始查询，也就是从复现矩阵的第三列开始查询，直到查询到第一个与失效芯片对应的预测应力值作为最大预测应力值。
在一些可选的实施方式中，可以对各个预测应力值数组中的各个预测应力值按照从大到小的顺序进行排序，根据排序结果确定应力值矩阵。应力值矩阵中可以不包括真实跌落姿态，但是应力值矩阵的每一行都与一个真实跌落姿态对应。可选的，可以给应力值矩阵的每一行进行标号，每一行的标号与每一个真实跌落姿态对应。应力值矩阵的每一行包括同一真实跌落姿态下按照从大到小的顺序进行排序后的各个测试芯片的预测应力值。针对每个失效芯片，按顺序查询应力值矩阵包括的各个列，直至查询出第一个与失效芯片对应的预测应力值作为最大预测应力值。因此，可以从应力值矩阵的第一列开始查询，直至查询出第一个与失效芯片对应的预测应力值作为最大预测应力值。
405、将最大预测应力值所在行包括的真实跌落姿态作为导致失效芯片失效的目标跌落状态。
将最大预测应力值在复现矩阵中所在的行对应的真实跌落姿态作为导致失效芯片的目标跌落状态。目标跌落状态是失效芯片的跌落状态。
本申请实施例根据真实跌落姿态以及与每个真实跌落姿态对应的预测应力值数组确定了复现矩阵，复现矩阵中包括了各个真实跌落姿态以及与各个真实跌落姿态对应的预测应力值数组，通过将各个预测应力值数组中的各个预测应力值按照从大到小的顺序进行排序，在检测失效芯片时，能够快速地按顺序遍历复现矩阵的各个列，直至查找出与失效芯片对应的预测应力值，提高了对芯片进行失效场景复现以及失效分析的效率。
请参阅图5，图5是本申请实施例公开的另一种芯片失效分析方法的流程示意图。
501、将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型。
502、通过芯片失效分析模型输出每个真实跌落姿态下各个测试芯片受到的预测应力值，并根据每个真实跌落姿态下各个测试芯片受到的预测应力值生成与每个真实跌落姿态对应的预测应力值数组。
503、从主板中检测到一个或多个失效芯片时，根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态。
504、基于每个真实跌落姿态对应的预测应力值数组，将预测应力值数组中最小应力值对应的测试芯片作为待选可靠芯片。
待选可靠芯片是在每个预测应力值数组中应力值最小的测试芯片。
505、将待选可靠芯片中出现重复字数最多的测试芯片作为可靠芯片。
预测应力值最小说明测试芯片最不容易发生脱焊。因此可以从待选可靠芯片中统计出重复次数最多的测试芯片作为可靠芯片。在待选可靠芯片中重复次数最多的测试芯片在最多个真实跌落姿态下受到的预测应力值都是最小的，因此为可靠的。
在一些实施例中，也可以通过复现矩阵来确定可靠芯片。对于公式(9)中的复现矩阵的第n+2列进行处理，即最后一列。处于该列的测试芯片在失效场景下可靠性最高。比如，公式(9)中编号为h的测试芯片为失效场景(a1，b1)下可靠性最高的测试芯片，编号为o的测试芯片为失效场景(a2，b2)下可靠性最高的测试芯片，以此类推。在最后一列中统计出重复次数最多的测试芯片作为可靠芯片，可靠芯片的局部结构设计、硬件布局较优异。
通过如下流程可以解析出在多个失效场景下可靠性较优异的芯片：
1)提取公式(9)
Figure BDA0003553513160000151
中的最后一列；
2)获取最后列：
Figure BDA0003553513160000152
3)重复性统计：统计该最后列重复性次数最多的测试芯片的编号；
4)将测试芯片的编号对应到测试芯片的名称；
5)存储入参考优化方案库，标记方式为：项目号+芯片名称
506、将可靠芯片存储入参考优化方案库。
参考优化方案库可以包括可靠芯片的名称、可靠芯片对应的项目号以及可靠芯片的结构信息。结构信息可以包括可靠芯片的硬件布局、局部结构布局、安装结构以及在整个电路主板中的电路布局等。
507、通过参考优化方案库向项目号对应的设备发送包括可靠芯片的结构信息的解决方案。
在一些实施例中，可以将本申请实施例嵌入到LINUX集群计算监控提交平台中，以解决滚筒跌落测试中测试芯片脱焊的失效复现问题；同时，可以将专家系统嵌入到该LINUX集群计算监控提交平台中，借助该平台的计算、监控、提交能力，衍生出处理专项问题的专家系统模块。专家系统是可以模拟人类专家解决领域问题的计算机程序系统。
可选的，项目号可以对应一个电子设备，或者对应多个电子设备；项目号也可以是专家系统项目池中建立的各个项目对应的编号。
可选的，在专家系统中，可以将失效芯片的失效场景发送到失效芯片对应的项目号，然后通过参考优化方案库向失效芯片所在的项目号对应的设备发送解决方案。解决方案可以是针对失效芯片的失效场景以及失效芯片的结构设计中存在的问题发送的解决方案，并且基于可靠芯片的结构信息为失效芯片提供优化的结构设计方案。专家系统不仅可以实现失效场景复现，还可以给出参考优化方案，有效推动了解决芯片脱焊失效问题的项目进程。
请参阅图6，图6是本申请实施例公开的一种专家系统架构的流程示意图。专家系统的项目池中存在项目名分别为pro_1、pro_2……pro_n的多个项目；在每个项目下测试到芯片失效时，可以将所有项目的芯片脱焊问题通过建立场景参数化有限元模型，计算获取初始训练样本；进而通过神经网络进行函数逼近，以获取预测数据，预测数据可以是预测应力值；预测数据可以用作两方面，一方面用于复现当前项目中检测到的失效芯片的失效场景，另一方面将优秀局部芯片的安装结构导出到资源池中，同时资源池依据优秀局部芯片的名称向当前项目推送参考解决方案。
在失效场景复现的问题上，现有的处理方案存在过度依赖于设计员的个体工程分析能力、存在误判的可能性、耗费昂贵的计算费用的问题，滞碍了项目进程的推动。在失效场景复现之后，针对失效机理提出可靠性优化方案以解决失效问题，也过度依赖于设计员的个体工程分析能力，因为领域的专家有限。因此本申请实施例中基于神经网络的芯片失效分析的专家系统不仅能够以低计算成本，精准地复现失效场景，并且能够对失效问题提供丰富且优异的参考优化方案。
请参阅图7，图7是本申请实施例公开的另一种芯片失效分析方法的流程示意图。
701、获取主板的多个样本跌落姿态以及每个样本跌落姿态下各个测试芯片受到的样本应力值。
样本跌落姿态可以包括主板跌落到地面上时绕x轴的转动角度b以及绕y轴转动角度a，可选的，可以通过有限元分析的方式获得每个样本跌落姿态下各个测试芯片受到的样本应力值。将样本跌落姿态以及每个样本跌落姿态下各个测试芯片受到的样本应力值作为芯片失效分析模型的训练样本集。其中，芯片失效分析模型可以是神经网络模型，训练样本集包括输入样本集和输出样本集。输入样本集为样本跌落姿态(aj,bj)，其中j∈[1,m]，j为整数；aj,bj∈[-c,c]；输出样本集为样本应力值misei(aj,bj)，其中i∈[1,n]，i为整数。
示例性的，假定c＝5,则可行域为[-5,5]，转角取值间隔d＝2度，样本跌落姿态m＝36,则初始化训练样本数量为36，样本跌落姿态如表1所示，建立以转角(a,b)为自变量的参数化有限元仿真模型，比如，可以通过有限元软件可进行建立。
Figure BDA0003553513160000161
Figure BDA0003553513160000171
表1样本跌落姿态实例化
训练方法如图8所示，图8是本申请实施例公开的一种神经网络训练与预测实例的流程示意图。
为了更直观地对输入样本集进行逆向映射，可以将训练样本集归一化到区间[-1，1]，将训练样本集中的样本跌落姿态和样本应力值归一化，如下公式(11)、(12)、(13)所示：
Figure BDA0003553513160000172
Figure BDA0003553513160000173
Figure BDA0003553513160000174
其中，aj和bj为样本跌落姿态(aj,bj)中的两个转动角度，其中j∈[1,m]，j为整数，表示样本跌落姿态的个数；aj,bj∈[-c,c]，c为样本跌落姿态中转动角度aj和bj的区间；
Figure BDA0003553513160000175
和
Figure BDA0003553513160000176
为样本跌落姿态中转动角度aj和bj归一化后的结果，区间在[-1，1]；misei(aj,bj)为样本应力值，其中i∈[1,n]，i为整数；misei(aj,bj)mid为每个样本跌落姿态下各个测试芯片受到的样本应力值的中间值；misei(aj,bj)max为每个样本跌落姿态下各个测试芯片受到的样本应力值的最大值；misei(aj,bj)min为每个样本跌落姿态下各个测试芯片受到的样本应力值的最小值；
Figure BDA0003553513160000177
为将样本应力值归一化后的结果，区间在[-1，1]。
根据公式(11)、(12)、(13)，归一化的输入样本集为：
Figure BDA0003553513160000178
归一化的输出样本集为：
Figure BDA0003553513160000179
在训练过程中，将样本跌落姿态与样本应力值进行归一化处理，可以缩短神经网络的训练速度，使得数据更加地直观。
702、将样本跌落姿态以及每个样本跌落姿态下各个测试芯片受到的样本应力值输入到待训练的芯片失效分析模型中，得到待训练的芯片失效分析模型输出的训练应力值。
在一些实施例中，可以将归一化后的输入样本集
Figure BDA0003553513160000181
和归一化后的输出样本集
Figure BDA0003553513160000182
作为训练样本集输入到待训练的芯片失效分析模型中。
703、根据样本应力值以及训练应力值计算训练损失，并根据训练损失对待训练的芯片失效分析模型的权值参数进行调整，以得到训练完成的芯片失效分析模型。
由于在滚筒跌落测试中，跌落姿态与应力值之间的高度非线性关系，可以采用神经网络进行函数逼近，得到主板跌落姿态与应力值之间的映射关系。
其中，作为一种可选的实施方式，可以建立最小规格的神经网络，神经网络的输入层具有两个神经元，输出层具有n个神经元，与测试芯片的数量等同，为保证拟合模型的高度非线性，包含至少一层隐藏层，实际隐藏层的层数与隐藏层的神经元数量可根据实际训练情况调整，激活函数采用经典函数sigmod函数，反向传播方法采用经典方法-最速下降法，该神经网络的搭建可以通过例如Python的scikit-leam等开源库进行快速搭建，具体不作限定。
计算的损失可以是L1损失、L2损失、交叉熵损失等，但不限于此。
利用训练样本集对神经网络进行训练，对输入样本集与输出样本集的函数关系进行逼近，得到神经网络的权值参数，利用函数关系来表述芯片失效分析模型，得到映射关系式：
Figure BDA0003553513160000183
其中，f为函数关系；
Figure BDA0003553513160000184
为归一化的跌落姿态，
Figure BDA0003553513160000185
为归一化的应力值。
704、将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型。
在一些实施例中，可以将训练过程中样本跌落姿态的转角取值间隔细化，作为预测数据集输入到训练完成的芯片失效分析模型中。示例性的，当输入样本集为样本跌落姿态(aj,bj)，其中j∈[1,m]，j为整数；aj,bj∈[-c,c]；输出样本集为样本应力值misei(aj,bj)，其中i∈[1,n]，i为整数。其中，c＝5,则可行域为[-5,5]，转角取值间隔d＝2度，样本跌落姿态m＝36,则初始化训练样本数量为36，样本跌落姿态如表1所示。为了进行整个可行域的细分预测，可以将转角取值间隔d＝2度变更为转角取值间隔d＝0.1度，因此用于预测的真实跌落姿态为(aj,bj)，其中j∈[1,m]，m＝3600，也就是说，输入到训练完成的预测输入样本集包括3600个跌落姿态。
705、通过芯片失效分析模型输出每个真实跌落姿态下各个测试芯片受到的预测应力值，并根据每个真实跌落姿态下各个测试芯片受到的预测应力值生成与每个真实跌落姿态对应的预测应力值数组。
可以将归一化后的真实跌落姿态
Figure BDA0003553513160000191
输入到如公式(14)所示的训练完成的芯片失效分析模型：
Figure BDA0003553513160000192
得到每个真实跌落姿态下各个测试芯片受到的归一化的预测应力值
Figure BDA0003553513160000193
其中i∈[1,n]，i为整数。
在一些实施例中，可以对各个真实跌落姿态
Figure BDA0003553513160000194
进行逆向映射，即根据公式(11)，得出
Figure BDA0003553513160000195
也就是说，最后可以通过训练完成的芯片失效分析模型预测获取大量的预测数据集：
Figure BDA0003553513160000196
其中，aj和bj为真实跌落姿态(aj,bj)中的真实角度值；
Figure BDA0003553513160000197
归一化后的预测应力值，表示在真实跌落姿态(aj,bj)下，第i号芯片的归一化后的预测应力值为
Figure BDA0003553513160000198
其中i∈[1,n]，i为整数，n为主板上测试芯片的个数。利用真实跌落姿态以及每个真实跌落姿态下各个测试芯片受到的归一化后的预测应力值可以生成与每个真实跌落姿态对应的预测应力值数组。
706、从主板中检测到一个或多个失效芯片时，根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态。
本申请实施例通过少量的有限元计算构建了训练样本集，对芯片失效分析模型进行训练，并且基于训练完成的芯片失效分析模型得到主板跌落姿态与应力值的映射关系，以得到每个真实跌落姿态下各个测试芯片受到的预测应力值，节约了大量的计算成本；并且根据真实跌落姿态以及预测应力值生成预测应力值数组，从预测应力值数组中查询与失效芯片对应的预测应力值，从而得到与失效芯片对应的真实跌落姿态，即失效场景，提高了芯片失效分析的效率。
请参阅图9，图9是本申请实施例公开的一种芯片失效分析装置的结构示意图。该装置可应用于适用于手机、笔记本电脑、可穿戴设备等电子设备，具体不做限定。如图9所示，芯片失效分析装置900可包括：输入模块910、预测模块920、确定模块930。
输入模块910，用于将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型；主板包括一个或多个测试芯片。
预测模块920，用于通过芯片失效分析模型基于主板跌落姿态与应力值的映射关系，对每个真实跌落姿态下各个测试芯片受到的预测应力值进行预测，以得到与每个真实跌落姿态对应的预测应力值数组；
确定模块930，用于从主板中检测到一个或多个失效芯片时，根据每个失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致失效芯片失效的目标跌落姿态；
在一个实施例中，确定模块930，还用于确定最大预测应力值对应的真实跌落姿态作为导致失效芯片失效的目标跌落状态；最大预测应力值是根据失效芯片在多个真实跌落姿态分别对应的预测应力值数组中的预测应力值确定出的。
在一个实施例中，确定模块930，还用于对各个预测应力值数组中的各个预测应力值按照从大到小的顺序进行排序，根据排序结果以及真实跌落姿态确定复现矩阵；复现矩阵的每一行包括一个真实跌落姿态以及与真实跌落姿态对应的进行排序后的预测应力值；
以及，还用于针对每个失效芯片，按顺序查询复现矩阵包括的各个列，直至查询出第一个与失效芯片对应的预测应力值作为最大预测应力值；将最大预测应力值对应的真实跌落姿态作为导致失效芯片失效的目标跌落状态。
在一个实施例中，确定模块930，还用于对各个预测应力值数组中的各个预测应力值按照从大到小的顺序进行排序，根据排序结果以及真实跌落姿态确定复现矩阵；复现矩阵的每一行包括一个真实跌落姿态以及与真实跌落姿态对应的进行排序后的预测应力值；将复现矩阵中的预测应力值映射成测试芯片的编号；
以及，针对每个失效芯片，按顺序查询复现矩阵包括的各个列，直至从测试芯片的编号中查询出第一个与失效芯片对应的编号作为最大预测应力值的编号；将最大预测应力值的编号对应的真实跌落姿态作为导致失效芯片失效的目标跌落状态。
在一个实施例中，芯片失效分析装置900，还用于从在各个真实跌落姿态下预测应力值最小的各个测试芯片中统计出重复次数最多的测试芯片作为可靠芯片。
在一个实施例中，芯片失效分析装置900，还用于将可靠芯片存储入参考优化方案库；参考优化方案库包括可靠芯片对应的项目号以及可靠芯片的结构信息；通过参考优化方案库向可靠芯片对应的项目号发送包括可靠芯片的结构信息的解决方案。
在一个实施例中，芯片失效分析装置900，还包括训练单元；
训练单元，可用于获取主板的多个样本跌落姿态以及每个样本跌落姿态下各个测试芯片受到的样本应力值；
将样本跌落姿态以及每个样本跌落姿态下各个测试芯片受到的样本应力值输入到待训练的芯片失效分析模型中，得到待训练的芯片失效分析模型输出的训练应力值；
根据样本应力值以及训练应力值计算训练损失，并根据训练损失对待训练的芯片失效分析模型的权值参数进行调整，以得到训练完成的芯片失效分析模型。
请参阅图10，图10是本申请实施例公开的一种电子设备的结构示意图。如图10所示，该电子设备1000可以包括：
存储有可执行程序代码的存储器1010；
与存储器1010耦合的处理器1020；
其中，处理器1020调用存储器1010中存储的可执行程序代码，执行本申请实施例公开的任一种芯片失效分析方法。
本申请实施例公开一种计算机可读存储介质，其存储计算机程序，其中，计算机程序被所述处理器执行时，使得所述处理器实现本申请实施例公开的任意一种芯片失效分析方法。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定特征、结构或特性可以以任意适合的方式结合在一个或多个实施例中。本领域技术人员也应该知悉，说明书中所描述的实施例均属于可选实施例，所涉及的动作和模块并不一定是本申请所必须的。
在本申请的各种实施例中，应理解，上述各过程的序号的大小并不意味着执行顺序的必然先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物单元，即可位于一个地方，或者也可以分布到多个网络单元上。可根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
上述集成的单元若以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可获取的存储器中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或者部分，可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干请求用以使得一台计算机设备(可以为个人计算机、服务器或者网络设备等，具体可以是计算机设备中的处理器)执行本申请的各个实施例上述方法的部分或全部步骤。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质包括只读存储器(Read-Only Memory，ROM)、随机存储器(Random Access Memory，RAM)、可编程只读存储器(Programmable Read-only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read Only Memory，EPROM)、一次可编程只读存储器(One-time Programmable Read-Only Memory，OTPROM)、电子抹除式可复写只读存储器(Electrically-Erasable Programmable Read-Only Memory，EEPROM)、只读光盘(CompactDisc Read-Only Memory，CD-ROM)或其他光盘存储器、磁盘存储器、磁带存储器、或者能够用于携带或存储数据的计算机可读的任何其他介质。
以上对本申请实施例公开的一种芯片失效分析方法、装置、电子设备及存储介质进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种芯片失效分析方法，其特征在于，所述方法包括：
将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型；所述主板包括一个或多个测试芯片；
通过所述芯片失效分析模型输出每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值，并根据每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值生成与每个所述真实跌落姿态对应的预测应力值数组；
当从所述主板中检测到一个或多个失效芯片时，根据每个所述失效芯片在所述多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致所述失效芯片失效的目标跌落姿态。
2.根据权利要求1所述的方法，其特征在于，所述根据每个所述失效芯片在所述多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致所述失效芯片失效的目标跌落姿态，包括：
确定最大预测应力值对应的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态；所述最大预测应力值是根据所述失效芯片在多个所述真实跌落姿态分别对应的预测应力值数组中的预测应力值确定出的。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
对各个所述预测应力值数组中的各个所述预测应力值按照从大到小的顺序进行排序，根据所述排序结果以及各个所述真实跌落姿态确定复现矩阵；所述复现矩阵的每一行包括一个真实跌落姿态以及与所述真实跌落姿态对应的进行排序后的所述预测应力值；
以及，所述确定最大预测应力值对应的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态，包括：
针对每个所述失效芯片，按顺序查询所述复现矩阵包括的各个列，直至查询出第一个与所述失效芯片对应的预测应力值作为所述最大预测应力值；
将所述最大预测应力值所在行包括的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态。
4.根据权利要求2所述的方法，其特征在于，所述方法还包括：
对各个所述预测应力值数组中的各个所述预测应力值按照从大到小的顺序进行排序，根据所述排序结果以及所述真实跌落姿态确定复现矩阵；所述复现矩阵的每一行包括一个真实跌落姿态以及与所述真实跌落姿态对应的进行排序后的所述预测应力值；
将所述复现矩阵中的各个所述预测应力值映射成与各个所述预测应力值分别对应的所述测试芯片的编号；
以及，所述确定最大预测应力值对应的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态，包括：
针对每个所述失效芯片，按顺序查询所述复现矩阵包括的各个列，直至查询出第一个与所述失效芯片对应的编号；第一个查询出的所述编号是所述最大预测应力值对应的测试芯片的编号；
将第一个查询出的所述编号所在行包括的真实跌落姿态作为导致所述失效芯片失效的目标跌落状态。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
基于每个所述真实跌落姿态对应的预测应力值数组，将所述预测应力值数组中最小应力值对应的测试芯片作为待选可靠芯片；
将所述待选可靠芯片中出现重复字数最多的测试芯片作为可靠芯片。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
将所述可靠芯片存储入参考优化方案库；所述参考优化方案库包括所述可靠芯片对应的项目号以及所述可靠芯片的结构信息；
通过所述参考优化方案库向所述项目号对应的设备发送包括所述可靠芯片的结构信息的解决方案。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
获取所述主板的多个样本跌落姿态以及每个所述样本跌落姿态下各个所述测试芯片受到的样本应力值；
将所述样本跌落姿态以及每个所述样本跌落姿态下各个所述测试芯片受到的样本应力值输入到待训练的芯片失效分析模型中，得到所述待训练的芯片失效分析模型输出的训练应力值；
根据所述样本应力值以及所述训练应力值计算训练损失，并根据所述训练损失对所述待训练的芯片失效分析模型的权值参数进行调整，以得到训练完成的芯片失效分析模型。
8.一种芯片失效分析装置，其特征在于，包括：
输入模块，用于将主板的多个真实跌落姿态输入到训练完成的芯片失效分析模型；所述主板包括一个或多个测试芯片；
预测模块，用于通过所述芯片失效分析模型输出每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值，并根据每个所述真实跌落姿态下各个所述测试芯片受到的预测应力值生成与每个所述真实跌落姿态对应的预测应力值数组；
确定模块，用于从所述主板中检测到一个或多个失效芯片时，根据每个所述失效芯片在所述多个真实跌落姿态分别对应的预测应力值数组中的预测应力值，确定出导致所述失效芯片失效的目标跌落姿态。
9.一种电子设备，其特征在于，包括存储器及处理器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器实现如权利要求1至7任一所述芯片失效分析方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至7任一所述芯片失效分析方法的步骤。
CN202210271551.6A 2022-03-18 2022-03-18 芯片失效分析方法、装置、电子设备及存储介质 Pending CN114626267A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210271551.6A CN114626267A (zh) 2022-03-18 2022-03-18 芯片失效分析方法、装置、电子设备及存储介质
PCT/CN2022/099743 WO2023173612A1 (zh) 2022-03-18 2022-06-20 芯片失效分析方法、装置、电子设备及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210271551.6A CN114626267A (zh) 2022-03-18 2022-03-18 芯片失效分析方法、装置、电子设备及存储介质

Publications (1)

Publication Number Publication Date
CN114626267A true CN114626267A (zh) 2022-06-14

Family

ID=81901731

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210271551.6A Pending CN114626267A (zh) 2022-03-18 2022-03-18 芯片失效分析方法、装置、电子设备及存储介质

Country Status (2)

Country Link
CN (1) CN114626267A (zh)
WO (1) WO2023173612A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023173612A1 (zh) * 2022-03-18 2023-09-21 上海闻泰信息技术有限公司 芯片失效分析方法、装置、电子设备及存储介质

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5515875B2 (ja) * 2010-03-08 2014-06-11 セイコーエプソン株式会社 転倒検出装置、転倒検出方法
CN108259673A (zh) * 2018-01-31 2018-07-06 广东欧珀移动通信有限公司 电子设备、跌落控制方法及相关产品
CN110162433A (zh) * 2019-04-10 2019-08-23 浙江省北大信息技术高等研究院 芯片失效分析方法、装置、设备及存储介质
CN110196256B (zh) * 2019-06-06 2021-12-14 上海机器人产业技术研究院有限公司 一种半导体器件的机械力失效分析方法
CN114626267A (zh) * 2022-03-18 2022-06-14 上海闻泰信息技术有限公司 芯片失效分析方法、装置、电子设备及存储介质

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023173612A1 (zh) * 2022-03-18 2023-09-21 上海闻泰信息技术有限公司 芯片失效分析方法、装置、电子设备及存储介质

Also Published As

Publication number Publication date
WO2023173612A1 (zh) 2023-09-21

Similar Documents

Publication Publication Date Title
CN110598802B (zh) 一种内存检测模型训练的方法、内存检测的方法及装置
CN107783898B (zh) 移动应用的测试方法及测试设备
CN107633254A (zh) 建立预测模型的装置、方法及计算机可读存储介质
CN113448787B (zh) 晶圆异常分析的方法、装置、电子设备及可读存储介质
CN110969175B (zh) 晶圆处理方法及装置、存储介质和电子设备
CN108268366A (zh) 测试用例执行方法及装置
CN114785696A (zh) 复杂网络节点的重要度评估方法及装置
CN113902121B (zh) 一种电池劣化推测装置校验的方法、装置、设备及介质
CN115081613A (zh) 生成深度学习模型的方法、装置、电子设备及存储介质
CN114626267A (zh) 芯片失效分析方法、装置、电子设备及存储介质
CN115631178A (zh) 自动晶圆缺陷检测方法、系统、设备及存储介质
CN112613257A (zh) 验证方法、装置、电子设备和计算机可读存储介质
CN112686312A (zh) 一种数据分类方法、装置及系统
CN113946983A (zh) 产品可靠性薄弱环节评估方法、装置和计算机设备
CN111738290B (zh) 图像检测方法、模型构建和训练方法、装置、设备和介质
CN116703466A (zh) 基于改进灰狼算法的系统访问量预测方法及其相关设备
CN113627755B (zh) 智能终端工厂的测试方法、装置、设备及存储介质
CN114610645A (zh) 任务可靠性和测试性联合确定方法、装置和计算机设备
CN114116430A (zh) 一种系统可靠性分析方法、装置和设备
CN113257329A (zh) 一种基于机器学习的存储器故障诊断方法
CN111599417A (zh) 溶解度预测模型的训练数据获取方法及装置
CN113159100B (zh) 电路故障诊断方法、装置、电子设备和存储介质
CN115098358B (zh) 一种用于Simulink测试的测试用例优先排序方法
CN116087622B (zh) 检测准确度预测方法、装置、处理设备及存储介质
CN116958607B (zh) 用于目标毁伤预测的数据处理方法和装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination