CN114566587A - 具有NbN SNS约瑟夫森结的超导集成电路及其制备方法 - Google Patents

Abstract

本发明提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法，该超导集成电路包括衬底、功能层、第一隔离层、第一配线部、第二配线部、第二隔离层、第一接地材料层及第二接地材料层，其中，衬底包括基底层及缓冲层，功能层位于缓冲层上表面且包括层叠的底电极、结势垒层及顶电极，第一隔离层覆盖缓冲层上表面及功能层显露表面且设有被第一配线部与第二配线部填充的第一接触孔与第二接触孔，第二隔离层覆盖第一隔离层上表面及第一配线部与第二配线部显露表面且设有第一通孔与第二通孔，第一与第二接地材料层分别填充第一通孔及第二通孔。本发明采用较厚的结势垒层，提升了势垒层覆盖率，无需外接并联电阻，提升了电路集成度。

Description

具有NbN SNS约瑟夫森结的超导集成电路及其制备方法

技术领域

本发明属于超导电子学领域，涉及一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法。

背景技术

超导单磁通量子(SFQ，Single Flux Quantum)电路被发现，其主要利用超导约瑟夫森结作为开关，以超导环路中是否存在单个磁通量子表示逻辑信息，具有高速度和低功耗的优势。超导数字集成电路是以约瑟夫森结为核心单元的多层结构，其电路规模高度依赖于约瑟夫森结所占面积、结的均匀性以及传输线面积等因素。要实现超级计算机这样大规模集成电路的应用，超导芯片的电路需要百万约瑟夫森结量级甚至更高规模的集成度。

目前，超导集成电路的主流是基于超导Nb材料和Nb/Al-AlOx/Nb约瑟夫森结外接并联电阻构成，但由于Nb的小电感、能隙及旁路电阻的存在，限制了电路集成度和高频应用。

硅作为一种常见的半导体材料，成本较低，加工工艺成熟，表面平整度高，均一性好，且在高频段的损耗很低的特点，但是，由于硅衬底上生长的NbN薄膜为多晶结构，界面起伏大，使得硅衬底上约瑟夫森结的临界电流密度、结阵均匀性及重复性不易控制，不适合作为高质量的约瑟夫森结单元的衬底。

因此，急需开发一种集成度高且能稳定形成于硅衬底上的约瑟夫森结单元。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法，用于解决现有技术中超导数字集成电路集成度低及难以稳定形成于硅衬底上的问题。

为实现上述目的及其他相关目的，本发明提供一种具有NbN SNS约瑟夫森结的超导集成电路的制备方法，包括以下步骤：

提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层，其中，所述衬底包括基底层及位于所述基底层上的缓冲层；

刻蚀所述功能材料层以形成包括底电极、结势垒层及顶电极的功能层，并于形成覆盖所述功能层的显露表面及所述缓冲层的上表面的第一隔离层；

于所述第一隔离层中形成底部显露所述顶电极的第一接触孔及底部显露所述底电极的第二接触孔，并形成覆盖所述第一隔离层的上表面及填充所述第一接触孔与所述第二接触孔的配线层；

刻蚀所述配线层以形成填充所述第一接触孔的第一配线部及填充所述第二接触孔第二配线部，并于所述第一配线部与所述第二配线部的显露表面及所述第一隔离层的上表面形成第二隔离层；

于所述第二隔离层中形成底部显露出所述第一配线部的第一通孔及底部显露出所述第二配线部的第二通孔，并形成覆盖所述第二隔离层的上表面及填充所述第一通孔和所述第二通孔的接地材料层；

刻蚀所述接地材料层以形成填充所述第一通孔的第一接地材料层及填充所述第二通孔的第二接地材料层。

可选地，所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。

可选地，所述金属势垒层的材质包括TiN_x、TaN_x、NbN_x中的至少一种，其中，x为N元素的原子组分，且1>x>0。

可选地，先对所述NbN顶层膜、所述金属势垒层及所述NbN底层膜进行一步刻蚀以得到所述底电极，再对所述NbN顶层膜及所述金属势垒层进行一步刻蚀以得到所述结势垒层及所述顶电极。

可选地，所述结势垒层的形状包括圆形，所述结势垒层的厚度范围为5nm～30nm。

本发明还提供了一种具有NbN SNS约瑟夫森结的超导集成电路，包括。

衬底，包括基底层及位于所述基底层上的缓冲层；

功能层，位于所述缓冲层的上表面且包括向上层叠的底电极、结势垒层及顶电极，所述底电极的材质包括NbN，所述结势垒层包括金属势垒层，所述顶电极的材质包括NbN；

第一隔离层，覆盖所述缓冲层的上表面及所述功能层的显露表面，且所述第一隔离层中设有显露所述顶电极的第一接触孔及显露所述底电极的第二接触孔；

第一配线部及第二配线部，所述第一配线部填充所述第一接触孔，所述第二配线部填充所述第二接触孔；

第二隔离层，覆盖所述第一隔离层的上表面及所述第一配线部与所述第二配线部的显露表面，且所述第二隔离层中设有显露所述第一配线部的第一通孔及显露所述第二配线部的第二通孔；

第一接地材料层及第二接地材料层，所述第一接地材料层位于所述第二隔离层的上表面且填充所述第一通孔，所述第二接地材料层位于所述第二隔离层的上表面并填充所述第二通孔。

可选地，所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。

可选地，所述所述底电极、所述结势垒层及所述顶电极构成过阻尼NbN SNS约瑟夫森结。

可选地，所述结势垒层的材质包括TiN_x、TaN_x、NbN_x中的至少一种，其中，x为N元素的原子组分，且1>x>0。

可选地，所述底电极的厚度范围为150nm～250nm，所述结势垒层的厚度范围为5nm～30nm，所述结势垒层的直径范围为1.6μm～3.0μm，所述顶电极的厚度范围为150nm～250nm，所述第一隔离层的厚度范围为200nm～300nm，所述第二隔离层的厚度范围为500nm～600nm。

如上所述，本发明的具有NbN SNS约瑟夫森结的超导集成电路及其制备方法通过于硅基底层上形成所述缓冲层以构成所述衬底，再于衬底上生长所述功能材料层，且所述功能材料层中的所述金属势垒层的厚度范围为5nm～30nm，避免了直接于硅衬底上形成的所述功能材料层中膜界起伏，得到的所述功能材料层的质量较高，且提升了所述金属势垒层的覆盖率及可重复性，采用氮化物作为所述金属势垒层，避免了所述功能层中各层之间的界面处化合物的形成，有利于获得界面清晰的所述功能层。此外，所述具有NbN SNS约瑟夫森结的超导集成电路无需并联电阻，提升了电路的集成度，且采用具有高转变温度和高动态电感的NbN材料作为所述具有NbN SNS约瑟夫森结的超导集成电路的所述顶电极与所述底电极及电路的微带线，提高了工作温度，节省了微带线的面积，降低了电路功耗并进一步提升了电路的集成度，具有高度产业利用价值。

附图说明

图1显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的流程图。

图2显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的提供衬底的剖面结构示意图。

图3显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成功能层材料层后的剖面结构示意图。

图4显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成底电极后的剖面结构示意图。

图5显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成功能层后的剖面结构示意图。

图6显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成第一隔离层后的剖面结构示意图。

图7显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成第一接触孔及第二接触孔后的剖面结构示意图。

图8显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成配线层后的剖面结构示意图。

图9显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成第一配线部及第二配线部后的剖面结构示意图。

图10显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成第一通孔及第二通孔后的剖面结构示意图。

图11显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成接地材料层后的剖面结构示意图。

图12显示为本发明的具有NbN SNS约瑟夫森结的超导集成电路的制备方法的形成第一接地材料层及第二接地材料层后的剖面结构示意图。

元件标号说明

1 衬底

11 基底层

12 缓冲层

2 功能材料层

21 NbN底层膜

22 金属势垒层

23 NbN顶层膜

24 功能层

241 底电极

242 结势垒层

243 顶电极

3 第一隔离层

31 第一接触孔

32 第二接触孔

4 配线层

41 第一配线层

42 第二配线层

5 第二隔离层

51 第一通孔

52 第二通孔

6 接地材料层

61 第一接地材料层

62 第二接地材料层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种具有NbN SNS约瑟夫森结的超导集成电路的制备方法，如图1所示，为形成所述NbN SNS约瑟夫森结的制备方法流程图，包括以下步骤：

S1：提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层，其中，所述衬底包括基底层及位于所述基底层上的缓冲层；

S2：刻蚀所述功能材料层以形成包括底电极、结势垒层及顶电极的功能层，并于形成覆盖所述功能层的显露表面及所述缓冲层的上表面的第一隔离层；

S3：于所述第一隔离层中形成底部显露所述顶电极的第一接触孔及底部显露所述底电极的第二接触孔，并形成覆盖所述第一隔离层的上表面及填充所述第一接触孔与所述第二接触孔的配线层；

S4：刻蚀所述配线层以形成填充所述第一接触孔的第一配线部及填充所述第二接触孔的第二配线部，并于所述第一配线部与所述第二配线部的显露表面及所述第一隔离层的上表面形成第二隔离层；

S5：于所述第二隔离层中形成底部显露出所述第一配线部的第一通孔及底部显露出所述第二配线部的第二通孔，并形成覆盖所述第二隔离层的上表面及填充所述第一通孔和所述第二通孔的接地材料层；

S6：刻蚀所述接地材料层以形成填充所述第一通孔的第一接地材料层及填充所述第二通孔的第二接地材料层。

请参阅图2至图3，执行所述步骤S1：提供一衬底1，并于所述衬底上形成自下而上依次包括NbN底层膜21、金属势垒层22及NbN顶层膜23的功能材料层2，其中，所述衬底1包括基底层11及位于所述基底层11上的缓冲层12。

作为示例，如图2所示，为提供所述衬底1的剖面结构示意图，所述基底层11的材质包括硅或者其他适合的材料，所述缓冲层12的材质包括二氧化硅或者其他适合的材料，以适用半导体工艺。

具体的，由于约瑟夫森结的性能与势垒层材料的电阻率及超导材料层/正常金属材料势垒层的界面平整度相关，所以所述衬底1需要保证于所述衬底1上生长的功能材料层中的界面起伏小，以保证约瑟夫森结的质量。

具体的，所述衬底1的厚度可以根据实际情况进行选择，这里不再限定，所述缓冲层12用于降低于所述基底层11上面形成的功能材料层中界面的起伏度，其厚度可以根据需要调整，这里不再限制。本实施例中，所述衬底1选择的厚度为0.625mm，以适应后续工艺设备的需求。

具体的，如图3所示，为形成所述功能材料层2后的剖面结构示意图，所述功能材料层2包括向上层叠的所述NbN底层膜21、所述金属势垒层22及所述NbN顶层膜23。

具体的，采用直流反应磁控溅射或者其他适合的方法形成向上层叠的所述NbN底层膜21、所述金属势垒层22及所述NbN顶层膜23。

具体的，所述NbN底层膜21的厚度范围为150nm～250nm，所述NbN顶层膜23的厚度范围为150nm～250nm，优选地，所述NbN底层膜21的厚度为200nm，所述NbN顶层膜23的厚度为200nm。

具体的，所述金属势垒层22的厚度范围为5nm～30nm，较厚的所述金属势垒层22避免了所述功能材料层2中界面的起伏，保证所述功能材料层2的质量。

作为示例，所述金属势垒层22的材质包括TiN_x、TaN_x、NbN_x中的至少一种，也可以是其他适合的材料，其中，x为N元素的原子组分，且1>x>0，以使所述金属势垒层22在低温下呈金属性。

具体的，所述金属势垒层22与所述NbN底层膜21及所述NbN顶层膜23同为氮化物，避免了超导金属/正常金属界面处化合物的形成，有利于得到界面清晰的所述功能材料层2。

具体的，所述NbN底层膜21及所述NbN顶层膜23具有低温超导特性，所述金属势垒层22具有低温金属特性。本实施例中，采用直流反应磁控溅射的方法依次向上堆叠形成所述NbN底层膜21、所述金属势垒层22及所述NbN顶层膜23，其中，于形成所述NbN底层膜21与所述NbN顶层膜23时，控制生成所述NbN底层膜21与所述NbN顶层膜23中Nb与N的比例，以得到具有低温超导特性的所述NbN底层膜21与所述NbN顶层膜23，于形成所述金属势垒层22时，控制生成所述金属势垒层22中各组分的比例，以使所述金属势垒层22呈低温金属特性，例如，当所述金属势垒层22的材质为金属氮化物TiN_x、TaN_x或NbN_x时，调整工艺参数，在通入惰性保护气体的基础上混入活性气体(N₂)，并控制混入活性气体的量，使形成所述金属势垒层22中金属元素的化学计量占比高于N元素的化学计量占比。

具体的，所述NbN底层膜21与所述NbN顶层膜23均为具有高超导转变温度高(T_c～16.5K)、大超导能隙(Δ～3meV)和大电感的超导薄膜，有利于提升电路的集成度，降低电路的能耗及提升电路的特征频率。

再请参阅图4至图8，执行所述步骤S2及所述步骤S3：刻蚀所述功能材料层2以形成包括底电极241、结势垒层242及顶电极243的功能层24，并于形成覆盖所述功能层24的显露表面及所述缓冲层12的上表面的第一隔离层3；于所述第一隔离层3中形成底部显露所述顶电极243的第一接触孔31及底部显露所述底电极241的第二接触孔32，并形成覆盖所述第一隔离层3的上表面及填充所述第一接触孔31与所述第二接触孔32的配线层4。

作为示例，先对所述NbN顶层膜23、所述金属势垒层22及所述NbN底层膜21进行一步刻蚀以得到所述底电极241，再对所述NbN顶层膜23与所述金属势垒层22进行一步刻蚀以得到所述结势垒层242及所述顶电极243。

具体的，如图4所示，为刻蚀所述功能材料层2得到所述底电极241后的剖面结构示意图，采用步进式曝光和感应耦合等离子体刻蚀或者其他适合的方法同步刻蚀所述功能材料层2以形成所述底电极241，且刻蚀气体可以为CF4和Ar。

具体的，如图5所示，为形成所述结势垒层242及所述顶电极243后的剖面结构示意图，采用步进式曝光和感应耦合等离子体刻蚀或者其他适合的方法同步刻蚀所述NbN顶层膜23与所述金属势垒层22以形成所述顶电极243及所述结势垒层242，保障了所述顶电极243及所述结势垒层242侧壁的陡直度及均匀性，有效避免了所述顶电极243及所述结势垒层242在垂直方向上的不均匀分布，且刻蚀气体可以为CF4和Ar。

作为示例，所述结势垒层242的形状包括圆形或者其他适合的形状，所述结势垒层242的厚度范围为5nm～30nm。

具体的，所述底电极241、所述结势垒层242及所述顶电极243构成超导/正常金属/超导(Superconductor/Normal metal/Superconductor，简称SNS)约瑟夫森结，且所述约瑟夫森结为本征阻尼的SNS约瑟夫森结，无需外接并联电阻，降低了约瑟夫森结的平面面积。

具体的，如图6所示，为形成所述第一隔离层3后的剖面结构示意图，所述第一隔离层3的材质包括二氧化硅、氮化硅或者其他适合的绝缘材料。

具体的，采用物理气相沉积、化学气相沉积或者其他适合的方法形成所述第一隔离层3。

具体的，如图7所示，为形成所述第一接触孔31及所述第二接触孔32后的剖面结构示意图，采用步进式曝光和反应离子刻蚀或者其他适合的方法形成所述第一接触孔31与第二接触孔32。

具体的，所述第一接触孔31的开孔直接为1.2μm～2.6μm，所述第二接触孔32的开孔直接为1.2μm～2.6μm。

具体的，所述第一接触孔31的底部显露出所述顶电极243用于引出所述顶电极243，所述第二接触孔32的底部显露出所述底电极241用于引出所述底电极241。

具体的，如图8所示，为形成所述配线层4后的剖面结构示意图，所述配线层4的材质包括NbN超导材料或者其他适合的导电材料。本实施例中，所述配线层4采用NbN低温超导材料以降低电路的能耗。

具体的，形成所述配线层4的方法包括直流反应磁控溅射或者其他适合的方法，所述配线层4填充所述第一接触孔31与第二接触孔32，且所述配线层4通过所述第一接触孔31与所述顶电极243的上表面接触，所述配线层4通过所述第二接触孔31与所述底电极241的上表面接触。

具体的，所述配线层4的厚度范围为300nm～400nm，优选地，所述配线层的厚度为350nm。

再请参阅图9至图10，执行所述步骤S4及所述步骤S5：刻蚀所述配线层4以形成填充所述第一接触孔31的第一配线部41及填充所述第二接触孔32的第二配线部42，并于所述第一配线部41与所述第二配线部42的显露表面及所述第一隔离层3的上表面形成第二隔离层5；于所述第二隔离层5中形成底部显露出所述第一配线部41的第一通孔51及底部显露出所述第二配线部42的第二通孔52，并形成覆盖所述第二隔离层5的上表面及填充所述第一通孔51和所述第二通孔52的接地材料层。

具体的，如图9所示，为形成所述第一配线部41及所述第二配线部42后的剖面结构示意图，形成所述第一配线部41及所述第二配线部42的方法包括步进式曝光和感应耦合等离子体刻蚀或者其他适合的方法。

作为示例，所述第一配线部41通过所述第一接触孔31与所述顶电极243电连接，所述第二配线部42通过所述第二接触孔32与所述底电极241电连接。

具体的，采用化学气相沉积、物理气相沉积或者其他适合的方法形成所述第二隔离层5。

具体的，所述第二隔离层5的材质包括二氧化硅、氮化硅或者其他适合的绝缘材料。

具体的，所述第二隔离层5的厚度范围为400nm～500nm，优选地，所述第二隔离层5的厚度为450nm。

具体的，如图10所示，为形成所述第一通孔51及所述第二通孔52后的剖面结构示意图，采用步进式曝光和感应耦合等离子体刻蚀或者其他适合的方法刻蚀所述第二隔离层5以形成所述第一通孔51及所述第二通孔52。

具体的，所述第一通孔51及第一通孔52用于引出所述第一配线部41及所述第二配线部42。

具体的，采用直流反应磁控溅射或者其他适合的方法形成所述接地材料层6。

具体的，所述接地材料层6的厚度范围为500nm～600nm，优选地，所述接地材料层6的厚度为550nm。

具体的，所述接地材料层6的材质包括低温超导NbN或者其他适合的导电材料。

再请参阅图11，执行所述步骤6：刻蚀所述接地材料层6以形成填充所述第一通孔51的第一接地材料层61及填充所述第二通孔52的第二接地材料层62。

具体的，采用步进式曝光和感应耦合等离子体刻蚀或者其他适合的方法刻蚀所述接地材料层6以形成所述第一接地材料层61及所述第二接地材料层62。

作为示例，所述第一接地材料层61通过所述第一通孔51与所述第一配线部41电连接，所述第二接地材料层62通过所述第二通孔52与所述第二配线部42电连接。

本实施例的具有NbN SNS约瑟夫森结的超导集成电路的制备方法通过采用由硅基底层及所述缓冲层11构成的所述衬底1，避免了直接于硅衬底上形成的所述功能材料层2中膜界起伏，得到的所述功能材料层2的质量较高，且与成熟的硅衬底制备半导体器件的工艺兼容，有利于缩小所述约瑟夫森结所占面积，继而提升电路的集成度，采用转变温度较高且电感较大的低温超导NbN材料作为所述具有NbN SNS约瑟夫森结的超导集成电路的所述顶电极243、所述底电极241，提高了工作温度，降低了电路功耗。此外，采用氮化物的所述结势垒层242作为约瑟夫森结的势垒层，避免了所述结势垒层242与所述顶电极243及所述底电极241之间界面处化合物的形成，有利于获得界面清晰的所述功能层24。

实施例二

本实施例提供一种具有NbN SNS约瑟夫森结的超导集成电路，如图11所示，为所述具有NbN SNS约瑟夫森结的超导集成电路的剖面结构示意图，所述具有NbN SNS约瑟夫森结的超导集成电路包括衬底1、功能层24、第一隔离层3、第一配线部41、第二配线部42、所述第二隔离层5、所述第一接地材料层61及所述第二接地材料层62，其中，所述衬底1包括基底层11及位于所述基底层11上的缓冲层12，所述功能层24位于所述缓冲层12的上表面且包括向上层叠的底电极241、结势垒层242及顶电极243，所述底电极241的材质包括NbN，所述结势垒层242包括金属势垒层，所述顶电极243的材质包括NbN，所述第一隔离层3覆盖所述缓冲层12的上表面及所述功能层24的显露表面，且所述第一隔离层3中设有显露所述顶电极243的第一接触孔31及显露所述底电极241的第二接触孔32，所述第一配线部41填充所述第一接触孔31，所述第二配线部41填充所述第二接触孔32，所述第二隔离层5覆盖所述第一隔离层3的上表面及所述第一配线部41与所述第二配线部42的显露表面，且所述第二隔离层5中设有显露所述第一配线部41的第一通孔51及显露所述第二配线部42的第二通孔52，所述第一接地材料层61位于所述第二隔离层5的上表面且填充所述第一通孔51，所述第二接地材料层62位于所述第二隔离层5的上表面并填充所述第二通孔52。

作为示例，所述基底层11的材质包括硅或者其他适合的材料，所述缓冲层12的材质包括二氧化硅或者其他适合的材料。

作为示例，所述底电极241、所述结势垒层242及所述顶电极243构成过阻尼NbNSNS约瑟夫森结。

作为示例，所述结势垒层242的材质包括TiN_x、TaN_x、NbN_x中的至少一种，其中，x为N元素的原子组分，且1>x>0。

具体的，所述具有NbN SNS约瑟夫森结的超导集成电路无需并联外接电阻，降低了结面积，提升了电路的集成度。

作为示例，所述底电极241的厚度范围为150nm～250nm，所述结势垒层242的厚度范围为5nm～30nm，所述结势垒层242的直径范围为1.6μm～3.0μm，所述顶电极243的厚度范围为150nm～250nm，所述第一隔离层3的厚度范围为200nm～300nm，所述第二隔离层5的厚度范围为500nm～600nm。

具体的，所述第一接地材料层61与所述第二接地材料层62用于低信号之间的干扰以及屏蔽外界磁场噪声。

具体的，较厚的所述结势垒层242作为约瑟夫森结的势垒层有利于提升势垒层的覆盖率及可重复性。

具体的，低温超导NbN材料为所述超导集成电路的微带线，节省了微带线的面积，进一步提升了电路的集成度。

本实施例的具有NbN SNS约瑟夫森结的超导集成电路通过选用本征阻尼的NbNSNS约瑟夫森结单元作为电路的基本单元，无需外接电阻，减小了约瑟夫森结所占面积，提升了超导集成电路的集成度，选用较厚的所述结势垒层242作为约瑟夫森结的势垒层，提升了约瑟夫森结中势垒层的覆盖率及可重复性，利用低温超导NbN材料作为所述超导集成电路的微带线，节省了微带线的面积，进一步提升了电路的集成度。

综上所述，本发明的具有NbN SNS约瑟夫森结的超导集成电路及其制备方法通过于硅基底层形成缓冲层，再于缓冲层上形成功能材料层，实现了于硅衬底上形成质量较高功能材料层，且实现了制备工艺与成熟的硅衬底制备半导体器件的工艺兼容，有利于缩小约瑟夫森结所占面积，继而提升电路的集成度，同时采用低温超导NbN材料作为约瑟夫森结的顶电极与底电极及超导集成电路的微带线，提高了工作温度，降低了电路功耗，节省了微带线的面积，进一步提升了电路的集成度。此外，采用氮化物作为结势垒层，避免了功能层中界面处化合物的形成，有利于获得界面清晰的功能层。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种具有NbN SNS约瑟夫森结的超导集成电路制备方法，其特征在于，包括以下步骤：

提供一衬底，并于所述衬底上形成自下而上依次包括NbN底层膜、金属势垒层及NbN顶层膜的功能材料层，其中，所述衬底包括基底层及位于所述基底层上的缓冲层；

刻蚀所述功能材料层以形成包括底电极、结势垒层及顶电极的功能层，并形成覆盖所述功能层的显露表面及所述缓冲层的上表面的第一隔离层；

于所述第一隔离层中形成底部显露所述顶电极的第一接触孔及底部显露所述底电极的第二接触孔，并形成覆盖所述第一隔离层的上表面及填充所述第一接触孔与所述第二接触孔的配线层；

刻蚀所述配线层以形成填充所述第一接触孔的第一配线部及填充所述第二接触孔的第二配线部，并于所述第一配线部与所述第二配线部的显露表面及所述第一隔离层的上表面形成第二隔离层；

于所述第二隔离层中形成底部显露出所述第一配线部的第一通孔及底部显露出所述第二配线部的第二通孔，并形成覆盖所述第二隔离层的上表面及填充所述第一通孔和所述第二通孔的接地材料层；

刻蚀所述接地材料层以形成填充所述第一通孔的第一接地材料层及填充所述第二通孔的第二接地材料层。

2.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。

3.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：所述金属势垒层的材质包括TiN_x、TaN_x、NbN_x中的至少一种，其中，x为N元素的原子组分，且1>x>0。

4.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：先对所述NbN顶层膜、所述金属势垒层及所述NbN底层膜进行一步刻蚀以得到所述底电极，再对所述NbN顶层膜及所述金属势垒层进行一步刻蚀以得到所述结势垒层及所述顶电极。

5.根据权利要求1所述的具有NbN SNS约瑟夫森结的超导集成电路的制备方法，其特征在于：所述结势垒层的形状包括圆形，所述结势垒层的厚度范围为5nm～30nm。

6.一种具有NbN SNS约瑟夫森结的超导集成电路，其特征在于，包括：

衬底，包括基底层及位于所述基底层上的缓冲层；

功能层，位于所述缓冲层的上表面且包括向上层叠的底电极、结势垒层及顶电极，所述底电极的材质包括NbN，所述结势垒层包括金属势垒层，所述顶电极的材质包括NbN；

第一隔离层，覆盖所述缓冲层的上表面及所述功能层的显露表面，且所述第一隔离层中设有显露所述顶电极的第一接触孔及显露所述底电极的第二接触孔；

第一配线部及第二配线部，所述第一配线部填充所述第一接触孔，所述第二配线部填充所述第二接触孔；

第二隔离层，覆盖所述第一隔离层的上表面及所述第一配线部与所述第二配线部的显露表面，且所述第二隔离层中设有显露所述第一配线部的第一通孔及显露所述第二配线部的第二通孔；

第一接地材料层及第二接地材料层，所述第一接地材料层位于所述第二隔离层的上表面且填充所述第一通孔，所述第二接地材料层位于所述第二隔离层的上表面并填充所述第二通孔。

7.根据权利要求6所述的具有NbN SNS约瑟夫森结的超导集成电路，其特征在于：所述基底层的材质包括硅，所述缓冲层的材质包括二氧化硅。

8.根据权利要求6所述的具有NbN SNS约瑟夫森结的超导集成电路，其特征在于：所述底电极、所述结势垒层及所述顶电极构成过阻尼NbN SNS约瑟夫森结。

9.根据权利要求6所述的具有NbN SNS约瑟夫森结的超导集成电路，其特征在于：所述结势垒层的材质包括TiN_x、TaN_x、NbN_x中的至少一种，其中，x为N元素的原子组分，且1>x>0。

10.根据权利要求6所述的具有NbN SNS约瑟夫森结的超导集成电路，其特征在于：所述底电极的厚度范围为150nm～250nm，所述结势垒层的厚度范围为5nm～30nm，所述结势垒层的直径范围为1.6μm～3.0μm，所述顶电极的厚度范围为150nm～250nm，所述第一隔离层的厚度范围为200nm～300nm，所述第二隔离层的厚度范围为500nm～600nm。

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