CN114566534A - 切换式电源供应电路的高压元件及其制造方法 - Google Patents

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Abstract

本发明提出一种切换式电源供应电路的高压元件及其制造方法。该高压元件用于一切换式电源供应电路的功率级电路中，以作为一上桥开关，包含：至少一横向扩散金属氧化物半导体元件、第二导电型隔离区以及至少一肖特基势垒二极管。横向扩散金属氧化物半导体元件包括：阱区，形成于半导体层中；本体区；栅极；源极以及漏极。第二导电型隔离区在该半导体层中，且与该本体区电连接。肖特基势垒二极管包括：肖特基金属层，形成于该半导体层上；以及肖特基半导体层，形成于该半导体层中，该肖特基半导体层与该肖特基金属层形成肖特基接触，且该肖特基半导体层与该第二导电型隔离区邻接。

Description

切换式电源供应电路的高压元件及其制造方法
技术领域
本发明涉及一种切换式电源供应电路的高压元件及其制造方法，特别是指一种能够防止漏电流产生的切换式电源供应电路的高压元件及其制造方法。
背景技术
图1显示一种典型的升压型功率级电路的电路示意图，该升压型功率级电路用于切换式电源供应电路中的功率级电路。如图1所示，当在延迟时间(deadtime)电流Ibd从相位节点LX流至输出电压Vout时，会流经寄生二极管，产生漏电流Ib，进而造成寄生PNP晶体管导通，而产生漏电流Ic，漏电流Ic会从相位节点LX流至接地电位GND，在元件上，会从元件的P型隔绝环与N型隔绝环流到P型基板，如此会造成功率损耗。这样的漏电流问题在元件的横向侧边及垂直方向底面都会发生。
有鉴于此，本发明提出一种能够防止漏电流产生的切换式电源供应电路的高压元件及其制造方法。
发明内容
于一观点中，本发明提供了一种高压元件，用于一切换式电源供应电路的功率级电路中，以作为一上桥开关，包含：至少一横向扩散金属氧化物半导体(Lateral DiffusedMetal Oxide Semiconductor，LDMOS)元件，其包括：一阱区，具有一第一导电型，形成于一半导体层中；一本体区，具有一第二导电型，形成于该阱区中；一栅极，形成于该阱区上方并连接于该阱区；以及一源极与一漏极，具有该第一导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；一第二导电型隔离区，于该半导体层中，包覆该至少一横向扩散金属氧化物半导体元件的侧面及底面，且该第二导电型隔离区与该本体区电连接；以及至少一肖特基势垒二极管(Schottky barrier diode，SBD)，包括：一肖特基金属层，形成于该半导体层上，该肖特基金属层电连接于一偏置电压；以及一肖特基半导体层，具有该第一导电型，形成于该半导体层中，该肖特基半导体层与该肖特基金属层形成肖特基接触，且该肖特基半导体层与该第二导电型隔离区邻接，于该半导体层中，包覆该第二导电型隔离区的侧面及底面；其中，该源极与该本体区一边界间的该栅极正下方的部分该本体区定义一反转区，用以作为该横向扩散金属氧化物半导体元件在一导通操作中的一反转电流通道；其中，该本体区与该漏极之间的部分该阱区定义一漂移区，用以作为该横向扩散金属氧化物半导体元件在该导通操作中的一漂移电流通道。
于一实施例中，该至少一肖特基势垒二极管位于该高压元件中一第一导电型隔离区中，且该第一导电型隔离区位于该第二导电型隔离区之外，包覆该第二导电型隔离区的侧面及底面。
于一实施例中，该高压元件还包含一基板区，具有该第二导电型，包覆该第一导电型隔离区的侧面及底面。
于一实施例中，该横向扩散金属氧化物半导体还包括一漂移氧化区，形成于该漂移区上，该漂移氧化区包括一区域氧化(local oxidation of silicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemical vapordeposition，CVD)氧化区。
于一实施例中，该栅极包括：一介电层，形成于该本体区上及该阱区上，并连接于该本体区与该阱区；一导电层，用以作为该栅极的电气接点，形成于所有该介电层上并连接于该介电层；以及两间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
于一实施例中，该肖特基金属层与该功率级电路的一电流流出端电连接。
于另一观点中，本发明提供了一种高压元件制造方法，其中该高压元件用于一切换式电源供应电路的一功率级电路中，用以作为一上桥开关，该高压元件制造方法包含：形成至少一横向扩散金属氧化物半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件，形成该横向扩散金属氧化物半导体的步骤包括：形成一阱区于一半导体层中，该阱区具有一第一导电型；形成一本体区于该阱区中，该本体区具有一第二导电型；形成一栅极于该阱区上方并连接于该阱区；以及形成一源极与一漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中，该源极与该漏极具有该第一导电型；以及形成一第二导电型隔离区于该半导体层中且于该至少一横向扩散金属氧化物半导体元件的侧面及底面，使得该第二导电型隔离区包覆该至少一横向扩散金属氧化物半导体元件的侧面及底面，且使得该第二导电型隔离区与该本体区电连接；形成至少一肖特基势垒二极管(Schottkybarrier diode，SBD)元件，形成该肖特基势垒二极管的步骤包含：形成一肖特基金属层于该半导体层上，该肖特基金属层电连接于一偏置电压；以及形成一肖特基半导体层于该半导体层中，使得该肖特基半导体层与该肖特基金属层形成肖特基接触，且使得该肖特基半导体层与该第二导电型隔离区邻接，于该半导体层中，包覆该第二导电型隔离区的侧面及底面，该肖特基半导体层具有该第一导电型；其中，该源极与该本体区一边界间的该栅极正下方的部分该本体区定义一反转区，用以作为该横向扩散金属氧化物半导体元件在一导通操作中的一反转电流通道；其中，该本体区与该漏极之间的部分该阱区定义一漂移区，用以作为该横向扩散金属氧化物半导体元件在该导通操作中的一漂移电流通道。
于一实施例中，本方法可还包含形成一第一导电型隔离区于该半导体层中且于该第二导电型隔离区的侧面及底面，使得该至少一肖特基势垒二极管位于该第一导电型隔离区中，且使得该第一导电型隔离区位于该第二导电型隔离区之外，该第一导电型隔离区包覆该第二导电型隔离区的侧面及底面。
于一实施例中，本方法可还包含形成一基板区于该第一导电型隔离区的侧面及底面，使得该基板区包覆该第一导电型隔离区的侧面及底面，该基板区具有该第二导电型。
于一实施例中，本方法可还包括形成一漂移氧化区于该漂移区上，该漂移氧化区包括一区域氧化(local oxidation of silicon，LOCOS)结构、一浅沟槽绝缘(shallowtrench isolation，STI)结构或一化学气相沉积(chemical vapor deposition，CVD)氧化区。
于一实施例中，上述形成该栅极的步骤包括：形成一介电层于该本体区上及该阱区上，并连接于该本体区与该阱区；形成一导电层于所有该介电层上并连接于该介电层，用以作为该栅极的电气接点；以及形成一间隔层于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
于一实施例中，该肖特基金属层与该功率级电路的一电流流出端电连接。
本发明的一优点为本发明可防止漏电流问题发生在第一导电型隔离区的侧边部分的横向上及底部部分的垂直方向上。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1显示一种典型的升压型功率级电路的电路示意图。
图2是根据本发明的一实施例显示用于切换式电源供应电路的功率级电路中，用以作为上桥开关的高压元件的剖视示意图。
图3是根据本发明的另一实施例显示用于切换式电源供应电路的功率级电路中，用以作为上桥开关的高压元件的剖视示意图。
图4A-4M是根据本发明的一实施例显示用于切换式电源供应电路的功率级电路中，用以作为上桥开关的高压元件的制造方法的示意图。
图中符号说明
22，32：高压元件
221，321：基板
221’，321’：半导体层
221a，321a：上表面
221b，321b：下表面
222，322：阱区
222a，322a：漂移区
223，323：硅化金属层
223a，323a：反转区
224，324：漂移氧化区
225，325：本体区
2261，2261，2281：光阻层
226，326：本体极
227，327：栅极
2271，3271：介电层
2272，3272：导电层
2273，3273：间隔层
228，328：源极
2282：轻掺杂区
229，329：漏极
230，330：肖特基金属层
231，331：肖特基半导体层
232，332：第二导电型隔离区
233，333：第一导电型隔离区
234，334：外部第二导电型隔离区
B：基极
D：漏极
GND：接地
Ibd：电流
Ib，Ic，Ie：漏电流
IMP11，IMP12：具有倾斜角度的离子注入工艺步骤
IMP2，IMP3，IMP4：离子注入工艺步骤
LT，LT’，LT1，LT2，LT3，LT4：横向扩散金属氧化物半导体(LDMOS)元件
LX：相位节点
ML：金属导线
S：源极
SD，SD’，SD1，SD2：肖特基二极管
Vin：输入电压
Vout：输出电压
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2，其是根据本发明的一实施例显示用于切换式电源供应电路的功率级电路中，用以作为上桥开关的高压元件的剖视示意图。如图2所示，高压元件22包含：横向扩散金属氧化物半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件LT与LT’、第二导电型隔离区232以及肖特基势垒二极管(Schottky barrier diode，SBD)SD与SD’。于本实施例中包含两组LDMOS元件如LDMOS元件LT及LT’。上述两组的数量仅为示例，也可为单一或两组以上，上述两组的数量并不用于限制本发明的权利范围。LDMOS元件LT包括：阱区222、漂移氧化区224、本体区225、本体极226、栅极227、源极228以及漏极229。
半导体层221’形成于基板221上，半导体层221’于垂直方向(如图2中的实线箭号方向所示意，下同)上，具有相对的上表面221a与下表面221b。基板221例如但不限于为一P型或N型的半导体基板。半导体层221’例如以外延的工艺步骤，形成于基板221上，或是以部分基板221作为半导体层221’。形成半导体层221’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2，漂移氧化区224形成于该上表面221a上并连接于上表面221a，且位于部分漂移区222a(如图2中LDMOS元件LT中的虚线框所示意)的正上方，并连接于漂移区222a。漂移氧化区224例如但不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。
阱区222具有第一导电型，形成于半导体层221’中，且于垂直方向上，阱区222位于上表面221a下并连接于上表面221a。阱区222例如由至少一离子注入工艺步骤所形成。本体区225具有第二导电型，形成于阱区222中，且于垂直方向上，本体区225位于上表面221a下并连接于上表面221a。本体极226具有第二导电型，用以作为本体区225的电气接点，于垂直方向上，本体极226形成于上表面221a下并连接于上表面221a的本体区225中。栅极227形成于半导体层221’的上表面221a上，且于垂直方向上，部分本体区225位于栅极227正下方并连接于栅极227，以提供高压元件22在导通操作中的反转区223a，反转区223a位于部分栅极227正下方并连接栅极227。
请继续参阅图2，源极228与漏极229具有第一导电型，于垂直方向上，源极228与漏极229形成于上表面221a下并连接于上表面221a，且源极228与漏极229分别位于栅极227在通道方向(如图中虚线箭号所示意，下同)的外部下方的本体区225中与远离本体区225侧的阱区222中，且于通道方向上，漂移区222a位于漏极229与本体区225之间，靠近上表面221a的阱区222中，用以作为LDMOS元件LT在导通操作中的漂移电流通道。
需说明的是，所谓反转区223a是指LDMOS元件LT在导通操作中因施加于栅极227的电压，而使栅极227的下方形成反转层(inversion layer)以使导通电流通过的区域，介于源极228与漂移区222a之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，第一导电型与第二导电型可以为P型或N型，当第一导电型为P型时，第二导电型为N型；第一导电型为N型时，第二导电型为P型。
需说明的是，所谓漂移电流通道是指高压元件22在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面221a并非指一完全平坦的平面，而是指半导体层221’的一个表面。在本实施例中，例如漂移氧化区224与半导体层221’接触的部分上表面221a，就具有下陷的部分。
需说明的是，在一种较佳的实施例中，栅极227包括与上表面连接的介电层2271、具有导电性的导电层2272、以及具有电绝缘特性的间隔层2273。其中，介电层2271形成于本体区225上及阱区222上，并连接于本体区225与阱区222。导电层2272用以作为栅极227的电气接点，形成于所有介电层2271上并连接于介电层2271。间隔层2273形成于导电层2272的两侧以作为栅极227的两侧的电气绝缘层。
此外，需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区225与漏极229间的通道方向距离(漂移区222a长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2，第二导电型隔离区232形成于半导体层221’中，其包覆LDMOS元件LT及LT’的侧面及底面，第二导电型隔离区232与本体区225电连接。第二导电型隔离区232与本体极226经由金属导线ML电连接。肖特基势垒二极管SD包括肖特基金属层230以及肖特基半导体层231。肖特基金属层230形成于半导体层221’上，且于垂直方向上，肖特基金属层230位于上表面221a上并连接于上表面221a。肖特基半导体层231，具有该第一导电型，形成于半导体层221’中，肖特基半导体层231与肖特基金属层230形成肖特基接触，且肖特基半导体层231与第二导电型隔离区232邻接，且于垂直方向上，肖特基半导体层231位于上表面221a下并连接于上表面221a，于半导体层221’中，邻接第二导电型隔离区232的侧面。肖特基势垒二极管SD位于高压元件22中一第一导电型隔离区233中，且第一导电型隔离区233位于第二导电型隔离区232之外，包覆该第二导电型隔离区232的侧面及底面。高压元件22可还包含一基板区，具有第二导电型，包覆第一导电型隔离区233的侧面及底面。于一实施例中，上述基板区可包含基板221及外部第二导电型隔离区234。外部第二导电型隔离区234邻接第一导电型隔离区233，且包覆第一导电型隔离区233的侧面。基板221则包覆第一导电型隔离区233的底面。于一实施例中，肖特基金属层230与一偏置电压电连接。于一较佳实施例中，肖特基金属层230与功率级电路的一电流流出端电连接。于一较佳实施例中，肖特基金属层230与功率级电路的输出端电连接。
需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT与LT’中，所有的阱区222彼此电连接，所有的本体区225彼此电连接，所有的本体极226彼此电连接，所有的栅极227彼此电连接，所有的源极228彼此电连接，所有的漏极229彼此电连接。在所有的肖特基势垒二极管，例如肖特基势垒二极管SD与SD’中，所有的肖特基金属层230彼此电连接，所有的肖特基半导体层231彼此电连接。在一种较佳的实施例中，LDMOS元件LT中，源极228与本体极226以如图所示的硅化金属层223电连接。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2所示的实施例为例，高压元件22包括肖特基势垒二极管SD与SD’，其设置于第一导电型隔离区233中，作为功率级电路的上桥元件，高压元件22的肖特基势垒二极管SD与SD’，具有二极管特性，由此可防止高压元件操作于延迟时间，产生漏电流所造成的造成寄生PNP晶体管导通，而造成漏电流问题发生在第一导电型隔离区233的侧边部分横向上及底部部分的垂直方向上。
图3是根据本发明的另一实施例显示用于切换式电源供应电路的功率级电路中，用以作为上桥开关的高压元件的剖视示意图。于另一实施例中，本发明的高压元件32也可包含两组以上例如四组的横向扩散金属氧化物半导体(Lateral Diffused Metal OxideSemiconductor，LDMOS)元件形成于二个肖特基势垒二极管SD1与SD2之间，如图3所示的LDMOS元件LT1、LT2、LT3及LT4。LDMOS元件LT2与LT3之间共享一漏极329。
如图3所示，高压元件32包含：横向扩散金属氧化物半导体(Lateral DiffusedMetal Oxide Semiconductor，LDMOS)元件LT1、LT2、LT3与LT4、第二导电型隔离区332以及肖特基势垒二极管(Schottky barrier diode，SBD)SD1与SD2。于本实施例中包含四组LDMOS元件如LDMOS元件LT1、LT2、LT3与LT4。上述四组的数量仅为示例，也可为四组以上，上述四组的数量并不用于限制本发明的权利范围。LDMOS元件LT1包括：阱区322、漂移氧化区324、本体区325、本体极326、栅极327、源极328以及漏极329。
半导体层321’形成于基板321上，半导体层321’于垂直方向(如图3中的实线箭号方向所示意，下同)上，具有相对的上表面321a与下表面321b。基板321例如但不限于为一P型或N型的半导体基板。半导体层321’例如以外延的工艺步骤，形成于基板321上，或是以部分基板321作为半导体层321’。形成半导体层321’的方式，为本领域技术人员所熟知，在此不予赘述。
请继续参阅图3，漂移氧化区324形成于该上表面321a上并连接于上表面321a，且位于部分漂移区322a(如图3中LDMOS元件LT1中的虚线框所示意)的正上方，并连接于漂移区322a。漂移氧化区324例如但不限于如图所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。
阱区322具有第一导电型，形成于半导体层321’中，且于垂直方向上，阱区322位于上表面321a下并连接于上表面321a。阱区322例如由至少一离子注入工艺步骤所形成。本体区325具有第二导电型，形成于阱区322中，且于垂直方向上，本体区325位于上表面321a下并连接于上表面321a。本体极326具有第二导电型，用以作为本体区325的电气接点，于垂直方向上，本体极326形成于上表面321a下并连接于上表面321a的本体区325中。栅极327形成于半导体层321’的上表面321a上，且于垂直方向上，部分本体区325位于栅极327正下方并连接于栅极327，以提供高压元件32在导通操作中的反转区323a，反转区323a位于部分栅极327正下方并连接栅极327。
请继续参阅图3，源极328与漏极329具有第一导电型，于垂直方向上，源极328与漏极329形成于上表面321a下并连接于上表面321a，且源极328与漏极329分别位于栅极327在通道方向(如图中虚线箭号所示意，下同)的外部下方的本体区325中与远离本体区325侧的阱区322中，且于通道方向上，漂移区322a位于漏极329与本体区325之间，靠近上表面321a的阱区322中，用以作为LDMOS元件LT1在导通操作中的漂移电流通道。
需说明的是，所谓反转区323a是指LDMOS元件LT1在导通操作中因施加于栅极327的电压，而使栅极327的下方形成反转层(inversion layer)以使导通电流通过的区域，介于源极328与漂移区322a之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，第一导电型与第二导电型可以为P型或N型，当第一导电型为P型时，第二导电型为N型；第一导电型为N型时，第二导电型为P型。
需说明的是，所谓漂移电流通道是指高压元件32在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面321a并非指一完全平坦的平面，而是指半导体层321’的一个表面。在本实施例中，例如漂移氧化区324与半导体层321’接触的部分上表面321a，就具有下陷的部分。
需说明的是，在一种较佳的实施例中，栅极327包括与上表面连接的介电层3271、具有导电性的导电层3272、以及具有电绝缘特性的间隔层3273。其中，介电层3271形成于本体区325上及阱区322上，并连接于本体区325与阱区322。导电层3272用以作为栅极327的电气接点，形成于所有介电层3271上并连接于介电层3271。间隔层3273形成于导电层3272的两侧以作为栅极327的两侧的电气绝缘层。
此外，需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区325与漏极329间的通道方向距离(漂移区322a长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
请继续参阅图3，第二导电型隔离区332形成于半导体层321’中，其包覆LDMOS元件LT1、LT2、LT3及LT4的侧面及底面，第二导电型隔离区332与本体区325电连接(未示出，请参阅图2)。第二导电型隔离区332与本体极326经由金属导线(图未示)电连接。肖特基势垒二极管SD1包括肖特基金属层330以及肖特基半导体层331。肖特基金属层330形成于半导体层321’上，且于垂直方向上，肖特基金属层330位于上表面321a上并连接于上表面321a。肖特基半导体层331，具有该第一导电型，形成于半导体层321’中，肖特基半导体层331与肖特基金属层330形成肖特基接触，且肖特基半导体层331与第二导电型隔离区332邻接，且于垂直方向上，肖特基半导体层331位于上表面321a下并连接于上表面321a，于半导体层321’中邻接第二导电型隔离区332的侧面。在本实施例中，肖特基势垒二极管SD1位于高压元件32中一第一导电型隔离区333中，且第一导电型隔离区333位于第二导电型隔离区332之外，包覆该第二导电型隔离区332的侧面及底面。高压元件32可还包含一基板区，具有第二导电型，包覆第一导电型隔离区333的侧面及底面。于一实施例中，上述基板区可包含基板321及外部第二导电型隔离区334。外部第二导电型隔离区334邻接第一导电型隔离区333，且包覆第一导电型隔离区333的侧面。基板321则包覆第一导电型隔离区333的底面。于一实施例中，肖特基金属层330与一偏置电压电连接。于一较佳实施例中，肖特基金属层330与功率级电路的一电流流出端电连接。于一较佳实施例中，肖特基金属层330与功率级电路的输出端电连接。
需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT1、LT2、LT3及LT4中，所有的阱区322彼此电连接，所有的本体区325彼此电连接，所有的本体极326彼此电连接，所有的栅极327彼此电连接，所有的源极328彼此电连接，所有的漏极329彼此电连接。在所有的肖特基势垒二极管，例如肖特基势垒二极管SD1及SD2中，所有的肖特基金属层330彼此电连接，所有的肖特基半导体层331彼此电连接。在一种较佳的实施例中，LDMOS元件LT1中，源极328与本体极326以如图所示的硅化金属层323电连接。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图3所示的实施例为例，高压元件32包括肖特基势垒二极管SD1与SD2，其设置于第一导电型隔离区333中，由此可防止漏电流问题发生在第一导电型隔离区333的侧边部分及底部部分的垂直方向上。
请参阅图4A-图4M，并同时参阅图2，图4A-图4M是根据本发明的一实施例显示用于切换式电源供应电路的功率级电路中，用以作为上桥开关的高压元件的制造方法的示意图。如图4A所示，首先形成一半导体层221’于基板221上。半导体层221’例如以外延的步骤，形成于基板221上，或是以基板221的部分，作为半导体层221’。半导体层221’于垂直方向(如图4A中的实线箭号方向所示意，下同)上，具有相对的上表面221a与下表面221b。形成半导体层221’的方式，为本领域技术人员所熟知，在此不予赘述。基板221例如但不限于为P型或N型的半导体基板。接续，如图4B所示，例如但不限于利用由微影工艺步骤形成光阻层2211为屏蔽，例如但不限于利用多个离子注入工艺步骤将第一导电型杂质掺杂至半导体层221’，以形成第一导电型隔离区233。接着，参照图4C，例如但不限于利用由微影工艺步骤形成光阻层2221为屏蔽，例如但不限于利用多个离子注入工艺步骤将第二导电型杂质掺杂至半导体层221’，以形成外部第二导电型隔离区234及第二导电型隔离区232。于一实施例中，外部第二导电型隔离区234及基板221可统称为基板区。接续，参照图4D，例如但不限于利用由微影工艺步骤形成光阻层2231为屏蔽，例如但不限于利用多个离子注入工艺步骤将第一导电型杂质掺杂至半导体层221’，以继续形成第一导电型隔离区233于第二导电型隔离区232与外部第二导电型隔离区234之间。之后，参照图4E，例如但不限于利用由微影工艺步骤形成光阻层2241为屏蔽，例如但不限于利用多个离子注入工艺步骤将第二导电型杂质掺杂至半导体层221’，以继续形成外部第二导电型隔离区234于第一导电型隔离区233的侧边上，并例如但不限于利用由微影工艺步骤形成光阻层2241为屏蔽，例如但不限于利用多个离子注入工艺步骤将第二导电型杂质掺杂至半导体层221’，以继续形成第二导电型隔离区232于第一导电型隔离区233的上表面上。接着，参考图4F，例如但不限于利用由微影工艺步骤形成光阻层2251为屏蔽，例如但不限于利用多个离子注入工艺步骤将第一导电型杂质掺杂至半导体层221’中，以形成阱区222。此时漂移氧化区224尚未形成，上表面221a也就尚未完全定义出来。高压元件22形成后，上表面221a如图4G中粗折线所示意。阱区222形成于半导体层221’中，且于垂直方向上，阱区222位于上表面221a下并连接于上表面221a。
接着，请参阅图4H，形成漂移氧化区224于上表面221a上并连接于上表面221a。漂移氧化区224例如但不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。漂移氧化区224形成于该上表面221a上并连接于上表面221a，且位于部分漂移区222a(如图2中LDMOS元件LT中的虚线框所示意)的正上方，并连接于漂移区222a。
接着，请参阅图4I，形成栅极227的介电层2271与导电层2272于半导体层221’的上表面221a上，于垂直方向(如图4I中的实线箭号方向所示意，下同)上，如图2所示，部分本体区226位于栅极227的介电层2271与导电层2272正下方并连接于栅极227的介电层2271，以提供LDMOS元件LT在导通操作中的反转区223a。
接着，请参阅图4J，形成本体区225于阱区222中，且于垂直方向上，本体区225位于上表面221a下并连接于上表面221a。本体区225具有第二导电型，形成本体区225的步骤，例如但不限于利用微影工艺步骤形成光阻层2261为屏蔽，将第二导电型杂质掺杂至阱区222中，以形成本体区225。例如可利用例如但不限于以具有倾斜角度的离子注入工艺步骤IMP11与IMP12，将第二导电型杂质，以加速离子的形式，注入阱区222中，以形成本体区225。
请继续参阅图4J及2，例如在形成栅极227的介电层2271与导电层2272后，形成轻掺杂区2282，以避免LDMOS元件LT于导通操作时，间隔层2273下方的本体区225无法形成反转电流通道。形成轻掺杂区2282的方法，例如将第一导电型杂质掺杂至本体区225中，以形成轻掺杂区2282。其中，本实施例可利用例如但不限于离子注入工艺步骤IMP2，将第一导电型杂质，以加速离子的形式，注入本体区225中，以形成轻掺杂区2282。需说明的是，轻掺杂区2282的第一导电型杂质浓度比源极228和漏极229的第一导电型杂质浓度低，因此，轻掺杂区2282与源极228和漏极229重叠的部分，相对可以忽略。
接着，请参阅图4K，形成间隔层2273于导电层2272侧面之外，以形成栅极227。接着，形成源极228与漏极229于上表面221a下并连接于上表面221a，且源极228与漏极229分别位于栅极227在通道方向的外部下方的本体区226中与远离本体区226侧的阱区222中，且于通道方向上，漂移区222a位于漏极229与本体区225之间，靠近上表面221a的阱区222中，用以作为LDMOS元件LT在导通操作中的漂移电流通道，且于垂直方向上，源极228与漏极229位于上表面221a下并连接于上表面221a。源极228与漏极229具有第一导电型，形成源极228与漏极229的步骤，例如但不限于利用由微影工艺步骤形成光阻层2281为屏蔽，利用例如但不限于离子注入工艺步骤IMP3，将第一导电型杂质以加速离子的形式，分别注入至本体区225中与阱区222中，以形成源极228与漏极229。
接着，请参阅图4L，如图4L所示，形成本体极226于本体区225中。本体极226具有第二导电型，用以作为本体区225的电气接点，于垂直方向上，本体极226形成于上表面221a下并连接于上表面221a的本体区225中。形成本体极226的步骤，例如但不限于利用由微影工艺步骤形成光阻层2291为屏蔽，将第二导电型杂质掺杂至本体区225中，以形成本体极226。其中，本实施例可利用例如但不限于离子注入工艺步骤IMP4，将第二导电型杂质，以加速离子的形式，注入本体区225中，以形成本体极226。
接着，请参阅图4M，如图4M所示，形成肖特基势垒二极管SD，其包括形成肖特基金属层230的步骤以及形成肖特基半导体层231的步骤。肖特基金属层230的步骤包含形成肖特基金属层230于半导体层221’上，且于垂直方向上，肖特基金属层230位于上表面221a上并连接于上表面221a。形成肖特基半导体层231的步骤包含形成肖特基半导体层231于半导体层221’中，使得肖特基半导体层231与肖特基金属层230形成肖特基接触。肖特基半导体层231与第二导电型隔离区232邻接，且于垂直方向上，肖特基半导体层231位于上表面221a下并连接于上表面221a。本体极226与第二导电型隔离区232经由金属导线ML电连接。于一实施例中，肖特基半导体层231形成于第一导电型隔离区233中。于一实施例中，第一导电型隔离区233与第二导电型隔离区232邻接。
需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT与LT’中，所有的阱区222彼此电连接，所有的本体区225彼此电连接，所有的本体极226彼此电连接，所有的栅极227彼此电连接，所有的源极228彼此电连接，所有的漏极229彼此电连接。在所有的肖特基势垒二极管，例如肖特基势垒二极管SD与SD’中，所有的肖特基金属层230彼此电连接，所有的肖特基半导体层231彼此电连接。在一种较佳的实施例中，LDMOS元件LT中，源极228与本体极226以如图所示的硅化金属层223电连接。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必需实现所有的目的或优点，因此，请求权利要求的任一项也不应以此为限。

Claims (12)

1.一种高压元件，用于一切换式电源供应电路的功率级电路中，以作为一上桥开关，包含：
至少一横向扩散金属氧化物半导体元件，其包括：
一阱区，具有一第一导电型，形成于一半导体层中；
一本体区，具有一第二导电型，形成于该阱区中；
一栅极，形成于该阱区上方并连接于该阱区；以及
一源极与一漏极，具有该第一导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；
一第二导电型隔离区，于该半导体层中，包覆该至少一横向扩散金属氧化物半导体元件的侧面及底面，且该第二导电型隔离区与该本体区电连接；以及
至少一肖特基势垒二极管，包括：
一肖特基金属层，形成于该半导体层上，该肖特基金属层电连接于一偏置电压；以及
一肖特基半导体层，具有该第一导电型，形成于该半导体层中，该肖特基半导体层与该肖特基金属层形成肖特基接触，且该肖特基半导体层与该第二导电型隔离区邻接于该半导体层中；
其中，该源极与该本体区一边界间的该栅极正下方的部分该本体区定义一反转区，用以作为该横向扩散金属氧化物半导体元件在一导通操作中的一反转电流通道；
其中，该本体区与该漏极之间的部分该阱区定义一漂移区，用以作为该横向扩散金属氧化物半导体元件在该导通操作中的一漂移电流通道。
2.如权利要求1所述的高压元件，其中该至少一肖特基势垒二极管位于该高压元件中一第一导电型隔离区中，且该第一导电型隔离区位于该第二导电型隔离区之外，包覆该第二导电型隔离区的侧面及底面。
3.如权利要求2所述的高压元件，其中该高压元件还包含一基板区，具有该第二导电型，包覆该第一导电型隔离区的侧面及底面。
4.如权利要求1所述的高压元件，其中该横向扩散金属氧化物半导体还包括一漂移氧化区，形成于该漂移区上，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
5.如权利要求1所述的高压元件，其中该栅极包括：
一介电层，形成于该本体区上及该阱区上，并连接于该本体区与该阱区；
一导电层，用以作为该栅极的电气接点，形成于所有该介电层上并连接于该介电层；以及
两间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
6.如权利要求1所述的高压元件，其中该肖特基金属层与该功率级电路的一电流流出端电连接。
7.一种高压元件制造方法，其中该高压元件用于一切换式电源供应电路的一功率级电路中，用以作为一上桥开关，该高压元件制造方法包含：
形成至少一横向扩散金属氧化物半导体元件，形成该横向扩散金属氧化物半导体的步骤包括：
形成一阱区于一半导体层中，该阱区具有一第一导电型；
形成一本体区于该阱区中，该本体区具有一第二导电型；
形成一栅极于该阱区上方并连接于该阱区；以及
形成一源极与一漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中，该源极与该漏极具有该第一导电型；以及形成一第二导电型隔离区于该半导体层中且于该至少一横向扩散金属氧化物半导体元件的侧面及底面，使得该第二导电型隔离区包覆该至少一横向扩散金属氧化物半导体元件的侧面及底面，且使得该第二导电型隔离区与该本体区电连接；
形成至少一肖特基势垒二极管元件，形成该肖特基势垒二极管的步骤包含：
形成一肖特基金属层于该半导体层上，该肖特基金属层电连接于一偏置电压；以及
形成一肖特基半导体层于该半导体层中，使得该肖特基半导体层与该肖特基金属层形成肖特基接触，且使得该肖特基半导体层与该第二导电型隔离区邻接于该半导体层中，该肖特基半导体层具有该第一导电型；
其中，该源极与该本体区一边界间的该栅极正下方的部分该本体区定义一反转区，用以作为该横向扩散金属氧化物半导体元件在一导通操作中的一反转电流通道；
其中，该本体区与该漏极之间的部分该阱区定义一漂移区，用以作为该横向扩散金属氧化物半导体元件在该导通操作中的一漂移电流通道。
8.如权利要求7所述的高压元件制造方法，还包含形成一第一导电型隔离区于该半导体层中且于该第二导电型隔离区的侧面及底面，使得该至少一肖特基势垒二极管位于该第一导电型隔离区中，且使得该第一导电型隔离区位于该第二导电型隔离区之外，该第一导电型隔离区包覆该第二导电型隔离区的侧面及底面。
9.如权利要求8所述的高压元件制造方法，还包含形成一基板区于该第一导电型隔离区的侧面及底面，使得该基板区包覆该第一导电型隔离区的侧面及底面，该基板区具有该第二导电型。
10.如权利要求7所述的高压元件制造方法，还包括形成一漂移氧化区于该漂移区上，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
11.如权利要求7所述的高压元件制造方法，其中形成该栅极的步骤包括：
形成一介电层于该本体区上及该阱区上，并连接于该本体区与该阱区；
形成一导电层于所有该介电层上并连接于该介电层，用以作为该栅极的电气接点；以及
形成一间隔层于该导电层的两侧以作为该栅极的两侧的电气绝缘层。
12.如权利要求7所述的高压元件制造方法，其中该肖特基金属层与该功率级电路的一电流流出端电连接。
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