CN114566509A - 阵列基板和显示装置 - Google Patents

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CN114566509A CN202210189356.9A CN202210189356A CN114566509A CN 114566509 A CN114566509 A CN 114566509A CN 202210189356 A CN202210189356 A CN 202210189356A CN 114566509 A CN114566509 A CN 114566509A
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Abstract

本公开提供一种阵列基板和显示装置，属于显示技术领域，解决现有阵列基板中驱动电路占用空间较大的问题。本公开的阵列基板，包括：衬底基板和设置在衬底基板上的驱动电路；其中，阵列基板还包括：沿背离衬底基板方向依次设置第一驱动器件层和第二驱动器件层；驱动电路中的部分薄膜晶体管位于第一驱动器件层，部分薄膜晶体管位于第二驱动器件层；且位于第一驱动器件层的至少一个薄膜晶体管与位于第二驱动器件层的至少一个薄膜晶体管，在衬底基板上的正投影至少部分重叠。

Description

阵列基板和显示装置
技术领域
本公开属于无线通信技术领域，具体涉及一种阵列基板和显示装置。
背景技术
随着显示技术的不断成熟，显示产品的种类也不断多样化。现有技术中的显示面板通常为矩形屏，包括显示区和围绕显示区的非显示区，通常将像素驱动电路设置在显示面板的显示区，将栅极驱动电路设置在显示面板的非显示区，以避免影响显示面板的显示。
然而现有的驱动电路会占据更多的显示面板空间，因此存在无法实现显示面板高PPI以及窄边框的问题。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种阵列基板和显示装置。
第一方面，本公开实施例提供一种阵列基板，包括：衬底基板和设置在衬底基板上的驱动电路；其中，所述阵列基板还包括：沿背离所述衬底基板方向依次设置第一驱动器件层和第二驱动器件层；
所述驱动电路中的部分薄膜晶体管位于所述第一驱动器件层，部分薄膜晶体管位于所述第二驱动器件层；且位于所述第一驱动器件层的至少一个所述薄膜晶体管与位于所述第二驱动器件层的至少一个所述薄膜晶体管，在所述衬底基板上的正投影至少部分重叠。
可选地，位于所述第一驱动器件层的至少一个所述薄膜晶体管的有源层，与位于所述第二驱动器件层的至少一个所述薄膜晶体管的有源层在所述衬底基板上的正投影至少部分重叠。
可选地，所述第一驱动器件层包括第一薄膜晶体管，所述第二驱动器件层包括第二薄膜晶体管，所述第一薄膜晶体管有源层的载流子迁移率小于所述第二薄膜晶体管有源层的载流子迁移率。
可选地，所述第二薄膜晶体管的有源层的材料包括金属氧化物，所述第一薄膜晶体管的有源层的材料包括低温多晶硅。
可选地，所述阵列基板包括显示区，所述阵列基板还包括位于所述显示区的像素驱动电路，像素驱动电路包括驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路；其中，驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路中至少部分电路位于第一驱动器件层，其余电路位于第二驱动器件层。
可选地，所述驱动子电路和发光控制子电路位于第一驱动器件层，复位子电路、阈值补偿子电路和数据写入子电路位于第二驱动器件层。
可选地，所述像素驱动电路还包括存储子电路和发光器件，其中，所述存储子电路和所发光器件与所述驱动子电路和发光控制子电路位于所述第一驱动器件层或位于所述第二驱动器件层。
可选地，所述复位子电路包括第一复位晶体管和第二复位晶体管，所述阈值补偿子电路包括补偿晶体管，所述驱动子电路包括驱动晶体管，所述发光控制子电路包括第一发光控制晶体管和第二发光控制晶体管，所述数据写入子电路包括数据写入晶体管，所述存储子电路包括第一电容；
其中，所述驱动晶体管、所述第一发光控制晶体管和所述第二发光控制晶体管位于所述第一驱动器件层；所述第一复位晶体管、所述第二复位晶体管、所述补偿晶体管和所述数据写入晶体管位于所述第二驱动器件层；
所述第一电容和所发光器件位于所述第一驱动器件层。
可选地，阵列基板还包括第三驱动电路层，所述第三驱动电路层位于所述第一驱动器件层和所述第二驱动器件层之间。
可选地，所述阵列基板包括显示区和围绕所述显示区的周边区，所述阵列基板还包括位于所述显示区的像素驱动电路，像素驱动电路包括驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路、数据写入子电路和存储子电路和发光器件；
其中，所述驱动子电路和发光控制子电路位于所述第一驱动器件层，所述复位子电路位于所述第三驱动器件层，所述阈值补偿子电路和数据写入子电路位于所述第二驱动器件层；
所述存储子电路与所述驱动子电路和发光控制子电路位于同一驱动电路层中；所述发光器件与所述阈值补偿子电路和数据写入子电路位于同一驱动电路层中。
可选地，所述阵列基板包括显示区和围绕所述显示区的周边区，所述阵列基板还包括位于所述周边区的栅极驱动电路，所述栅极驱动电路包括多个薄膜晶体管，所述栅极驱动电路中包括至少部分薄膜晶体管位于第一驱动器件层，其余部分薄膜晶体管位于第二驱动器件层。
可选地，所述栅极驱动电路包括输出子电路、输入子电路、降噪子电路和复位子电路，其中，所述输出子电路中的薄膜晶体管位于第一驱动器件层，输入子电路、降噪子电路和复位子电路中的薄膜晶体管均位于第二驱动器件层。
可选地，所述栅极驱动电路还包括储能子电路，所述储能子电路与所述输出子电路均位于第一驱动器件层。
第二方面，本公开实施例提供一种显示装置，包括上述的阵列基板。
附图说明
图1为公开实施例提供的一种阵列基板的结构示意图；
图2为本公开实施例提供的一种像素驱动电路的电路图；
图3为本公开实施例提供的一种像素驱动电路的结构示意图；
图4为本公开实施例提供的一种阵列基板的截面图；
图5a为本公开实施例提供的阵列基板的第一有源层Poly的版图；
图5b为本公开实施例提供的阵列基板的第一栅极层GT1的版图；
图5c为本公开实施例提供的阵列基板的第一层间绝缘层ILD1的版图；
图5d为本公开实施例提供的阵列基板的第一导电层SD1的版图；
图5e为本公开实施例提供的阵列基板的第三栅极层GT3的版图；
图5f为本公开实施例提供的阵列基板的第二层间绝缘层ILD2的版图；
图5g为本公开实施例提供的阵列基板的第二有源层IGZO的版图；
图5h为本公开实施例提供的阵列基板的第四栅极层GT4的版图；
图5i为本公开实施例提供的阵列基板的第一平坦化层PLN1的版图；
图5j为本公开实施例提供的阵列基板的第二导电层SD2的版图；
图5k为本公开实施例提供的阵列基板的第二平坦化层PLN2的版图；
图5l为本公开实施例提供的阵列基板的第三导电层SD3的版图；
图5m为本公开实施例提供的阵列基板的第三平坦化层PLN3的版图；
图5n为本公开实施例提供的阵列基板的第四导电层AND的版图；
图6a为本公开实施例提供的像素驱动电路的另一种结构示意图；
图6b为本公开实施例提供的另一种阵列基板的截面图；
图7为本公开实施例提供的一种栅极驱动电路的电路图；
图8为本公开实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
随着显示技术的不断成熟，显示产品的种类也不断多样化。现有技术中的显示面板通常为矩形屏，包括显示区和围绕显示区的非显示区，通常将像素驱动电路设置在显示面板的显示区，将栅极驱动电路设置在显示面板的非显示区，以避免影响显示面板的显示。
然而现有的驱动电路会占据更多的显示面板空间，因此存在无法实现显示面板高PPI以及窄边框的问题。
为了至少上述技术问题之一，本公开实施例提供了一种阵列基板和显示装置，下面结合附图和具体实施方式对本公开实施例提供的阵列基板和显示装置作进一步详细描述。
第一方面，图1为公开实施例提供的一种阵列基板的结构示意图，如图1所示，本公开实施例提供一种阵列基板，包括：衬底基板100和设置在衬底基板上的驱动电路。其中，阵列基板还包括沿背离衬底基板100方向依次设置第一驱动器件层201和第二驱动器件层202，即第一驱动器件层201设置在衬底基板100上，第二驱动器件层202设置在第一驱动器件201层背离衬底基板100的一侧。
其中，驱动电路中的部分薄膜晶体管位于第一驱动器件层201，部分薄膜晶体管位于第二驱动器件层202，且位于第一驱动器件层201的至少一个薄膜晶体管与位于第二驱动器件层202的至少一个薄膜晶体管，在衬底基板100上的正投影至少部分重叠。
在本实施例中，由于驱动电路中的部分薄膜晶体管位于第一驱动器件层201，部分薄膜晶体管位于第二驱动器件层201，且位于第一驱动器件层201的至少一个薄膜晶体管、与位于第二驱动器件层202的至少一个所述薄膜晶体管在衬底基板上的正投影至少部分重叠，即通过将阵列基板驱动电路中的驱动器件进行堆叠设置，因此，减少了驱动电路的占用面积，从而有利于增加像素单元的数量，提高显示面板的分辨率和开口率，以及实现显示面板的窄边框设计。
在一些实施例中，位于所述第一驱动器件层的至少一个薄膜晶体管的有源层，与位于第二驱动器件层的至少一个薄膜晶体管的有源层在衬底基板上的正投影至少部分重叠。
在本实施例中，由于位于所述第一驱动器件层的至少一个薄膜晶体管的有源层，与位于第二驱动器件层的至少一个薄膜晶体管的有源层在衬底基板上的正投影至少部分重叠，因此，当两个驱动器件层中的薄膜晶体管连接时，可直接连接两个晶体管的有源层即可，无需设置转接电极，故而可进一步减少驱动电路的占用面积，提高显示面板的分辨率和开口率。
在一些实施例中，第一驱动器件层201包括第一薄膜晶体管，第二驱动器件层202包括第二薄膜晶体管，第一薄膜晶体管有源层的载流子迁移率小于第二薄膜晶体管有源层的载流子迁移率。
第一薄膜晶体管和第二薄膜晶体管的材料可以实际需要进行选择，在此不做具体限定。例如，第一薄膜晶体管是的有源层材料包括低温多晶硅的低温多晶硅薄膜晶体管，第二薄膜晶体管是有源层材料包括金属氧化物的金属氧化物薄膜晶体管。需要说明的是，以下各实施例均是以第一薄膜晶体管为低温多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶体管为例进行说明。
在本实施例中，由于载流子迁移率较大的薄膜晶体管受光照的影响较大，通过将包括有第二薄膜晶体管的第二驱动器件层202设置在第一驱动器件层201上，载流子迁移率较小的第一薄膜晶体管更靠近衬底基板，第二薄膜晶体管相对第一薄膜晶体管远离衬底基板，有利于保护受光照影响较大的第二薄膜晶体管，从而可进一步提高驱动电路整体的光照稳定性。
阵列基板一般包括显示区和非显示区，显示区中设置有像素驱动电路，下面以驱动电路为像素驱动电路为例进行说明：
在一些实施例中，像素驱动电路包括驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路。其中，驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路中至少部分电路位于第一驱动器件层，其余电路位于第二驱动器件层。
具体的，驱动子电路和发光控制子电路位于第一驱动器件层，以及复位子电路、阈值补偿子电路和数据写入子电路位于第二驱动器件层。当然，还可以根据情况对像素驱动电路中的各电路进行设计，只要满足像素驱动电路中部分电路位于第一驱动器件层，其余电路位于第二驱动器件层即可，在此不做具体限定。
在本实施例中，由于像素驱动电路中至少部分电路位于第一驱动器件层，其余电路位于第二驱动器件层，即通过将阵列基板像素驱动电路中的各个电路进行堆叠设置，减少了像素驱动电路的占用面积，从而有利于增加像素单元的数量，提高显示面板的分辨率和开口率。
在一些实施例中，像素驱动电路还包括存储子电路和发光器件，其中，存储子电路和所发光器件与驱动子电路和发光控制子电路位于第一驱动器件层或位于第二驱动器件层。
在本实施例中，通过将像素驱动电路中的存储子电路、发光器件、驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路堆叠设置，从而减少了像素驱动电路的占用面积，进而有利于增加像素单元的数量，提高显示面板的分辨率和开口率。
图2为本公开实施例提供的一种像素驱动电路的电路图，如图2所示，像素驱动电路可以包括：驱动子电路1、第一复位子电路2、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、存储子电路6、第二复位子电路7、阈值补偿子电路8。其中，第一复位子电路2与驱动子电路1的控制端连接，且被配置为在复位控制信号的控制下对驱动子电路1的控制端进行复位。阈值补偿子电路8分别与驱动子电路1的控制端和存储子电路6的第一端连接，且被配置为对驱动子电路1进行阈值补偿。数据写入子电路4与驱动子电路1的第一端电连接，且被配置为在扫描信号的控制下将数据信号写入存储子电路。存储子电路6分别与阈值补偿子电路8和第一电源端VDD电连接，且被配置为存储数据信号。第一发光控制子电路51a分别与第一电源端VDD以及驱动子电路1的第一端相连，且被配置为在发光控制信号的控制下实现驱动子电路1和第一电源端VDD间的连接导通或断开，第二发光控制子电路52b分别与驱动子电路1的第二端和发光器件OLED的第一极电连接，且被配置为在发光控制信号的控制下实现驱动子电路1和发光器件OLED之间的连接导通或断开。第二复位子电路7与发光器件OLED的第一极电连接，且被配置为在复位控制信号的控制下对驱动子电路1的控制端和发光器件OLED的第一极进行复位。
继续参照图2，第一复位子电路2包括第一晶体管T1，阈值补偿子电路8包括第二晶体管T2，驱动子电路1包括第三晶体管T3，驱动子电路1的控制端包括第三晶体管T3的控制极，驱动子电路1的第一端包括第三晶体管T3的第一极，驱动子电路1的第二端包括第三晶体管T3的第二极。数据写入子电路4包括第四晶体管T4，存储子电路6包括存储电容Cst，第一发光控制子电路51a包括第五晶体管T5，第二发光控制子电路52b包括第六晶体管T6，第二复位子电路7包括第七晶体管T7。
在此需要说明的是，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，图2中的像素驱动电路以其中的第一晶体管T1和第二晶体管T2、第四晶体管T4和第七晶体管T7为N型晶体管(例如：氧化物薄膜晶体管)，第三晶体管T3、第五晶体管T5、第六晶体管T6采用P型晶体管(例如：低温多晶硅薄膜晶体管)为例进行说明。
另外，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。对于每个晶体管其均包括第一极、第二极和控制极；其中，控制极作为晶体管的栅极，第一极和第二极中的一者作为晶体管的源极，另一者作为晶体管的漏极；而晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中第一极为源极，第二极为漏极，所以本公开的实施例中全部或部分晶体管的源极和漏极根据需要是可以互换的。
继续参照图2，第四晶体管T4漏极的与第三晶体管T3的源极电连接，第四晶体管T4的源极被配置为与数据线Data电连接以接收数据信号Vdata，第四晶体管T4的栅极被配置为与第一扫描信号线G1电连接以接收扫描信号；存储电容Cst的第二极板与第一电源端VDD电连接，存储电容Cst的第一极板与第二晶体管T2的源极电连接；第二晶体管T2的漏极与第三晶体管T3的栅极电连接，第二晶体管T2的栅极被配置为与第二扫描信号线G2电连接以接收补偿控制信号；第一晶体管T1的源极被配置为与第一初始信号线Vinit1电连接以接收第一复位信号，第一晶体管T1的漏极与第二晶体管T2的源极电连接，第一晶体管T1的栅极被配置为与复位信号端Re电连接以接收复位控制信号；第七晶体管T7的漏极被配置为与第一初始信号线Vinit1电连接以接收第一复位信号，第七晶体管T7的源极与发光器件OLED的第一极电连接，第七晶体管T7的栅极被配置为与复位信号端Re电连接以接收复位控制信号；第五晶体管T5的源极与第一电源端VDD电连接，第五晶体管T5的漏极与第三晶体管T3的源极电连接，第五晶体管T5的栅极被配置为与使能信号端EM电连接以接收发光控制信号；第六晶体管T6的源极与第三晶体管T3的漏极电连接，第六晶体管T6的漏极与发光器件OLED的第一极电连接，第六晶体管T6的栅极被配置为与使能信号端EM电连接以接收发光控制信号；发光器件OLED的第二电极与第一电源端VDD电连接。
例如，第一电源线和第二电源线之一为高压电源线，另一个为低压电源线。例如，如图2所示，第一电源线为电压源以输出恒定的第一电压，第一电压为正电压；而第二电源线可以为电压源以输出恒定的第二电压，第二电压为负电压等。例如，在一些示例中，第一电源端VDD可以接地。
继续参照图2，第五晶体管T5的栅极和第六晶体管T6的栅极可以分别连接不同的信号线，即连接不同的使能信号端，而两个使能信号端传输的信号相同，当然，第五晶体管T5的栅极和第六晶体管T6的栅极也可以电连接到同一条信号线，例如使能信号端EM，以接收相同的信号(例如，发光控制信号)，此时，显示基板可以只需要一个使能信号端，减少端口的数量。
需要说明的是，当第五晶体管T5和第六晶体管T6为不同类型的晶体管，例如，第五晶体管T5为P型晶体管，而第六晶体管T6为N型晶体管时，二者所接收的发光控制信号也可以不相同，本公开的实施例对此不作限制。在本公开实施例中以第五晶体管T5和第六晶体管T6的栅极均连接使能信号端EM为例进行说明。
继续参照图2，由于第一晶体管T1和第七晶体管T7的开关特性相反，故二者的栅极电连接不同的复位信号线。在一些示例中，为了减少布线可以将本行第一晶体管T1的栅极所连接的复位信号线和上一行的第七晶体管T7的栅线所连接复位信号线复用。
例如，第一晶体管T1的源极和第七晶体管T7的漏极分别连接到第一初始信号线Vinit1和第二初始信号线Vinit2，第一初始信号线Vinit1和第二初始信号线Vinit2可以为直流参考电压端，以输出恒定的直流参考电压。第一初始信号线Vinit1和第二初始信号线Vinit2可以相同，例如第一晶体管T1的源极和第七晶体管T7的漏极连接到同一初始信号线。第一初始信号线Vinit1和第二初始信号线Vinit2可以为高压端，也可以为低压端，只要其能够提供第一复位信号和第二复位信号以对电容Cst和发光器件OLED进行复位即可，本公开对此不作限制。例如，第一晶体管T1的源极和第七晶体管T7的漏极可以均连接至复位电源信号线Vinit。
另外，图2所示的像素电路中的第一复位子电路2、阈值补偿子电路8、驱动子电路1、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、第二复位子电路7及存储子电路6仅为示意性的，第一复位子电路2、阈值补偿子电路8、驱动子电路1、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、第二复位子电路7及存储子电路6等子电路的具体结构可以根据实际应用需求进行设定，本公开的实施例对此不作具体限定。
需要说明的是，在本公开实施例中，子像素的像素电路除了可以为图2所示的7T1C(即七个晶体管和一个电容)结构之外，还可以为包括其他数量的晶体管和电容的电路结构，如7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。
在发明实施例中的发光器件可以是有机电致发光二极管(Organic LightEmitting Diode，OLED)。当然，发光器件还可以是微型无机发光二极管，进一步地，可以为电流型发光二极管，如微型发光二极管(Micro Light Emitting Diode，Micro LED)或者迷你发光二极管(Mini Light Emitting Diode，Mini LED)。发光器件的第一极和第二极中的一者为阳极，另一者为阴极；在本发明实施例中以发光器件OLED的第一极为阳极，第二极为阴极为例进行说明。
需要说明的是，在本实施例提供的显示基板中，固定电压端可以为任意的可输入恒定电压的电压端，例如：第一电源端VDD、第二电源端VSS、参考电压端等。屏蔽电极层可以通过信号线与固定电压端相连，相应地，若固定电压端为第一电源端VDD，屏蔽电极层通过第一电源线与第一电源端VDD连接；若固定电压端为第二电源端VSS，屏蔽电极层通过第二电源线与第二电源端VSS连接；若固定电压端为参考电压端，屏蔽电极层通过第一参考电压线Vref与参考电压端连接。
图3为本公开实施例提供的一种像素驱动电路的结构示意图，如图3所示，像素驱动电路中的第三薄膜晶体管T3、第五薄膜晶体管T5、第六薄膜晶体管T6、电容Cst和发光器件OLED位于第一驱动器件层，第一薄膜晶体管T1、第二薄膜晶体管T2、第四薄膜晶体管T4和第七薄膜晶体管T7位于第二驱动器件层，也即像素驱动电路中驱动子电路1、第一发光控制子电路51a、第二发光控制子电路52b、存储子电路6和发光器件位于第一驱动器件层，第一复位子电路2、阈值补偿子电路8、数据写入子电路4和第二复位子电路7位于第二驱动器件层。
图4为本公开实施例提供的一种阵列基板的截面图，图4中仅示意出了阵列基板上的位于第一驱动器件层的第三薄膜晶体T4和位于第二驱动器件层的第四薄膜晶体管T4的部分结构。如图4所示，阵列基板包括衬底基板PI、设置在衬底基板PI上的缓冲层Buffer、设置在缓冲层Buffer背离衬底基板PI一侧的第一有源层Poly(如图5a)、设置在第一有源层PI背离衬底基板PI一侧的第一栅绝缘层GI1、设置在第一栅绝缘层GI1背离衬底基板PI一侧的第一栅极层GT1(如图5b)、设置在第一栅极层GT1背离衬底基板PI一侧的第二栅绝缘层GI2，设置在第二栅绝缘层GI2背离衬底基板PI一侧的第一层间绝缘层ILD1(如图5c)，设置在第一层间绝缘层ILD1背离衬底基板PI一侧的第一导电层SD1(如图5d)，设置在第一导电层SD1背离衬底基板PI一侧的第三栅绝缘层GI3，设置在第三栅绝缘层GI3背离衬底基板PI一侧的第三栅极层GT3(如图5e)，设置在第三栅极层GT1背离衬底基板PI一侧的第二层间绝缘层ILD2(如图5f)，设置在第二层间绝缘层ILD1背离衬底基板PI一侧的第二有源层IGZO(如图5g)，设置在第二有源层IGZO背离衬底基板PI一侧的第四栅绝缘层GI4，设置在第四栅绝缘层GI4背离衬底基板PI一侧的第四栅极层GT4(如图5h)，设置在第四栅极层GT4背离衬底基板PI一侧的第一平坦化层PLN1(如图5i)，设置在第一平坦化层PLN1背离衬底基板PI一侧的第二导电层SD2(如图5j)，设置在第二导电层SD2背离衬底基板PI一侧的第二平坦化层PLN2(如图5k)，设置在第二平坦化层PLN2背离衬底基板PI一侧的第三导电层SD3(如图5l)，设置在第三导电层SD3背离衬底基板PI一侧的第三平坦化层PLN3(如图5m)，设置在第三平坦化层PLN3背离衬底基板PI一侧的第四导电层SD4(如图5n)，设置在第四导电层SD4背离衬底基板PI一侧的像素限定层PDL。其中，第一有源层的材料为低温多晶硅，第二有源层的材料包括金属氧化物半导体。
其中，第一层间绝缘层ILD1或第二层间绝缘层ILD2可以为采用SiN/SiO2或SiN/SiON/SiO2制成的多层结构。在一些实施例中，可以将SiN设置在靠近衬底基板的一侧，SiN可以设置有单层或者多层；SiO2可以设置在远离衬底基板的一侧。第一有源层或第二有源层可以设置为单层或多层结构。在一些实施例中，第二有源层可以包括氧化物半导体，作为示例，半导体氧化物可以包括IZO(indium zinc oxide,氧化铟锌)、ITO(Indium tinoxide,氧化铟锡)、IGTO(indiumgallium tin oxide,铟镓锡氧化物)、IGZO(indiumgallium zinc oxide,铟镓锌氧化物)和ITZO(indium tin zinc oxide,铟锡锌氧化物)中的至少一种。
如图4所示，第一有源层Poly包括第三薄膜晶体管T3的有源层的图形，第一栅极层GT1包括第三薄膜晶体管T3的栅极的图形，第一导电层SD1包括第三薄膜晶体管T3的源、漏电极的图形(图4中仅示出源极的图形)。第二有源层IGZO包括第四薄膜晶体管T4的有源层的图形，第四栅极层GT4包括第四薄膜晶体管T4的栅极的图形，第二导电层SD2包括第四薄膜晶体管T4的源、漏电极的图形(图中未示出)。如图4所示，第四薄膜晶体管T4与第三薄膜晶体管T3位于不同的驱动器件层，在第四薄膜晶体管T4在衬底基板上的正投影与第三薄膜晶体管T3在衬底基板上的正投影存在交叠。
在本实施例中，由于驱动电路中的第三薄膜晶体管T3、第五薄膜晶体管T5、第六薄膜晶体管T6、电容Cst和发光器件位于第一驱动器件层，第一薄膜晶体管T1、第二薄膜晶体管T2、第四薄膜晶体管T4和第七薄膜晶体管T7位于第二驱动器件层，即通过将阵列基板像素驱动电路中的晶体管进行堆叠设置，减少了驱动电路的占用面积，从而有利于增加像素单元的数量，提高显示面板的分辨率和开口率。
在一些实施例中，图6a为本公开实施例提供的像素驱动电路的另一种结构示意图，如图6a所示，阵列基板的像素驱动电路还包括第三驱动电路层，第三驱动电路层位于第一驱动器件层和第二驱动器件层之间。其中，驱动子电路1、第一复位子电路2、数据写入子电路4、第一发光控制子电路51a、第二发光控制子电路52b、存储子电路6、第二复位子电路7、阈值补偿子电路8和发光器件。
继续参考图6a，第一复位子电路2包括第一晶体管T1，阈值补偿子电路8包括第二晶体管T2，驱动子电路1包括第三晶体管T3，驱动子电路1的控制端包括第三晶体管T3的控制极，驱动子电路1的第一端包括第三晶体管T3的第一极，驱动子电路1的第二端包括第三晶体管T3的第二极。数据写入子电路4包括第四晶体管T4，存储子电路6包括存储电容Cst，第一发光控制子电路51a包括第五晶体管T5，第二发光控制子电路52b包括第六晶体管T6，第二复位子电路7包括第七晶体管T7。
其中，第三晶体管T3、第五晶体管T5、第六晶体管T6和存储电容Cst位于第一驱动器件层，第一晶体管和第七晶体管位于第三驱动器件层，第二晶体管T、第四晶体管T4和发光器件OLED位于第二驱动器件。
需要说明的是，在本公开实施例中，子像素的像素电路结构除了可以为图6a所示结构之外，还可以为其他类型的结构，只要保证像素驱动电路中的各子电路位于不同的三个驱动器件层中即可，本公开实施例对此不作限定。
图6b为本公开实施例提供的另一种阵列基板的截面图，图6b中仅示意出了阵列基板上的位于第一驱动器件层的第三薄膜晶体T3、位于第二驱动器件层的第四薄膜晶体管T4的部分结构和位于第三驱动器件层的第一薄膜晶体管T1的部分结构。如图6b所示，阵列基板包括衬底基板PI、设置在衬底基板PI上的缓冲层Buffer、设置在缓冲层Buffer背离衬底基板PI一侧的第一有源层Poly、设置在第一有源层PI背离衬底基板PI一侧的第一栅绝缘层GI1、设置在第一栅绝缘层GI1背离衬底基板PI一侧的第一栅极层GT1、设置在第一栅极层GT1背离衬底基板PI一侧的第二栅绝缘层GI2，设置在第二栅绝缘层GI2背离衬底基板PI一侧的第一隔离层GL1，设置在第一隔离层背离衬底基板PI一侧的第二有源层IGZO1，设置在第二有源层IGZO1背离衬底基板PI一侧的第三栅绝缘层GI3，设置在第三栅绝缘层GI3背离衬底基板PI一侧的第三栅极层GT3，设置在第三栅极层GT1背离衬底基板PI一侧的第一层间绝缘层ILD1，设置在第一层间绝缘层ILD1背离衬底基板PI一侧的第一导电层SD1，设置在第一导电层SD1背离衬底基板PI一侧的第二隔离层GL2，设置在第二隔离层GL2背离衬底基板PI一侧的第三有源层IGZO2，设置在第三有源层IGZO2背离衬底基板PI一侧的第四栅绝缘层GI4，设置在第四栅绝缘层GI4背离衬底基板PI一侧的第四栅极层GT4，设置在第四栅极层GT4背离衬底基板PI一侧的第二层间绝缘层ILD2，设置在第二层间绝缘层ILD2背离衬底基板PI一侧的第二导电层SD2，设置在第二导电层SD2背离衬底基板PI一侧的平坦化层PLN，设置在平坦化层PLN背离衬底基板PI一侧的第三导电层SD4，设置在第四导电层SD4背离衬底基板PI一侧的像素限定层PDL。其中，第一有源层的材料为低温多晶硅，第二有源层和第三有源层的材料包括金属氧化物半导体。
其中，第一层间绝缘层ILD1或第二层间绝缘层ILD2可以为采用SiN/SiO2或SiN/SiON/SiO2制成的多层结构。在一些实施例中，可以将SiN设置在靠近衬底基板的一侧，SiN可以设置有单层或者多层；SiO2可以设置在远离衬底基板的一侧。第一有源层或第二有源层可以设置为单层或多层结构。在一些实施例中，第二有源层可以包括氧化物半导体，作为示例，半导体氧化物可以包括IZO(indium zinc oxide,氧化铟锌)、ITO(Indium tinoxide,氧化铟锡)、IGTO(indiumgallium tin oxide,铟镓锡氧化物)、IGZO(indiumgallium zinc oxide,铟镓锌氧化物)和ITZO(indium tin zinc oxide,铟锡锌氧化物)中的至少一种。
如图4所示，第一有源层Poly包括第三薄膜晶体管T3的有源层的图形，第一栅极层GT1包括第三薄膜晶体管T3的栅极的图形。第二有源层IGZO1包括第一薄膜晶体管T1有源层的图形，第三栅极层GT3包括第一薄膜晶体管T1栅极的图形，第一导电层SD1包括第一薄膜晶体管T1的源漏电极的图形。第三有源层IGZO2包括第四薄膜晶体管T4的有源层的图形，第四栅极层GT4包括第四薄膜晶体管T4的栅极的图形，第二导电层SD2包括第四薄膜晶体管T4的源、漏电极的图形。继续参考图6b，第三薄膜晶体管T1、第四薄膜晶体管T4和第三薄膜晶体管T3位于不同的三个驱动器件层，第三薄膜晶体管T1在衬底基板上的正投影与与第三薄膜晶体管T3在衬底基板上的正投影存在交叠，第四薄膜晶体管T4在衬底基板上的正投影与第三薄膜晶体管T3在衬底基板上的正投影存在交叠。
在本实施例中，由于第三薄膜晶体管T1、第四薄膜晶体管T4和第三薄膜晶体管T3位于不同的三个驱动器件层，即通过将阵列基板像素驱动电路中的晶体管进行堆叠设置，减少了驱动电路的占用面积。另外，由于第三薄膜晶体管T1在衬底基板上的正投影与与第三薄膜晶体管T3在衬底基板上的正投影存在交叠，第四薄膜晶体管T4在衬底基板上的正投影与第三薄膜晶体管T3在衬底基板上的正投影存在交叠，因此第三薄膜晶体管T1与第三薄膜晶体管T3的连接以及第四薄膜晶体管T4与第三薄膜晶体管T3的连接，均仅需直接连接两个薄膜晶体管的有源层即可，无需设置转接电极，因此可减少驱动电路的占用面积，提高显示面板的分辨率和开口率。
阵列基板一般包括显示区和非显示区，非显示区中还设置有栅极驱动电路，下面以驱动电路为栅极驱动电路为例进行说明：
在一些实施例中，阵列基板包括显示区和围绕所述显示区的周边区，阵列基板还包括位于周边区的栅极驱动电路，栅极驱动电路包括多个薄膜晶体管。栅极驱动电路中包括至少部分薄膜晶体管位于第一驱动器件层，其余部分薄膜晶体管位于第二驱动器件层，且位于第一驱动器件层的至少一个所述薄膜晶体管与位于第二驱动器件层的至少一个薄膜晶体管，在衬底基板上的正投影至少部分重叠。
在本实施例中，栅极驱动电路中包括至少部分薄膜晶体管位于第一驱动器件层，其余部分薄膜晶体管位于第二驱动器件层，且位于第一驱动器件层的至少一个所述薄膜晶体管与位于第二驱动器件层的至少一个薄膜晶体管，在衬底基板上的正投影至少部分重叠，即通过将阵列基板栅极驱动电路中的薄膜晶体管进行堆叠设置，减少了栅极驱动电路的占用面积，从而有利于实现显示面板的窄边框设计。
在一些实施例中，图7为本公开实施例提供的一种栅极驱动电路的电路图，图8为本公开实施例提供的栅极驱动电路的结构示意图，如图7和图8所示，栅极驱动电路包括输出子电路、输入子电路、降噪子电路和复位子电路，其中，输出子电路包括第一输出晶体管M3、第二输出晶体管M4、第三输出晶体管M15和第一输出晶体管M16，储能子电路包括第一电容C1、第二电容C2和第三电容C3。
继续参考图8，第一输出晶体管M3、第二输出晶体管M4、第三输出晶体管M15、第一输出晶体管M16、第一电容C1、第二电容C2和第三电容C3位于第一驱动器件层，其余晶体管位于第二驱动器件层。需要说明的是，在本公开实施例中，像素驱动电路除了可以为图7和图8所示的结构之外，还可以为其他电路结构，本公开实施例对此不作限定。
在本实施例中，通过将栅极驱动电路中的输出薄膜晶体管和存储电容设置在第一驱动器件层，其余电路中的所有晶体管设置在第二驱动器件层，减少了栅极驱动电路的占用面积，从而有利于实现显示面板的窄边框设计。
第二方面，本公开实施例提供一种显示装置，其包括上述的阵列基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例并不以此为限。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (14)

1.一种阵列基板，其特征在于，包括：衬底基板和设置在衬底基板上的驱动电路；其中，所述阵列基板还包括：沿背离所述衬底基板方向依次设置第一驱动器件层和第二驱动器件层；
所述驱动电路中的部分薄膜晶体管位于所述第一驱动器件层，部分薄膜晶体管位于所述第二驱动器件层；且位于所述第一驱动器件层的至少一个所述薄膜晶体管与位于所述第二驱动器件层的至少一个所述薄膜晶体管，在所述衬底基板上的正投影至少部分重叠。
2.根据权利要求1所述的阵列基板，其特征在于，位于所述第一驱动器件层的至少一个所述薄膜晶体管的有源层，与位于所述第二驱动器件层的至少一个所述薄膜晶体管的有源层在所述衬底基板上的正投影至少部分重叠。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一驱动器件层包括第一薄膜晶体管，所述第二驱动器件层包括第二薄膜晶体管，所述第一薄膜晶体管有源层的载流子迁移率小于所述第二薄膜晶体管有源层的载流子迁移率。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二薄膜晶体管的有源层的材料包括金属氧化物，所述第一薄膜晶体管的有源层的材料包括低温多晶硅。
5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括显示区，所述阵列基板还包括位于所述显示区的像素驱动电路，像素驱动电路包括驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路；其中，驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路和数据写入子电路中至少部分电路位于第一驱动器件层，其余电路位于第二驱动器件层。
6.根据权利要求5所述的阵列基板，其特征在于，所述驱动子电路和发光控制子电路位于第一驱动器件层，复位子电路、阈值补偿子电路和数据写入子电路位于第二驱动器件层。
7.根据权利要求6所述的阵列基板，其特征在于，所述像素驱动电路还包括存储子电路和发光器件，其中，所述存储子电路和所发光器件与所述驱动子电路和发光控制子电路位于所述第一驱动器件层或位于所述第二驱动器件层。
8.根据权利要求7所述的阵列基板，其特征在于，所述复位子电路包括第一复位晶体管和第二复位晶体管，所述阈值补偿子电路包括补偿晶体管，所述驱动子电路包括驱动晶体管，所述发光控制子电路包括第一发光控制晶体管和第二发光控制晶体管，所述数据写入子电路包括数据写入晶体管，所述存储子电路包括第一电容；
其中，所述驱动晶体管、所述第一发光控制晶体管和所述第二发光控制晶体管位于所述第一驱动器件层；所述第一复位晶体管、所述第二复位晶体管、所述补偿晶体管和所述数据写入晶体管位于所述第二驱动器件层；
所述第一电容和所发光器件位于所述第一驱动器件层。
9.根据权利要求1所述的阵列基板，其特征在于，还包括第三驱动电路层，所述第三驱动电路层位于所述第一驱动器件层和所述第二驱动器件层之间。
10.根据权利要求9所述的阵列基板，其特征在于，所述阵列基板包括显示区和围绕所述显示区的周边区，所述阵列基板还包括位于所述显示区的像素驱动电路，像素驱动电路包括驱动子电路、发光控制子电路、复位子电路、阈值补偿子电路、数据写入子电路和存储子电路和发光器件；
其中，所述驱动子电路和发光控制子电路位于所述第一驱动器件层，所述复位子电路位于所述第三驱动器件层，所述阈值补偿子电路和数据写入子电路位于所述第二驱动器件层；
所述存储子电路与所述驱动子电路和发光控制子电路位于同一驱动电路层中；所述发光器件与所述阈值补偿子电路和数据写入子电路位于同一驱动电路层中。
11.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括显示区和围绕所述显示区的周边区，所述阵列基板还包括位于所述周边区的栅极驱动电路，所述栅极驱动电路包括多个薄膜晶体管，所述栅极驱动电路中包括至少部分薄膜晶体管位于第一驱动器件层，其余部分薄膜晶体管位于第二驱动器件层。
12.根据权利要求11所述的阵列基板，其特征在于，所述栅极驱动电路包括输出子电路、输入子电路、降噪子电路和复位子电路，其中，所述输出子电路中的薄膜晶体管位于第一驱动器件层，输入子电路、降噪子电路和复位子电路中的薄膜晶体管均位于第二驱动器件层。
13.根据权利要求12所述的阵列基板，其特征在于，所述栅极驱动电路还包括储能子电路，所述储能子电路与所述输出子电路均位于第一驱动器件层。
14.一种显示装置，其特征在于，包括如权利要求1-13中任一项所述的阵列基板。
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