CN114566464A - 半导体器件及其制造方法 - Google Patents

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赖韦安
曾健庭
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Abstract

本公开涉及半导体器件及其制造方法。一种方法包括：穿过半导体衬底的第一表面对区域进行掺杂；在半导体衬底内形成多个掺杂结构，其中，多个掺杂结构中的每一个都沿着垂直方向延伸并且与掺杂区域接触；在第一表面之上形成多个晶体管，其中，晶体管中的每一个包括一个或多个源极/漏极结构，该一个或多个源极/漏极结构通过掺杂结构中的相应一个电耦合到掺杂区域；在第一表面之上形成多个互连结构，其中，互连结构中的每一个电耦合到晶体管中的至少一个；以及基于通过半导体衬底的第二表面检测在掺杂区域上存在的信号，测试互连结构和晶体管之间的电连接，第二表面与第一表面相反。

Description

半导体器件及其制造方法
技术领域
本公开总体涉及半导体器件及其制造方法。
背景技术
用于使集成电路小型化的一种方式是通过使用衬底的与正面相反的背面的电路，即通过使用背面电路。这种背面电路可以包括例如背面电源轨。使用背面电路可以允许使用衬底的正面的较小电路元件，即在正面电路中。然而，背面电路的制造是一个昂贵的过程。如果正面电路存在缺陷，则可能会浪费制造背面电路的成本。
发明内容
根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：穿过半导体衬底的第一表面对区域进行掺杂，其中，所述区域至少沿着横向方向延伸；在所述半导体衬底内形成多个掺杂结构，其中，所述多个掺杂结构中的每一个都沿着垂直方向延伸并且与掺杂区域接触；在所述第一表面之上形成多个晶体管，其中，所述晶体管中的每一个包括一个或多个源极/漏极结构，该一个或多个源极/漏极结构通过所述掺杂结构中的相应一个电耦合到所述掺杂区域；在所述第一表面之上形成多个互连结构，其中，所述互连结构中的每一个电耦合到所述晶体管中的至少一个；以及基于通过所述半导体衬底的第二表面检测在所述掺杂区域上存在的信号，测试所述互连结构和所述晶体管之间的电连接，所述第二表面与所述第一表面相反。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：穿过半导体衬底的第一表面形成掺杂层；在所述半导体衬底的第一表面之上形成多个晶体管，其中，所述多个晶体管可操作地耦合到所述掺杂层；通过在所述第一表面之上形成多个第一互连结构将所述晶体管彼此耦合；通过所述第一互连结构施加测试信号；以及通过从所述半导体衬底的第二表面监测在所述掺杂层上存在的信号来检查所述晶体管和所述第一互连结构之间的电连接，所述第二表面与所述第一表面相反。
根据本公开的又一方面，提供了一种用于测试半导体器件的系统，包括：半导体器件，包括：半导体衬底，具有在所述衬底的厚度内的掩埋掺杂层；多个栅极全环绕(GAA)晶体管，在所述半导体衬底的第一侧，其中，所述多个晶体管可操作地耦合到所述掩埋掺杂层；以及多个互连结构，在所述半导体衬底的第一侧的所述多个GAA晶体管之间；测试设备，在所述半导体衬底的第二侧，所述第二侧与所述第一侧相反；所述测试设备被配置为测试所述GAA晶体管之间的所述多个互连结构中的电连接。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小。
图1示出了本公开的一般方法。
图2A示意性地示出了一种结构，该结构包括具有掩埋掺杂层的衬底，该衬底具有正面电路，但没有形成背面电路。图2B示意性地示出了使用测试设备(例如，显微镜)来测试图2A中的衬底的正面电路，该测试设备面向衬底的背面放置。图2C示意性地示出了在正面电路通过了图2B的测试的情况下，由图2A的结构形成的最终结构。图2C中的最终结构具有背面电路和与图2A中的结构相同的正面电路。
图3示出了结构的示例性布局设计，该结构包括具有掩埋掺杂层的衬底，该衬底具有正面电路，但没有形成背面电路。
图4提供了在具有掩埋掺杂层的衬底的正面形成的示例性电路(“正面电路”)的透视图，该衬底具有正面电路，但没有形成背面电路。
图5是制造半导体器件的示例性方法的工艺流程的流程图，其涉及在形成背面电路之前测试正面电路。
图6A-图6G示出了图示制造半导体器件的方法的步骤的截面图，该方法涉及在形成背面电路之前测试正面电路。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不指示本文讨论的各种实施例和/或配置之间的关系。
此外，在本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
用于使集成电路小型化的一种方式是通过使用衬底的与正面相反的背面的电路，即通过使用背面电路。这种背面电路可以包括例如背面电源轨。使用背面电路可以允许使用衬底的正面的较小电路元件，即在正面电路中。然而，背面电路的制造是一个昂贵的过程。如果正面电路存在缺陷，则可能会浪费制造背面电路的成本。
本公开提出了一种制造半导体器件的方法。在图1的流程图中示意性地示出的方法可以包括101：形成半导体衬底的正面的正面电路，其具有掩埋掺杂半导体层；102：在衬底的与正面相反的背面上形成电路之前，对正面电路进行测试；103：如果正面电路通过测试102，则形成背面电路；104：如果正面电路没有通过测试102，则可以丢弃具有正面电路的半导体衬底。对于通过测试102并且在步骤103中形成了背面电路的器件，可以执行最终测试105。最终测试可能涉及对正面和/或背面电路进行测试。
图2A示意性地示出了在图1的元素(101)中形成的结构(或部分形成的半导体器件)200。图2A中的结构包括半导体衬底201。衬底201可以包括半导体材料衬底，例如硅。或者，衬底可以包括其他元素半导体材料，例如锗。衬底还可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟和磷化铟。衬底可以包括合金半导体，例如硅锗、碳化硅锗、磷化镓砷和磷化镓铟。衬底可以包括外延层。例如，衬底可以具有覆盖在体半导体上的外延层。
根据各种实施例，衬底201可以包括掩埋掺杂半导体层202，其可以用作牺牲层，该牺牲层被配置为在衬底201的背面上形成任何电路之前对衬底201的正面电路进行测试。掩埋掺杂半导体层202可以是n掺杂层或p掺杂层。衬底201可以包括位于掩埋掺杂半导体层202的相反两侧的电介质层205A和205B。电介质层205A和205B中的每一个可以是氧化物层，其可以由衬底201的半导体材料的氧化物形成。
结构200包括在衬底201的顶表面上的正面电路203。正面电路203包括多个晶体管204，例如晶体管204A和204B。晶体管204的第一子组可以形成第一单元，即单元A(其可对应于第一电路)，而晶体管204的第二子组可以形成第二单元，即单元B(其可对应于第二电路)，如图2A所示。晶体管可以包括选自三维晶体管(例如三维场效应晶体管(例如，FinFET)、栅极全环绕(GAA)晶体管(例如，纳米片晶体管))和/或平面晶体管(例如金属氧化物半导体场效应晶体管(MOSFET))的晶体管。每个晶体管包括有源区域，该有源区域可以是一个或多个三维场效应晶体管的鳍形区域(例如，FinFET)、一个或多个栅极全环绕(例如，GAA)晶体管的片形区域(例如，纳米片晶体管)、一个或多个GAA晶体管的线形区域(例如，纳米线晶体管)、或一个或多个平面金属氧化物半导体场效应晶体管(MOSFET)的氧化物定义(OD)区域。有源区域的一些部分可以各自用作(一个或多个)相应晶体管的源极结构或漏极结构(或特征)；并且有源区域的一些部分可以各自用作(一个或多个)相应晶体管的传导沟道。
一个或多个晶体管204可以通过(一个或多个)互连结构207电连接到掩埋掺杂半导体层202，该互连结构207可以从衬底201的顶表面延伸穿过电介质层205的厚度。(一个或多个)互连结构207可以由掺杂半导体形成，例如掺杂硅、掺杂锗或掺杂SiGe。在某些实施例中，每个晶体管204可以通过互连结构207电连接到掩埋掺杂半导体层。例如，每个晶体管204可以包括一个或多个源极/漏极，其可以通过互连结构207电耦合或电连接到掩埋掺杂半导体层202。
正面电路203还包括电互连206，其可以提供晶体管204之间的电互连。互连206可以包括在正面上的多个金属化层(例如，正面上的最底部的金属化层，通常称为M0)。结构200不包括在衬底201的背面208上的电路。
图2B示意性地示出了图1的测试元素102，即对结构200的正面电路203进行测试。测试102可以涉及将测试设备209放置为面向衬底201的背面208。测试设备209可以是例如显微镜，例如光子显微镜(例如，发射显微镜(EMMI))或电子束显微镜(例如，电子束辐射显微镜(EBI))。测试102可以包括通过(一个或多个)最顶部的正面金属化层206T向正面电路203施加电信号，并且使用测试设备209对穿过掩埋掺杂层202的信号进行检测，该信号可以包括例如光子和/或电子，例如二次电子。测试102可以包括对晶体管204之间的电互连206进行测试。如果未观察到金属化层中的互连结构和晶体管之间的不良事件或问题(例如，有缺陷的电连接(例如，电开路或电短路))、金属化层中的互连结构之间的有缺陷的电连接(例如，电开路或电短路)、和/或晶体管之间的有缺陷的电连接(例如，电开路或电短路)，或者不良事件或问题的数量在预定义的阈值内，则结构200(或其正面电路203或电互连206)可以通过测试102。
在一些实施例中，测试设备可以是发射显微镜(EMMI)。EMMI显微镜可以执行发射显微镜检查分析，这可以是用于检测和定位某些集成电路(IC)故障的有效光学分析技术。发射显微镜检查是非侵入性的，并且可以从设备的正面或背面来执行。例如，集成电路中的许多缺陷可能会导致可见光和近红外(IR)光谱中的微弱光发射。
EMMI显微镜可以包括灵敏的相机，用于查看和捕获这些光发射，从而允许设备检测和定位某些IC缺陷。由于可以从背面检测到发射，因此EMMI显微镜还可以包括激光器，例如IR激光器，以创建电路的叠加图像。这可以允许故障与电路特征直接相关，从而加速故障解决。典型的EMMI照片可能包括两张图像的叠加或由两张图像的叠加组成：电路和发射点。为了清晰起见，每张图像都可以以不同的方式任意着色。
图2C示意性地示出了在包括正面电互连206的正面电路203通过测试102的情况下由结构200形成的半导体器件200F。半导体器件200F包括相同的正面电路203。然而，半导体器件200F还包括背面电路210。背面电路210包括(一个或多个)互连结构207F，其可以延伸穿过电介质层205A的厚度。(一个或多个)互连结构207F可以通过用金属代替(一个或多个)互连结构207的掺杂半导体来形成，该金属可以例如选自由钨、钌、铜、钛和它们的合金组成的组。与结构200相比，半导体器件200F可以没有掺杂的半导体层202和电介质层205B。背面电路210还可以包括背面电互连211，其可以提供晶体管204之间的电互连。互连211可以包括在背面上的多个金属化层(例如，在背面上的最底部的金属化层，通常称为M0)。背面金属化层中的至少一个可以设置在电介质层205A的底表面上。背面金属化层中的至少一个可以用作电源轨212。电源轨212可以被配置为向衬底201的顶表面上的晶体管204提供电源，该电源可以是例如VDD(相对高的电压)或VSS(相对低的电压或地电压)。
图3示意性地示出了结构200的布局设计300的示例。布局设计300包括沿着X方向彼此邻接的两个(标准)单元300A和300B。单元300A和300B共享沿着X方向延伸的公共掩埋掺杂层380和381。单元300A和300B中的每一个都可以用作包括一个或多个彼此可操作地耦合的晶体管的相应电路。出于说明的目的，简化了布局设计300。因此，布局设计300可以包括其他图案。
布局设计300包括各自沿着X方向延伸的图案310和360，每个图案310和360被配置为在衬底的正面之上形成有源区域(以下称为“有源区域310和360”)。有源区域310和360中的每一个可以包括p型掺杂剂或n型掺杂剂。有源区域310中的掺杂剂类型和有源区域360中的掺杂剂类型可以相同或不同。有源区域310和360中的每一个可以是以下各项中的一项：一个或多个三维场效应晶体管的鳍形区域(例如，FinFET)、一个或多个栅极全环绕(例如，GAA)晶体管的片形区域(例如，纳米片晶体管)、一个或多个GAA晶体管的线形区域(例如，纳米线晶体管)、或一个或多个平面金属氧化物半导体场效应晶体管(MOSFET)的氧化物定义(OD)区域。有源区域的一些部分可以各自用作(一个或多个)相应晶体管的源极结构或漏极结构(或特征)；并且有源区域的一些部分可以各自用作(一个或多个)相应晶体管的传导沟道。
在布局设计300用于制造一个或多个GAA晶体管的示例中，有源区域310和360中的每一个的被栅极结构(例如，301-309，这将在下面讨论)覆盖的部分可以形成多组彼此垂直分离并沿着X方向延伸的纳米结构(例如，纳米片、纳米线等)。每组这样的纳米结构可以被配置为相应的GAA晶体管的沟道。有源区域310和360中的每一个的未被栅极结构(例如，312-318、362-368，这也将在下面讨论)覆盖的部分可以形成相应GAA晶体管的源极或漏极结构。
布局设计300包括图案301、302、303、304、305、306、307、308和309。图案301-309可以沿着Y方向延伸，其被配置为形成栅极结构(以下分别称为“栅极结构301-309”)。在实施例中，栅极结构301-309可以最初形成为跨越有源区域310和360的相应部分的虚设(例如，多晶硅)栅极结构，并且随后由有源(例如，金属)栅极结构代替。
在一些实施例中，栅极结构301和306可以分别沿着单元300A的第一边界和第二边界设置、或者设置在单元300A的第一边界和第二边界之上，并且栅极结构307和309可以分别沿着单元300B的第一边界和第二边界设置、或者设置在单元300B的第一边界和第二边界之上。诸如栅极结构301、306、307和309之类的边界栅极结构可能不提供电路径或导电路径，并且可以防止或至少减少/最小化跨单元300A中的栅极结构301和306与单元300B中的栅极结构307和309之间的组件的电流泄漏。诸如栅极结构301、306、307和309之类的边界栅极结构可以包括多晶硅线或金属线，它们有时被称为OD边缘上的多晶硅(poly on ODedge，PODE)。这样的PODE和下面的有源/虚设区域可以用电介质材料代替，以便将单元与横向(例如，沿着X方向)邻接该单元的另一单元电隔离，例如用于将单元300A与单元300B隔离。
诸如单元300A的栅极结构302-305和单元300B的栅极结构308之类的非边界栅极结构由一种或多种导电材料(例如，(一种或多种)多晶硅、(一种或多种)金属)形成，可以覆盖(例如，环绕)有源区域310和/或360的相应部分以定义一个或多个晶体管。继续以上使用布局设计300来制造一个或多个GAA晶体管的示例，每个非边界栅极结构可以对应于环绕有源区域310和/或360的相应部分的金属栅极，其中，有源区域的非重叠部分(例如312、313、314、315、316、317、318、362、363、364、365、367和368)用作一个或多个GAA晶体管的相应源极/漏极结构。
位于单元300A和300B顶部之上的布局设计300包括图案320、321、322、323、324、325、326、327、328、329、330和331。图案320-331被配置为形成过孔互连结构(以下分别称为“过孔结构320-331”，有时可称为MD)。过孔结构320-327中的一个或多个可以互连单元300A的源极/漏极结构，即一个或多个源极/漏极结构312-316和一个或多个源极/漏极结构362-366。例如，过孔结构322互连源极/漏极结构313和源极/漏极结构363，而过孔结构325互连源极/漏极结构315和源极/漏极结构365。然而，单元300A或单元300B的一个或多个过孔结构可以不互连相应单元的源极/漏极结构。例如，单元300A的过孔结构320、321、323、324、326、327和单元300B的过孔结构328-331不提供源极/漏极结构之间的互连。单元300A的过孔结构320-327可以将单元300A的源极/漏极结构(即，源极/漏极结构312-316和362-366)连接到由图案332形成的互连结构(以下称为“互连结构332”)。类似地，单元300B的过孔结构328-321可以将单元300B的源极/漏极结构(即，源极/漏极结构317、318、367、368)连接到由图案333形成的互连结构(以下称为“互连结构378”)。互连结构332和333可以形成在衬底的正面，例如在其上形成有源区域310和360的一面。
布局设计300包括背面过孔互连341、342、343、344、345、346、347、348、349和350，其将单元300A和单元300B的晶体管电连接到掩埋掺杂层380和381。掩埋掺杂层(例如掩埋掺杂层380或381)可以在多个单元之上延伸，例如单元300A或300B。在图3中，背面过孔互连341、342、343将沿着有源区域310形成的单元300A的晶体管连接到掩埋掺杂层380；背面过孔互连344、345、346将沿着有源区域360形成的单元300A的晶体管连接到掩埋掺杂层381；背面过孔互连347和348将沿着有源区域310形成的单元300B的晶体管连接到掩埋掺杂层380；背面过孔互连349和350将沿着有源区域360形成的单元300B的晶体管连接到掩埋掺杂层381。
图4提供了结构400的透视图，其包括在具有掩埋掺杂层的衬底的正面上形成的示例性电路(“正面电路”)400，该衬底具有正面电路，但不具有形成在衬底的与正面相反的背面上的电路。结构400可以基于图3的布局设计300的至少一部分来制造，例如单元300A或300B。例如，结构400包括形成在衬底的正面上的多个晶体管、在衬底中的掩埋掺杂层，并且在衬底的背面(与正面相反)上没有电路。因此，图4的以下讨论可以结合图3。在图4所示的实施例中，衬底的正面上的晶体管被实现为GAA晶体管。然而，应当理解，晶体管可以被实现为各种其他类型的晶体管中的任何一种，同时仍然在本公开的范围内。
在图4中，结构400包括有源区域402，其可以包括多个部分(或子区域)402-1、402-2、402-3、402-4、402-5、402-6和402-7。可以基于图3的图案310或360来形成有源区域402。结构400包括(例如，有源)栅极结构404-1、404-2和404-3。栅极结构404-1至404-3可以基于图3的图案301-309中的三个来形成。
在某些实施例中，栅极结构404-1可以环绕部分402-2的每个纳米结构(例如，纳米片)，这些纳米结构共同用作第一GAA晶体管的沟道；栅极结构404-2可以环绕部分402-4的每个纳米结构(例如，纳米片)，这些纳米结构共同用作第二GAA晶体管的沟道；以及栅极结构404-3可以环绕部分402-6的每个纳米结构(例如，纳米片)，这些纳米结构共同用作第三GAA晶体管的沟道。此外，设置在栅极结构404-1的相反侧的部分402-1和402-3可以用作第一GAA晶体管的相应源极/漏极结构；设置在栅极结构404-2的相反侧的部分402-3和402-5可以用作第二GAA晶体管的相应源极/漏极结构；以及设置在栅极结构404-3的相反侧的部分402-5和402-7可以用作第三GAA晶体管的相应源极/漏极结构。
结构400包括分别设置在部分(源极/漏极结构)402-1、402-3、402-5和402-7之上(例如，电连接到这些部分)的互连结构406-1、406-2、406-3和406-4。连接到源极/漏极结构的这种互连结构406-1至406-4有时可以称为MD。结构400还可以包括互连结构408-1、408-2和408-3。互连结构408-1至408-3分别设置在(例如，电连接到)栅极结构404-1至404-3之上。这种连接到栅极结构的互连结构408-1至408-3有时可以称为VG.9。
有源区域402、栅极结构404-1至404-3和互连结构408-1至408-3形成在衬底(未示出)的正面上。具体地，互连结构408-1至408-3可以包括在正面上的多个金属化层(例如，在正面上的最底部的金属化层，通常被称为M0)。互连结构408-1至408-3可以对应于图2A至图2C中的互连结构206。
结构400还包括在衬底的深度之内的掩埋掺杂半导体层414。图4中的掩埋掺杂半导体层414可以对应于图3中的元件380或381或对应于图2A至图2B中的元件202。掩埋掺杂半导体层414可以分别通过一个或多个互连结构(例如结构412-1、412-2、412-3和412-4)电连接或耦合到源极/漏极结构402-1、402-3、402-5和402-7中的一个或多个。互连结构412-1至412-4可以基于图3的图案341至350中的四个来形成。互连结构412-1至412-4可以由掺杂半导体来形成，并且可以对应于图2A至图2B中的结构207。
结构400还可以对应于图2C的半导体200F。在这种情况下，元件414可以对应于图2C中的背面电源轨212，而互连结构412-1至412-4可以替代地由金属的掺杂半导体来形成，该金属例如可以选自钨、钌、钛及其合金。
图5提供了制造半导体器件的方法500的流程图，该方法允许在在衬底的背面(与正面相反)形成包括互连的背面电路之前，对包括正面互连的正面电路(即，衬底的正面的电路)进行测试。方法500的至少一些操作可以用于形成包括一个或多个非平面结构的半导体器件。例如，半导体器件可以包括一个或多个栅极全环绕(GAA)晶体管。然而，应当理解，半导体器件的晶体管可以各自被配置为各种其他类型的晶体管中的任何一种，例如，FinFET、平面互补金属氧化物半导体(CMOS)晶体管，同时保持在本公开的范围内。
方法500只是一个示例，并不用于限制本公开。因此，可以在方法500之前、期间和/或之后提供额外的操作，并且一些其他操作在本文中可以仅被简要地描述。方法500的一些操作可以与图2-图4中所示的视图相关联。方法500的一些操作在图6A至图6G中示出。
方法500可以以提供半导体衬底的操作502开始。半导体衬底可以是诸如体半导体之类的半导体衬底，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。当使用掺杂衬底时，衬底中的掺杂剂浓度(掺杂杂质的浓度)可以小于掩埋掺杂半导体层中的掺杂剂浓度。例如，衬底中的掺杂剂浓度为掩埋掺杂半导体层中的掺杂剂浓度的至少2分之一或至少5分之一，或至少10分之一或至少20分之一，或至少50分之一或至少100分之一。衬底可以是晶圆，例如硅晶圆。在一些实施例中，衬底的体半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
在操作502之后，方法500可以包括形成第一掩埋电介质层的操作504，例如掩埋氧化物层。掩埋氧化物层可以是形成衬底的半导体的氧化物层。例如，在体硅衬底中，掩埋氧化物层可以是氧化硅层。例如，可以通过穿过衬底的顶表面在体半导体衬底的厚度内注入氧离子，然后用注入的氧离子对体半导体衬底进行退火来形成掩埋氧化物层。第一掩埋电介质层可以形成为基本上平行于衬底的顶表面，距顶表面的距离小于衬底的厚度。第一掩埋电介质层可以在至少一个(即一个或两个)横向方向(即平行于衬底的顶表面的方向)上延伸。在某些实施例中，在形成第一掩埋电介质层之后，可以在衬底的顶表面上生长第一附加半导体。第一附加半导体可以与原始衬底的体半导体相同或不同。第一附加半导体的生长可以通过已知的半导体生长方法来执行，例如化学气相沉积，包括外延生长。
第一掩埋电介质层和第二掩埋电介质层(均可以是掩埋氧化物层)可以防止来自掩埋掺杂半导体层的掺杂剂渗透或扩散到衬底的其他区域。
图6A至图6C可以图示形成第一掩埋电介质层(例如，掩埋氧化物层)的操作504。图6A图示了将氧离子注入到半导体衬底601中，其可以为体硅衬底。图6B图示了用注入的氧离子对体半导体衬底601进行退火以形成掩埋氧化物层602。图6C可以通过已知的半导体生长方法来执行生长第一附加半导体，例如化学气相沉积，包括外延方法。在操作504之后，衬底601可以包括顶部半导体层，例如层604；在顶部半导体层604下方的第一掩埋电介质层，例如掩埋氧化物层602，以及在掩埋氧化物层602下方的底部半导体层，例如层603。
在操作504之后，方法500可以包括操作506，在第一掩埋电介质层之上形成掩埋掺杂半导体层。例如，在第一掩埋电介质层正上方的衬底的半导体材料层(其可以包括第一附加半导体的至少一部分)可以用n型或p型掺杂杂质来注入衬底的顶表面。在IV族半导体(例如，硅或锗)作为衬底的体材料的情况下，p型掺杂杂质可以是III族掺杂剂，例如B、Al、In或Ga；以及n型掺杂剂可以是V族掺杂剂，例如P、As、Sb或Bi。在注入掺杂杂质之后，可以对衬底进行退火。掺杂半导体层中的掺杂杂质的浓度可以变化。在一些实施例中，例如，掺杂杂质的浓度可以为从1×1013cm-3到1×1018cm-3、或从1×1014cm-3到1×1017cm-3、或从0.5×1015cm-3到1×1016cm-3、或从1×1015cm-3到1×1016cm-3，例如3×1015cm-3。在一些实施例中，掺杂杂质的浓度可以大于1×1018cm-3。
在操作506之后，方法500可以包括操作508，在衬底的体半导体的在掩埋掺杂半导体层上方的部分中形成第二掩埋电介质层，该第二掩埋电介质层可以是掩埋氧化物层。第二掩埋电介质层的形成可以类似于第一掩埋电介质层的形成。例如，该形成可以包括在衬底的体半导体的在掩埋掺杂半导体层上方的部分中注入氧原子，然后进行退火。在一些实施例中，可以组合对第二掩埋电介质层和掩埋掺杂半导体层的退火。换句话说，可以在为掩埋掺杂半导体层注入n型或p型掺杂杂质之后，执行针对第二掩埋电介质层的氧原子注入(但不进行退火)。对第二掩埋电介质层和掩埋掺杂半导体层两者的组合退火可以在第二掩埋电介质层的氧原子被注入之后进行。
图6D至图6F图示了操作506和508。图6D图示了掺杂剂注入到第一电介质层602之上的顶部半导体层604中以限定掺杂半导体层605。图6E图示了在顶部半导体层604的在掺杂半导体层605之上的部分中进行氧离子注入以限定第二电介质层606，其可以是氧化物层，即顶部半导体层604的半导体的氧化物层。图6F图示了衬底601的退火以完成掺杂半导体层605和第二电介质层606的形成。
在操作508之后，衬底601从顶部到底部可以包括以下层：第二掩埋电介质层606、掩埋掺杂半导体层605、第一掩埋电介质层602和底部半导体层603。因此，第一掩埋电介质层602距衬底601的顶表面的深度大于掩埋掺杂半导体层605的深度，后者又大于第二掩埋电介质层606的深度。
操作510至526提供了用于在正面半导体层的顶表面上形成正面电路的示例性步骤。为了形成正面电路，可以使用布局设计，例如布局设计300的部分。
操作510可以包括形成从掩埋掺杂半导体层穿过第二掩埋电介质层延伸到衬底的顶表面的掺杂接触结构。例如，图6F示出了从掺杂半导体层605垂直延伸到衬底601的顶表面的掺杂接触结构607。掺杂接触结构607包括n掺杂或p掺杂半导体，并且可以对应于图2A和图2B中的(一个或多个)互连结构207、图4中的结构412-1至412-4、或图3中的结构341至350。在一些实施例中，掺杂接触结构可以是掺杂SiGe结构。
操作512至524是用于在衬底的顶表面上形成GAA晶体管，使得至少一些GAA晶体管通过在操作510中形成的接触结构(例如图6F至图6G中的掺杂接触结构607、图2A至图2B中的结构207、图4中的结构412-1至412-4、或图3中的结构341至350)电连接到掩埋掺杂半导体层的示例性步骤。在一些实施例中，每个GAA晶体管可以具有其源极/漏极结构之一，例如图4中的源极/漏极结构402-1、402-3、402-5，可以通过在操作510中形成的接触结构(例如图6F至图6G中的掺杂接触结构607、图2A至图2B中的结构207、图4中的结构412-1至412-4、或图3中的结构341至350)电耦合或连接到掩埋掺杂半导体层，例如图6F至图6G中的层605、图2A至图2B中的层202、图4中的元件414、或图3中的元件380或381。GAA晶体管可以通过以下工艺步骤中的至少一些来形成：形成从衬底突出的鳍结构，其中鳍结构包括交替堆叠在彼此顶部的多个第一纳米结构和多个第二纳米结构；形成多个跨鳍结构的多个虚设栅极结构；在鳍结构中形成一对或多对源极/漏极结构，每对源极/漏极结构设置在每个虚设栅极结构的相反侧，并且至少一个源极/漏极结构电连接到掺杂接触结构，例如图6F至图6G中的掺杂接触结构607、图2A至图2B中的结构207、图4中的结构412-1至412-4或图3中的结构341至350；去除虚设栅极结构；去除第一纳米结构；以及形成多个有源(例如，金属)栅极结构。
操作512涉及形成多个沟道层(可以是半导体层)和多个牺牲层(可以是例如牺牲多晶硅层)，沟道层和牺牲层以交替顺序被堆叠。沟道层和牺牲层都可以经由外延沉积技术来形成。因此，操作512可以涉及形成外延层的堆叠，其包括以交替顺序堆叠的多个半导体外延层和多个牺牲外延层。
操作514涉及通过对包括以交替顺序堆叠的多个沟道层(可以是半导体层)和多个牺牲层的堆叠进行图案化，来限定和形成包括沿着第一方向取向的条带堆叠的鳍结构。例如，操作514可以涉及通过对外延层的堆叠进行图案化来形成包括条带堆叠的鳍结构，该外延层的堆叠包括以交替顺序堆叠的多个半导体外延层和多个牺牲外延层，条带堆叠包括通过分别对多个半导体层和多个牺牲层进行图案化而形成的多个半导体条带和多个牺牲条带。
操作516涉及形成在操作514中形成的鳍结构的牺牲栅极结构(虚设栅极)。虚设栅极可以包括例如牺牲多晶硅层、牺牲帽盖层和/或牺牲电介质层。牺牲帽盖层和牺牲衬里层可以是氧化硅或其他合适的电介质材料。
操作518涉及通过去除多个牺牲条带的部分而由条带来形成源极/漏极凹部，每个凹陷的牺牲条带包括凹陷的边缘表面。
操作520涉及在衬底中形成(一个或多个)掩埋绝缘体或电介质层，其可以是掩埋氧化物层。考虑到衬底已经包括第一和第二掩埋电介质层，例如图6中的层602和606，操作520可以是可选的。这(一个或多个)掩埋绝缘体或电介质可以用来停止操作528中对衬底进行的减薄。
操作522涉及形成源极/漏极结构。源极/漏极结构可以与多个凹陷的牺牲条带和多个半导体条带相邻地形成。
操作524涉及用有源(即导电)栅极结构来替换虚设栅极结构，有源(即导电)栅极结构可以由诸如金属之类的导电材料形成。操作524可以涉及去除虚设栅极和牺牲条带，从而留下开放空间并在开放空间中形成替换导电栅极。
操作526涉及形成正面互连结构，例如图2A中的结构206。该操作可能涉及沉积多个金属化层，这些金属化层将提供形成在衬底正面上的晶体管之间的互连。
在操作526之后，所形成的结构可以是图2A的结构200。这种结构可以暴露于图1的测试102。如果该结构的正面电路没有通过测试102，则它可以被丢弃。如果结构的正面电路通过测试102，则该结构可以用于形成背面电路。
在一些实施例中，形成背面电路可以包括操作528，其可以涉及从背面减薄衬底。例如，这种减薄可以涉及去除底部半导体层603、第一掩埋电介质层602和掩埋掺杂半导体层605。作为减薄的结果，第二电介质层606的底部可被暴露。
除了操作528之外，形成背面电路可以包括操作530，形成第二掩埋电介质层(例如，层606或205A)的暴露背面表面的(一个或多个)背面互连结构。形成背面互连结构可以涉及用金属来替换掺杂接触结构(例如，结构607或结构207)中的掺杂半导体，该金属可以例如选自钨、钌、钛或它们的合金，以形成金属接触结构，例如结构207F。形成背面互连结构还可以涉及形成多个背面金属化层。背面金属化层中的至少一个可以用作电源轨，例如图2C中的电源轨212。背面互连结构可以通过以下工艺步骤中的一个或多个来形成：形成连接每个(合并的)源极/漏极结构的多个过孔结构；以及形成将过孔结构连接在一起的(一个或多个)背面互连结构。因此，(一个或多个)背面互连结构可以将GAA晶体管的相应源极/漏极结构连接在一起。
在形成背面互连结构之后，可以对所形成的具有正面电路和背面电路的半导体器件进行最终测试。
在本公开的一个方面，公开了一种制造半导体器件的方法。该方法包括：穿过半导体衬底的第一表面对区域进行掺杂，其中，该区域至少沿着横向方向延伸；在半导体衬底内形成多个掺杂结构，其中，多个掺杂结构中的每一个都沿着垂直方向延伸并且与掺杂区域接触；在第一表面之上形成多个晶体管，其中，晶体管中的每一个包括一个或多个源极/漏极结构，该一个或多个源极/漏极结构通过掺杂结构中的相应一个电耦合到掺杂区域；在第一表面之上形成多个互连结构，其中，互连结构中的每一个电耦合到晶体管中的至少一个；以及基于通过半导体衬底的第二表面检测在掺杂区域上存在的信号，测试互连结构和晶体管之间的电连接，第二表面与第一表面相反。
在本公开的另一方面，公开了一种制造半导体器件的方法。该方法包括：穿过半导体衬底的第一表面形成掺杂层；在半导体衬底的第一表面之上形成多个晶体管，其中，多个晶体管可操作地耦合到掺杂层；通过在第一表面之上形成多个第一互连结构将晶体管彼此耦合；通过第一互连结构施加测试信号；以及通过从半导体衬底的第二表面监测在掺杂层上存在的信号来检查晶体管和第一互连结构之间的电连接，第二表面与第一表面相反。
在本公开的又一方面，公开了一种制造半导体器件的方法。该方法包括：用半导体杂质掺杂掩埋在半导体衬底中的区域；在半导体衬底的第一侧形成多个栅极全环绕(GAA)晶体管，其中，多个晶体管可操作地耦合到掺杂区域；通过在第一侧形成多个互连结构将GAA晶体管彼此电耦合；通过互连结构施加测试信号；将显微镜放置在半导体衬底的第二侧，第二侧与第一侧相反；基于显微镜检测的结果，确定不存在GAA晶体管和互连结构之间的电连接问题、或问题的数量在阈值内；去除掺杂区域；以及在半导体衬底的第二侧形成一个或多个电耦合到GAA晶体管的电源轨。
又一实施例是一种用于测试半导体器件的系统，包括：半导体器件和测试设备。该半导体器件包括具有在衬底的厚度内的掩埋掺杂层的半导体衬底、在半导体衬底的第一侧的多个栅极全环绕(GAA)晶体管，其中，多个晶体管可操作地耦合到掩埋掺杂层；以及在半导体衬底的第一侧的所述多个GAA晶体管之间的多个互连结构。测试设备在半导体衬底的第二侧，第二侧与第一侧相反。测试设备被配置为测试GAA晶体管之间的多个互连结构中的电连接。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种制造半导体器件的方法，包括：穿过半导体衬底的第一表面对区域进行掺杂，其中，所述区域至少沿着横向方向延伸；在所述半导体衬底内形成多个掺杂结构，其中，所述多个掺杂结构中的每一个都沿着垂直方向延伸并且与掺杂区域接触；在所述第一表面之上形成多个晶体管，其中，所述晶体管中的每一个包括一个或多个源极/漏极结构，该一个或多个源极/漏极结构通过所述掺杂结构中的相应一个电耦合到所述掺杂区域；在所述第一表面之上形成多个互连结构，其中，所述互连结构中的每一个电耦合到所述晶体管中的至少一个；以及基于通过所述半导体衬底的第二表面检测在所述掺杂区域上存在的信号，测试所述互连结构和所述晶体管之间的电连接，所述第二表面与所述第一表面相反。
示例2.根据示例1所述的方法，还包括：在掺杂所述区域之前，在所述半导体衬底内形成第一电介质层；在掺杂所述区域之后，在所述半导体衬底内形成第二电介质层；以及对所述第二电介质层进行图案化以形成所述掺杂结构。
示例3.根据示例2所述的方法，其中，形成第一电介质层的步骤包括在所述半导体衬底中将氧原子注入到距所述表面的第一深度处；掺杂所述区域的步骤包括在所述半导体衬底中将半导体杂质注入到距所述表面的第二深度处；以及形成第二电介质层的步骤包括在所述半导体衬底中将氧原子注入到距所述表面的第三深度处，其中，所述第一深度大于所述第二深度，并且所述第二深度大于所述第三深度。
示例4.根据示例1所述的方法，其中，形成多个晶体管的步骤还包括：在所述第一表面之上交替地堆叠多个半导体沟道层和多个半导体牺牲层；基于所述半导体沟道层来外延生长每个晶体管的所述一个或多个源极/漏极结构；以及基于去除所述半导体牺牲层，为所述晶体管形成多个金属栅极结构，其中，所述金属栅极结构中的每一个环绕所述半导体沟道层的至少一些部分。
示例5.根据示例1所述的方法，其中，测试所述互连结构和所述晶体管之间的电连接的步骤还包括：通过所述互连结构中的最顶部的互连结构来施加电信号，并且其中，所检测的在所述掺杂区域上存在的信号包括光子或二次电子中的至少一者。
示例6.根据示例5所述的方法，还包括：将发射显微镜(EMMI)、激光扫描显微镜或电子束辐射(EBI)显微镜中的至少一个放置在所述半导体衬底的第二表面旁边，以检测在所述掺杂区域上存在的信号。
示例7.根据示例1所述的方法，还包括：分别用金属结构和多个金属接触件来代替所述掺杂区域和所述掺杂结构。
示例8.根据示例7所述的方法，其中，代替所述掺杂区域和所述掺杂结构的步骤还包括：通过所述第二表面来减薄所述半导体衬底；以及形成通过所述金属接触件电耦合到所述多个晶体管中的一个或多个的所述金属结构。
示例9.根据示例7所述的方法，其中，所述金属结构包括被配置为向所述晶体管提供电源电压的电源轨。
示例10.根据示例7所述的方法，其中，所述金属接触件中的每一个包括过孔结构。
示例11.一种制造半导体器件的方法，包括：穿过半导体衬底的第一表面形成掺杂层；在所述半导体衬底的第一表面之上形成多个晶体管，其中，所述多个晶体管可操作地耦合到所述掺杂层；通过在所述第一表面之上形成多个第一互连结构将所述晶体管彼此耦合；通过所述第一互连结构施加测试信号；以及通过从所述半导体衬底的第二表面监测在所述掺杂层上存在的信号来检查所述晶体管和所述第一互连结构之间的电连接，所述第二表面与所述第一表面相反。
示例12.根据示例11所述的方法，其中，所述晶体管中的每一个包括围绕该晶体管的每个沟道的栅极结构。
示例13.根据示例11所述的方法，其中，形成掺杂层的步骤还包括：穿过所述第一表面用氧原子注入所述半导体衬底以形成第一电介质层；穿过所述第一表面注入所述半导体衬底以形成设置在所述第一电介质层之上的所述掺杂层；穿过所述第一表面注入所述半导体衬底以形成设置在所述掺杂层之上的第二电介质层；以及对所述第二电介质层进行图案化并且穿过所述第一表面注入所述半导体衬底以形成多个掺杂结构，所述多个掺杂结构将所述掺杂层电耦合到所述多个晶体管。
示例14.根据示例11所述的方法，其中，检查所述晶体管和所述第一互连结构之间的电连接的步骤还包括：将显微镜放置在所述半导体衬底的第二表面旁边以监测所述信号，其中，所述显微镜包括发射显微镜(EMMI)、激光扫描显微镜或电子束辐射(EBI)显微镜中的至少一个。
示例15.根据示例14所述的方法，还包括：基于监测到的信号确定不存在电连接问题；去除所述掺杂层；以及形成多个第二互连结构，所述多个第二互连结构相对于所述晶体管与所述第一互连结构相反。
示例16.根据示例15所述的方法，其中，所述多个第二互连结构中的至少一个包括被配置为向所述晶体管传送电源电压的电源轨。
示例17.根据示例14所述的方法，还包括：基于监测到的信号确定存在电连接问题；以及停止进一步处理，直到识别出所述问题的位置为止。
示例18.一种用于测试半导体器件的系统，包括：半导体器件，包括：半导体衬底，具有在所述衬底的厚度内的掩埋掺杂层；多个栅极全环绕(GAA)晶体管，在所述半导体衬底的第一侧，其中，所述多个晶体管可操作地耦合到所述掩埋掺杂层；以及多个互连结构，在所述半导体衬底的第一侧的所述多个GAA晶体管之间；测试设备，在所述半导体衬底的第二侧，所述第二侧与所述第一侧相反；所述测试设备被配置为测试所述GAA晶体管之间的所述多个互连结构中的电连接。
示例19.根据示例18所述的系统，其中，所述测试设备是显微镜。
示例20.根据示例19所述的系统，其中，所述显微镜是发射显微镜(EMMI)、激光扫描显微镜或电子束辐射(EBI)显微镜中的至少一个。

Claims (10)

1.一种制造半导体器件的方法，包括：
穿过半导体衬底的第一表面对区域进行掺杂，其中，所述区域至少沿着横向方向延伸；
在所述半导体衬底内形成多个掺杂结构，其中，所述多个掺杂结构中的每一个都沿着垂直方向延伸并且与掺杂区域接触；
在所述第一表面之上形成多个晶体管，其中，所述晶体管中的每一个包括一个或多个源极/漏极结构，该一个或多个源极/漏极结构通过所述掺杂结构中的相应一个电耦合到所述掺杂区域；
在所述第一表面之上形成多个互连结构，其中，所述互连结构中的每一个电耦合到所述晶体管中的至少一个；以及
基于通过所述半导体衬底的第二表面检测在所述掺杂区域上存在的信号，测试所述互连结构和所述晶体管之间的电连接，所述第二表面与所述第一表面相反。
2.根据权利要求1所述的方法，还包括：
在掺杂所述区域之前，在所述半导体衬底内形成第一电介质层；
在掺杂所述区域之后，在所述半导体衬底内形成第二电介质层；以及
对所述第二电介质层进行图案化以形成所述掺杂结构。
3.根据权利要求2所述的方法，其中，
形成第一电介质层的步骤包括在所述半导体衬底中将氧原子注入到距所述表面的第一深度处；
掺杂所述区域的步骤包括在所述半导体衬底中将半导体杂质注入到距所述表面的第二深度处；以及
形成第二电介质层的步骤包括在所述半导体衬底中将氧原子注入到距所述表面的第三深度处，
其中，所述第一深度大于所述第二深度，并且所述第二深度大于所述第三深度。
4.根据权利要求1所述的方法，其中，形成多个晶体管的步骤还包括：
在所述第一表面之上交替地堆叠多个半导体沟道层和多个半导体牺牲层；
基于所述半导体沟道层来外延生长每个晶体管的所述一个或多个源极/漏极结构；以及
基于去除所述半导体牺牲层，为所述晶体管形成多个金属栅极结构，其中，所述金属栅极结构中的每一个环绕所述半导体沟道层的至少一些部分。
5.根据权利要求1所述的方法，其中，测试所述互连结构和所述晶体管之间的电连接的步骤还包括：通过所述互连结构中的最顶部的互连结构来施加电信号，并且其中，所检测的在所述掺杂区域上存在的信号包括光子或二次电子中的至少一者。
6.根据权利要求5所述的方法，还包括：
将发射显微镜EMMI、激光扫描显微镜或电子束辐射EBI显微镜中的至少一个放置在所述半导体衬底的第二表面旁边，以检测在所述掺杂区域上存在的信号。
7.根据权利要求1所述的方法，还包括：
分别用金属结构和多个金属接触件来代替所述掺杂区域和所述掺杂结构。
8.根据权利要求7所述的方法，其中，代替所述掺杂区域和所述掺杂结构的步骤还包括：
通过所述第二表面来减薄所述半导体衬底；以及
形成通过所述金属接触件电耦合到所述多个晶体管中的一个或多个的所述金属结构。
9.一种制造半导体器件的方法，包括：
穿过半导体衬底的第一表面形成掺杂层；
在所述半导体衬底的第一表面之上形成多个晶体管，其中，所述多个晶体管可操作地耦合到所述掺杂层；
通过在所述第一表面之上形成多个第一互连结构将所述晶体管彼此耦合；
通过所述第一互连结构施加测试信号；以及
通过从所述半导体衬底的第二表面监测在所述掺杂层上存在的信号来检查所述晶体管和所述第一互连结构之间的电连接，所述第二表面与所述第一表面相反。
10.一种用于测试半导体器件的系统，包括：
半导体器件，包括：
半导体衬底，具有在所述衬底的厚度内的掩埋掺杂层；
多个栅极全环绕GAA晶体管，在所述半导体衬底的第一侧，其中，所述多个晶体管可操作地耦合到所述掩埋掺杂层；以及
多个互连结构，在所述半导体衬底的第一侧的所述多个GAA晶体管之间；
测试设备，在所述半导体衬底的第二侧，所述第二侧与所述第一侧相反；所述测试设备被配置为测试所述GAA晶体管之间的所述多个互连结构中的电连接。
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