CN114513193A - 基于概率计算和近似处理的fir滤波方法及滤波器 - Google Patents

Abstract

本发明公开了基于概率计算和近似处理的FIR滤波方法及滤波器，涉及通信技术领域和数字信号处理领域，其技术方案要点是：包括预处理模块、寄存器组、比特流生成模块、比特流计算模块、概率取最大值模块、后向转换模块、减法器模块和指数运算模块。利用概率计算和近似计算的方法，能够将原本复杂的乘加操作用门级电路和逻辑实现，有效地解决硬件复杂度高的问题，并且由于结构简单，电路的关键路径较短，使得可以提高系统时钟频率追求更高速度或者降低电压追求更低的功耗，让FIR滤波器的应用范围可以进一步扩展。

Description

基于概率计算和近似处理的FIR滤波方法及滤波器

技术领域

本发明涉及通信技术领域和数字信号处理领域，更具体地说，它涉及基于概率计算和近似处理的FIR滤波方法及滤波器。

背景技术

FIR(FiniteImpulseResponse)滤波器是数字信号处理系统中最基本的元件之一，其本质是通过在时域上进行有限长度的卷积运算，实现频域上的滤波或者均衡功能。相比IIR(Infinite Impulse Response)滤波器，FIR滤波器可以保证在任意幅频特性的同时具有严格的线性相频特性，同时其单位冲击响应是有限长度，因而FIR滤波器是稳定的系统。FIR滤波器在通信、图像处理等领域都有着广泛的应用。

Max-log近似计算技术是为降低高密度乘加运算复杂度而提出的一种近似计算技术，其思路是将需要进行乘加运算的数转换到对数(log)域后再进行运算，在对数域将乘法变成加法，而加法可以通过取最大数值(Max)来进行近似，因此被称为Max-log近似计算技术。Max-log近似计算技术有着低复杂度的特点，适合降低硬件复杂度，但是取最大数值(Max)运算在传统二进制补码系统中的运算复杂度也相对较高，成为制约其发展的原因之一。

概率计算(Stochastic Computation)技术是将传统二进制补码系统的数字信号转换到一连串随机比特来表征的技术，相比于传统二进制补码系统，概率计算能够将复杂的运算用简单的电路或者逻辑来实现。例如，乘法可以通过一个与门来实现，带缩放的加法可以通过选线实现。同时，由于概率计算是无权重计算体系，即随机比特流上每一个比特权重相同，因此相比传统的二进制补码体系有着更强的容错性。但是其运算的“随机性”导致其计算不够准确，计算往往需要在二进制补码系统和随机比特流之间来回转换，制约着其应用场景。

因此，如何研究设计一种能够克服上述缺陷的基于概率计算和近似处理的FIR滤波方法及滤波器是我们目前急需解决的问题。

发明内容

为解决现有技术中的不足，本发明的目的是提供基于概率计算和近似处理的FIR滤波方法及滤波器，利用概率计算和近似计算的方法，实现了完整的FIR滤波器功能，结构简单，极大地降低了硬件复杂度和功耗，提高了硬件效率。

本发明的上述技术目的是通过以下技术方案得以实现的：

第一方面，提供了基于概率计算和近似处理的FIR滤波方法，包括以下步骤：

对二进制补码进行预处理后转换成对数域下的信号序列；

以不同寄存器对信号序列中的各个子信号按序进行单独存储；

以并行的优先编码对相应输入的子信号编码，得到并行MCAS序列；

根据定系数的绝对值对并行MCAS序列进行比特流扩展，并将基于比特流表征的对数域上的数值相加以实现乘法运算，得到对数域乘法运算结果；

将对数域乘法运算结果进行正负分组，并分别对正负分组的并行比特流做或运算，完成Max-log近似算法中的取最大值运算，得到正分组近似相加的正并行比特流以及负分组近似相加的负并行比特流；

以两个并行的优先译码分别对MCAS编码下的正并行比特流、负并行比特流转换为相应的二进制表征下的数值；

根据正负两组对应二进制表征下的数值进行集成处理，并依据二进制补码预处理产生的补偿误差对集成结果进行补偿处理，得到最终的幅值与符号；

对幅度求指数，并根据符号决定输出的符号，得到FIR滤波器的运算结果。

进一步的，所述二进制补码进行预处理的过程具体为：将二进制补码输入的最高位取反，并当作无符号数处理后得到对数域下的信号序列。

进一步的，所述当作无符号数处理的过程具体为：二进制补码表示的数中最高位所对应的权重值由负值变为正值。

进一步的，所述二进制补码进行预处理的计算公式具体为：

a＝-a_N-1·2^N-1+a_N-2·2^N-2+…+a₁·2¹+a₀·2⁰

其中，a表示二进制补码表示的数；a_N-1表示二进制补码表示的数中的最高位，a₀为最低位；a'表示二进制补码表示的数预处理后对应的子信号；

表示最高位取反结果；N表示二进制补码表示的数中的位数。

进一步的，所述正并行比特流与负并行比特流的计算过程具体为：

将正并行比特流所转换的二进制表征下的数值与正分组后的正系数相乘，得到第一结果；

将负并行比特流所转换的二进制表征下的数值与负分组后的负系数相乘，得到第二结果。

进一步的，所述补偿误差的计算公式具体为：

ΔX＝2^N-1(h₀+h₁+…+h_n)

其中，ΔX表示补偿误差；2^N-1表示偏差常数；n表示定系数FIR滤波器的阶数；h₀、h₁…h_n表示定系数FIR滤波器中不同阶的系数值；N二进制补码表示的数中的位数。

进一步的，所述二进制补码以对称饱和的方式输入。

第二方面，提供了基于概率计算和近似处理的FIR滤波器，包括：

预处理模块，用于对二进制补码进行预处理后转换成对数域下的信号序列；

寄存器组，用于以不同寄存器对信号序列中的各个子信号按序进行单独存储；

比特流生成模块，用于以并行的优先编码对相应输入的子信号编码，得到并行MCAS序列；

比特流计算模块，用于根据定系数的绝对值对并行MCAS序列进行比特流扩展，并将基于比特流表征的对数域上的数值相加以实现乘法运算，得到对数域乘法运算结果；

概率取最大值模块，用于将对数域乘法运算结果进行正负分组，并分别对正负分组的并行比特流做或运算，完成Max-log近似算法中的取最大值运算，得到正分组近似相加的正并行比特流以及负分组近似相加的负并行比特流；

后向转换模块，用于以两个并行的优先译码分别对MCAS编码下的正并行比特流、负并行比特流转换为相应的二进制表征下的数值；

减法器模块，用于根据正负两组对应二进制表征下的数值进行集成处理，并依据二进制补码预处理产生的补偿误差对集成结果进行补偿处理，得到最终的幅值与符号；

指数运算模块，用于对幅度求指数，并根据符号决定输出的符号，得到FIR滤波器的运算结果。

进一步的，所述预处理模块包括：

取反单元，用于将二进制补码输入的最高位取反，得到取反结果；

无符号处理单元，用于将取反结果当作无符号数处理后得到对数域下的信号序列。

进一步的，所述比特流计算模块包括：

正运算单元，用于将正并行比特流所转换的二进制表征下的数值与正分组后的正系数相乘，得到第一结果；

负运算单元，用于将负并行比特流所转换的二进制表征下的数值与负分组后的负系数相乘，得到第二结果。

与现有技术相比，本发明具有以下有益效果：

1、本发明提出的基于概率计算和近似处理的FIR滤波方法，能够将原本复杂的乘加操作用门级电路和逻辑实现，有效地解决硬件复杂度高的问题，并且由于结构简单，电路的关键路径较短，使得可以提高系统时钟频率追求更高速度或者降低电压追求更低的功耗，让FIR滤波器的应用范围可以进一步扩展；

2、本发明根据定系数的绝对值进行比特流扩展，将系数带来的“1”合并在比特流最前面，因为系数确定，所以需要扩展的比特数也确定，因此不消耗任何逻辑资源，同时也保持了MCAS序列的特性；

3、本发明进行概率取最大值处理后依然可以保持MCAS序列的特征，同时也知道比特流的长度，因此可以使用一个优先译码器进行比特流的合并，而不用进行累加，也极大降低了面积开销。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1是本发明实施例中的流程图；

图2是本发明实施例中二进制补码的预处理逻辑图；

图3是本发明实施例中优先编码器的原理图；

图4是本发明实施例中比特流扩展的示意图；

图5是本发明实施例中取最大值运算的示意图；

图6是本发明实施例中优先译码器的原理图；

图7是本发明实施例中的系统框图；

附图中标记及对应的零部件名称：

101、预处理模块；102、寄存器组；103、比特流生成模块；104、比特流计算模块；105、概率取最大值模块；106、后向转换模块；107、减法器模块；108、指数运算模块。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1：基于概率计算和近似处理的FIR滤波方法，如图1所示，具体由以下步骤实现。

首先，本发明提出的基于概率计算和Max-log近似的定系数FIR滤波器结合了概率计算技术和Max-log近似方法的优点，利用了Max-log降低复杂度，并利用相关概率序列的特征加以实现。Max-log近似方法是利用了

所以，当x_i,h_i＞0时，有：

采用上述描述对乘加运算进行简化，在Max-log近似下，乘法运算转化为加法运算，加法运算近似为求最大值运算；而在概率计算中，定系数的加法可以等效为对比特流做相应“1”的个数的扩展，对于相关概率序列来说，求最大值运算等效于比特流逐比特相或，因此可以低代价实现Max-log近似。

但需要注意，只有当x_i,h_i＞0时才可以运用Max-log近似，而实际上FIR的输入信号和系数都不一定是正数，因此需要做整体扩大和分组计算来完成负数情况下的运算，扩大此发明的应用范围。

步骤一：对二进制补码进行预处理后转换成对数域下的信号序列。

具体的，如图2所示，为克服对数的定义域仅为正数的缺陷，将二进制补码输入x＝[x₀,x₁,…,x_n]的最高位取反，并当作无符号数以后再进行对数运算，得到x'＝[x₀',x₁',…,x_n']。对于二进制补码表示的数a＝a_N-1a_N-2…a₁a₀，其中a_i＝0,1(i＝0,1,…N-1)有：

a＝-a_N-1·2^N-1+a_N-2·2^N-2+…+a₁·2¹+a₀·20

如果对最高位取反，并当作无符号数有：

考虑到a_N-1仅能取值为0、1，则：

对最高位取反相当于在原数基础上增加了2^N-1，即引入了一个常数的偏差，对于定系数FIR滤波器有：

x'·h＝((x₀+2^N-1)h₀+(x₁+2^N-1)h₁+…+(x_n+2^N-1)h_n)

＝(x₀h₀+x₁h₁+…+x_nh_n)+2^N-1(h₀+h₁+…+h_n)

＝x·h+2^N-1(h₀+h₁+…+h_n)

其中，h＝[h₀,h₁,…,h_n]为FIR滤波器的系数，由于(h₀+h₁+…+h_n)已知，即引入了一个固定误差，这个误差将在后面被补偿。另外，如果输入采用对称饱和，那么将不会出现log0的情况。

步骤二，以不同寄存器对信号序列中的各个子信号按序进行单独存储。具体的，距离当前时钟周期1、2、……到滤波器阶数n+1个时钟周期的信号进行单独储存。

步骤三，以并行的优先编码对相应输入的子信号编码，得到并行MCAS序列。

具体的，如图3所示，根据优先编码的原理，将输入的对数域下的输入信号编码，输出并行MCAS(maximal concentrated autocorrelation sequence)序列。传统串行概率计算都有一个共同的缺点，就是需要使用一个比较器进行前向转换、一个加法器和一组寄存器进行后向转换，考虑到串行计算的吞吐率，意味着这部分的面积将乘以比特流的长度，这是不可接受的。因此为了回避这个问题，本发明采用了全并行的比特流。为保证表征准确，应保证比特流中“1”所占比例与定点数完全一致，即对于同一个输入，输出“1”的个数应当保持相同，同时考虑到“1”的绝对位置并不重要，重要的是相乘的2个比特流中“1”的相对位置，因此为了更方便分析，本方案对信号的比特流采用了MCAS序列，即使得“1”一定排布在序列的最前面。这样做不仅能保证表征的准确性，同时也可以使得前向转换变成了一个优先编码器而非比较器，考虑到优先编码器一次性可以出所有的比特，其硬件效率远高于比较器，同时不需要随机数产生器，大大减少了面积开销。以6比特为例，在65nm工艺下，单个6比特比较器的硬件开销大约位41um²，64路总计2624um²，而优先编码器的硬件开销仅为154.8um²，降低了94.1％的硬件开销

步骤四，根据定系数的绝对值对并行MCAS序列进行比特流扩展，并将基于比特流表征的对数域上的数值相加以实现乘法运算，得到对数域乘法运算结果。

具体的，如图4所示，将基于比特流表征的对数域上的数值相加，完成乘法运算，输出并行MCAS序列表征下的对数域乘法运算结果，主要是根据定系数的绝对值进行比特流扩展，将系数带来的“1”合并在比特流最前面，因为系数确定，所以需要扩展的比特数也确定，因此这一模块不消耗任何逻辑资源，同时也保持了MCAS序列的特性。

步骤五，将对数域乘法运算结果进行正负分组，并分别对正负分组的并行比特流做或运算，完成Max-log近似算法中的取最大值运算，得到正分组近似相加的正并行比特流以及负分组近似相加的负并行比特流。

具体的，如图5所示，将正负分组的并行比特流做“或”运算，完成Max-log近似算法中的取最大值运算，输出正负分组近似相加的并行比特流。如前所述，信号已经都被转换为正数，因此乘积的符号完全由系数决定，因为系数已知，因此可以将正负系数分组，分别计算其绝对值。在概率计算中如果2条比特流完全正相关，那么可以通过“或”运算完成概率取最大值运算，因为扩展比特数确定，所以在由系数带来的确定的“1”的位置可以直接输出“1”，而在剩余的部分通过多输入或门即可完成取最大值的运算。因为是做“或”运算，显然运算后的序列依然能够保持MCAS序列的特征。

步骤六，以两个并行的优先译码分别对MCAS编码下的正并行比特流、负并行比特流转换为相应的二进制表征下的数值。

具体的，如图6所示，通过优先译码的原理，低代价实现并行比特流的后向转换，将输入的MCAS编码下的比特流转换为二进制表征下的数值。如前所述，概率比特流经过步骤四、步骤五运算后依然可以保持MCAS序列的特征，同时也知道比特流的长度，因此可以使用一个优先译码器进行比特流的合并，而不用进行累加，也大大降低了面积开销。

步骤七，根据正负两组对应二进制表征下的数值进行集成处理，并依据二进制补码预处理产生的补偿误差对集成结果进行补偿处理，得到最终的幅值与符号。集成处理为将第一结果与第二结果做差运算，得到集成结果。

步骤八，对幅度求指数，并根据符号决定输出的符号，得到FIR滤波器的运算结果。

实施例2：基于概率计算和近似处理的FIR滤波器，改FIR滤波器为定系数FIR滤波器，用于实现实施例1记载的FIR滤波方法，如图7所示，包括预处理模块101、寄存器组102、比特流生成模块103、比特流计算模块104、概率取最大值模块105、后向转换模块106、减法器模块107和指数运算模块108。

其中，预处理模块101，用于对二进制补码进行预处理后转换成对数域下的信号序列。寄存器组102，用于以不同寄存器对信号序列中的各个子信号按序进行单独存储。比特流生成模块103，用于以并行的优先编码对相应输入的子信号编码，得到并行MCAS序列。比特流计算模块104，用于根据定系数的绝对值对并行MCAS序列进行比特流扩展，并将基于比特流表征的对数域上的数值相加以实现乘法运算，得到对数域乘法运算结果。概率取最大值模块105，用于将对数域乘法运算结果进行正负分组，并分别对正负分组的并行比特流做或运算，完成Max-log近似算法中的取最大值运算，得到正分组近似相加的正并行比特流以及负分组近似相加的负并行比特流。后向转换模块106，用于以两个并行的优先译码分别对MCAS编码下的正并行比特流、负并行比特流转换为相应的二进制表征下的数值。减法器模块107，用于根据正负两组对应二进制表征下的数值进行集成处理，并依据二进制补码预处理产生的补偿误差对集成结果进行补偿处理，得到最终的幅值与符号。指数运算模块108，用于对幅度求指数，并根据符号决定输出的符号，得到FIR滤波器的运算结果。

在本实施例中，预处理模块101包括取反单元和无符号处理单元。取反单元，用于将二进制补码输入的最高位取反，得到取反结果；无符号处理单元，用于将取反结果当作无符号数处理后得到对数域下的信号序列。

在本实施例中，比特流计算模块104包括正运算单元、负运算单元和集成单元。正运算单元，用于将正并行比特流所转换的二进制表征下的数值与正分组后的正系数相乘，得到第一结果；负运算单元，用于将负并行比特流所转换的二进制表征下的数值与负分组后的负系数相乘，得到第二结果。

工作原理：本发明能够将原本复杂的乘加操作用门级电路和逻辑实现，有效地解决硬件复杂度高的问题，并且由于结构简单，电路的关键路径较短，使得可以提高系统时钟频率追求更高速度或者降低电压追求更低的功耗，让FIR滤波器的应用范围可以进一步扩展。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.基于概率计算和近似处理的FIR滤波方法，其特征是，包括以下步骤：

对二进制补码进行预处理后转换成对数域下的信号序列；

以不同寄存器对信号序列中的各个子信号按序进行单独存储；

以并行的优先编码对相应输入的子信号编码，得到并行MCAS序列；

根据定系数的绝对值对并行MCAS序列进行比特流扩展，并将基于比特流表征的对数域上的数值相加以实现乘法运算，得到对数域乘法运算结果；

将对数域乘法运算结果进行正负分组，并分别对正负分组的并行比特流做或运算，完成Max-log近似算法中的取最大值运算，得到正分组近似相加的正并行比特流以及负分组近似相加的负并行比特流；

以两个并行的优先译码分别对MCAS编码下的正并行比特流、负并行比特流转换为相应的二进制表征下的数值；

根据正负两组对应二进制表征下的数值进行集成处理，并依据二进制补码预处理产生的补偿误差对集成结果进行补偿处理，得到最终的幅值与符号；

对幅度求指数，并根据符号决定输出的符号，得到FIR滤波器的运算结果。

2.根据权利要求1所述的基于概率计算和近似处理的FIR滤波方法，其特征是，所述二进制补码进行预处理的过程具体为：将二进制补码输入的最高位取反，并当作无符号数处理后得到对数域下的信号序列。

3.根据权利要求2所述的基于概率计算和近似处理的FIR滤波方法，其特征是，所述当作无符号数处理的过程具体为：二进制补码表示的数中最高位所对应的权重值由负值变为正值。

4.根据权利要求2所述的基于概率计算和近似处理的FIR滤波方法，其特征是，所述二进制补码进行预处理的计算公式具体为：

a＝-a_N-1·2^N-1+a_N-2·2^N-2+…+a₁·2¹+a₀·2⁰

其中，a表示二进制补码表示的数；a_N-1表示二进制补码表示的数中的最高位，a₀为最低位；a'表示二进制补码表示的数预处理后对应的子信号；

表示最高位取反结果；N表示二进制补码表示的数中的位数。

5.根据权利要求1所述的基于概率计算和近似处理的FIR滤波方法，其特征是，所述正并行比特流与负并行比特流的计算过程具体为：

将正并行比特流所转换的二进制表征下的数值与正分组后的正系数相乘，得到第一结果；

将负并行比特流所转换的二进制表征下的数值与负分组后的负系数相乘，得到第二结果。

6.根据权利要求1所述的基于概率计算和近似处理的FIR滤波方法，其特征是，所述补偿误差的计算公式具体为：

ΔX＝2^N-1(h₀+h₁+…+h_n)

其中，ΔX表示补偿误差；2^N-1表示偏差常数；n表示定系数FIR滤波器的阶数；h₀、h₁…h_n表示定系数FIR滤波器中不同阶的系数值；N二进制补码表示的数中的位数。

7.根据权利要求1所述的基于概率计算和近似处理的FIR滤波方法，其特征是，所述二进制补码以对称饱和的方式输入。

8.基于概率计算和近似处理的FIR滤波器，其特征是，包括：

预处理模块(101)，用于对二进制补码进行预处理后转换成对数域下的信号序列；

寄存器组(102)，用于以不同寄存器对信号序列中的各个子信号按序进行单独存储；

比特流生成模块(103)，用于以并行的优先编码对相应输入的子信号编码，得到并行MCAS序列；

比特流计算模块(104)，用于根据定系数的绝对值对并行MCAS序列进行比特流扩展，并将基于比特流表征的对数域上的数值相加以实现乘法运算，得到对数域乘法运算结果；

概率取最大值模块(105)，用于将对数域乘法运算结果进行正负分组，并分别对正负分组的并行比特流做或运算，完成Max-log近似算法中的取最大值运算，得到正分组近似相加的正并行比特流以及负分组近似相加的负并行比特流；

后向转换模块(106)，用于以两个并行的优先译码分别对MCAS编码下的正并行比特流、负并行比特流转换为相应的二进制表征下的数值；

减法器模块(107)，用于根据正负两组对应二进制表征下的数值进行集成处理，并依据二进制补码预处理产生的补偿误差对集成结果进行补偿处理，得到最终的幅值与符号；

指数运算模块(108)，用于对幅度求指数，并根据符号决定输出的符号，得到FIR滤波器的运算结果。

9.根据权利要求8所述的基于概率计算和近似处理的FIR滤波器，其特征是，所述预处理模块(101)包括：

取反单元，用于将二进制补码输入的最高位取反，得到取反结果；

无符号处理单元，用于将取反结果当作无符号数处理后得到对数域下的信号序列。

10.根据权利要求8所述的基于概率计算和近似处理的FIR滤波器，其特征是，所述比特流计算模块(104)包括：

正运算单元，用于将正并行比特流所转换的二进制表征下的数值与正分组后的正系数相乘，得到第一结果；

负运算单元，用于将负并行比特流所转换的二进制表征下的数值与负分组后的负系数相乘，得到第二结果。

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