CN114500202A - 一种msk解扩解调的fpga低资源实现方法 - Google Patents

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Abstract

本发明公开了采用相关匹配方式对MSK扩频调制信号进行解扩解调，在保留扩频增益、保证解码实时性的同时获得低误码率，并大幅降低资源使用率的FPGA实现方法。传统的FPGA实现并行相关匹配法的MSK解扩解调需要根据码元比特数，设置对应通道的相关运算，各通道均需要大量的加法器和乘法器，导致FPGA资源使用率过高。本发明深入相关匹配法的原理，提取每个相关匹配通道的共有部分并合并，再设计专用的选择模块，将不同的相关匹配通道区分开，传统方法的全并行转换为本发明的部分并行，从而达到实现原有的解码效果和性能，同时大幅度降低FPGA资源使用率的目的。

Description

一种MSK解扩解调的FPGA低资源实现方法
技术领域
本发明涉及雷达信号处理技术领域，具体的说，是一种MSK解扩解调的FPGA低资源实现方法。
背景技术
MSK指的是调制系数为0.5的连续相位FSK调制，由于对非线性失真不敏感，同时具有包络稳定、能量集中、频谱利用率高等特点，在实际中运用十分广泛。
MSK的解扩解调是MSK扩频调制的逆过程，与正过程不同的是，为了获得扩频增益，在解码时必须先解扩提取出扩频增益后再解调。在FPGA实现过程中，也可以采用匹配相关法将解扩解调同步进行，在获得解码结果的同时保留扩频增益。匹配相关法的FPGA实现常用的有并行法和串行法两种。
并行法指的是根据码元调制情况，预先设置相应数量的本地匹配通道，将接收到的MSK调制信号分别与本地各匹配通道做相关运算，寻找最优匹配，即为解码结果。串行法则只有一路匹配通道，通过时序控制逻辑，复用同一个通道，进行多次匹配运算，获得解码结果。
并行法的优势在于延时极低，可以在接收信号到达后迅速获得解码结果，是实时的，但缺点是通道较多，尤其是随着码元长度的增加匹配通道数也会倍增，因而导致整个解扩解调系统资源使用量较高，对FPGA芯片资源数量有很高的要求。
串行法由于只使用一个匹配通道，因此资源使用量少，但其解码过程是对同一个通道的反复复用，因而解码过程无法实时，甚至需要比较长的一段时间。同时由于复用需要一定的时序控制逻辑，串行法的实现要相对复杂，还需要使用到存储器等器件。
现有的MSK解扩解调FPGA实现主要有两种思路，一是采用传统的先解扩后解调方式，需要设置多个滤波器并且考虑接收信号同步等问题，虽然也能够实现解扩解调，但较为复杂。二是采用匹配相关并行法实现，并行法的关键限制因素是FPGA资源，由于并行的通道数量由数据码片长度决定，当码片长度增加时匹配通道数量随之增加，FPGA资源使用过高，难以有效实现。串行法由于非实时性一般较少使用。
综上，现有的MSK解扩解调FPGA实现方法存在结构复杂、资源用量较高等问题，本发明主要针对上述问题进行改进。
发明内容
针对现有的FPGA实现MSK解扩解调时存在的结构复杂、资源用量过高等问题，本发明提出一种MSK解扩解调的FPGA低资源实现方法，在FPGA实现MSK解扩解调算法并行方法的基础上，根据相关匹配法的原理，提取每个相关匹配通道的共有部分合并，再设计专用的选择模块，将不同的相关匹配通道区分开，接着在各自的匹配通道中独立完成匹配计算，最后通过匹配判决模块合并各通道同时获取解码结果。传统实现方法的全并行被转换为本发明的部分并行，从而有效降低FPGA资源使用率。
该方法的实现模块包括：
1)匹配相关中的相乘模块，功能是将接收信号经过下变频DDC处理得到的基带MSK扩频调制信号和与之匹配的本地调制载波相乘；
2)匹配相关中的选择模块，功能是根据本地各通道的预置编码，生成并选取各通道相应的相乘波形，提供给每个通道；
3)匹配相关中的相加通道模块，功能是将每个通道的数据进行累加和求模；
4)匹配相关中的判决模块，功能是整合所有通道的计算结果，判决输出最终结果，即为MSK解扩解调结果。
其中，匹配相关中的相乘模块做两次共轭相乘，将经过DDC处理的基带MSK扩频调制复信号分别与相同基带频率的cos和sin载波信号、相同基带频率的cos和-sin载波信号共轭相乘。
匹配相关中的选择模块包括信号扩展、本地调制和信号选择三个步骤：
1)信号扩展步骤：采用反相和延时的方式，将前一模块提供的cos和sin、cos和-sin两路相乘后的信号转化为cos和sin、cos和-sin、-cos和sin、-cos和-sin四路信号输出；
2)本地调制步骤：根据MSK调制原理将各通道本地预置的原始码元调制为Ik和Qk，调制原理如下
Figure BDA0003504858740000021
Figure BDA0003504858740000022
其中，k为码元个数，ak为原始扩频码元；
3)信号选择步骤：根据每个通道Ik和Qk的四种排列组合方式，从信号扩展步骤的四路输出信号中选取各通道所需的信号。
匹配相关中的相加通道完成累加和求模两个步骤。根据码元扩频长度、系统采样率、码元速率等参数确定累加长度，设计累加器的复位，控制信号的相加和求模过程；码元扩频长度为n，系统采样率为M，码元速率为N，累加通道的累加长度为
Figure BDA0003504858740000031
匹配相关中的判决模块根据匹配相关法的原理，比较各通道累加求模的结果，其中最大值所在的通道与输入信号匹配，该通道对应的原始码元即为解扩解调结果输出。
本方法适用于MSK的所有扩频调制情况，MSK扩频调制的码元长度可以为任意值，码元长度为n的MSK扩频调制，按照本发明实现解扩解调需要的通道数为N＝2n。
本方法的主要创新点是将传统实现技术中的匹配相关法拆分为3个步骤，仅在匹配相加一个步骤中采用原本的并行处理方式，其余步骤均不再存在并行过程，因而资源使用率大幅度降低，同时解码效果保持不变。
附图说明
图1为本发明的总体结构。
图2为本发明的匹配相关中的相乘模块结构。
图3为本发明的匹配相关中的选择模块结构。
图4为本发明的匹配相关中的相加通道模块结构。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
MSK扩频调制，码元长度为7，扩频码共27＝128种情况，采用并行法实现FPGA的解扩解调需要并行通道数为27＝128个。每个通道完成一种扩频码情况的匹配相关，需要1个调制编码器对原始码元编码，1个DDS产生本地载波信号，2个乘法器生成本地匹配复信号，1个复数乘法器完成匹配相乘，2个累加器完成匹配相加，2个乘法器和1个加法器完成求模。其中复数乘法器由4个乘法器和2个加法器组成，因此单个通道需要使用到的资源为
器件名称 调制编码器 DDS 乘法器 加法器 累加器
器件个数 1 1 8 3 2
对整个解扩解调系统而言，共有128个匹配相关通道，因此资源使用量变为单通道的128倍为
器件名称 调制编码器 DDS 乘法器 加法器 累加器
器件个数 128 128 1024 384 256
采用本发明的方法后，每个相关匹配通道的共有部分被合并，即DDS和2个复数乘法器，其中复数乘法器由4个乘法器和2个加法器组成。每个通道仅剩下各自独立的部分，即用于码元编码的1个调制编码器，用于匹配相加的2个累加器，用于求模的2个乘法器和1个加法器。传统方法中用于生成本地匹配信号的乘法器不再需要，其功能由波形选择器替代。
采用本发明方法后，整个解扩解调系统的资源使用量为
器件名称 调制编码器 DDS 乘法器 加法器 累加器 波形选择器
器件个数 128 1 264 132 256 128
器件减少率 - - 74.22％ 65.62％ - -
在FPGA的实现中，调制编码器和波形选择器等逻辑器件，占用资源小，乘法器和加法器是主要的资源占用来源，可以看出，本发明的方法相比于传统的方法，乘法器使用量减少74.22％，加法器使用量减少65.62％，因此可使整个解扩解调系统的资源使用量大幅降低。
本发明的方法并未改变MSK解扩解调原理，只是着重于资源方面，对其实现技术做出优化，因此解码效果和性能不发生变化，仍能够达到传统方法的信噪比、误码率等关键指标，但资源使用量大幅降低，使得在低性能FPGA芯片上实现MSK的高性能解扩解调成为可能。

Claims (8)

1.一种MSK解扩解调的FPGA低资源实现方法，其特征在于：在FPGA实现MSK解扩解调算法时，根据相关匹配法的原理，提取每个相关匹配通道的共有部分合并，再设计专用的选择模块，将不同的相关匹配通道区分开，接着在各自的匹配通道中独立完成匹配计算，最后通过匹配判断模块合并各通道同时获取解码结果，传统实现方法中的全并行被转换为本发明的部分并行，从而有效降低FPGA资源使用率。
2.根据权利要求1所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：该方法的实现模块包括：
1)匹配相关中的相乘模块，功能是将接收信号经过下变频DDC处理得到的基带MSK扩频调制信号和与之匹配的本地调制载波相乘；
2)匹配相关中的选择模块，功能是根据本地各通道的预置编码，生成并选取各通道相应的相乘波形，提供给每个通道；
3)匹配相关中的相加通道模块，功能是将每个通道的数据进行累加和求模；
4)匹配相关中的判决模块，功能是整合所有通道的计算结果，判决输出最终结果，即为MSK解扩解调结果。
3.根据权利要求2所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：匹配相关中的相乘模块做两次共轭相乘，将经过DDC处理的基带MSK扩频调制复信号分别与相同基带频率的cos和sin载波信号、相同基带频率的cos和-sin载波信号共轭相乘。
4.根据权利要求2所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：匹配相关中的选择模块包括信号扩展、本地调制和信号选择三个步骤：
1)信号扩展步骤：采用反相和延时的方式，将前一模块提供的cos和sin、cos和-sin两路信号转化为cos和sin、cos和-sin、-cos和sin、-cos和-sin四路信号输出；
2)本地调制步骤：根据MSK调制原理将各通道本地预置的原始码元调制为Ik和Qk，调制原理如下
Figure FDA0003504858730000011
Figure FDA0003504858730000012
其中，k为码元个数，ak为原始扩频码元；
3)信号选择步骤：根据每个通道Ik和Qk的四种排列组合方式，从信号扩展步骤的四路输出信号中选取各通道所需的信号。
5.根据权利要求2所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：匹配相关中的相加通道模块完成累加和求模两个步骤，根据码元扩频长度、系统采样率、码元速率等参数确定累加长度，设计累加器的复位，控制信号的相加和求模过程；码元扩频长度为n，系统采样率为M，码元速率为N，累加通道的累加长度为
Figure FDA0003504858730000021
6.根据权利要求2所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：匹配相关中的判决模块根据匹配相关法的原理，比较各通道累加求模的结果，其中最大值所在的通道与输入信号匹配，该通道对应的原始码元即为解扩解调结果输出。
7.根据权利要求1所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：适用于MSK的所有扩频调制情况，MSK扩频调制的码元长度可以为任意值，码元长度为n的MSK扩频调制，按照本发明实现解扩解调需要的通道数为N＝2n。
8.根据权利要求1所述的一种MSK解扩解调的FPGA低资源实现方法，其特征在于：将传统实现技术中的匹配相关法拆分为3个步骤，仅在匹配相加一个步骤中采用原本的并行处理方式，其余步骤均不再存在并行过程，因而资源使用率大幅度降低，同时解码效果保持不变。
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