CN114499691B - 一种基于笛卡尔坐标与极坐标融合的低延迟相偏恢复电路 - Google Patents

Abstract

本发明属于相干光纤通信技术领域，具体为一种基于笛卡尔坐标与极坐标融合的低延迟相偏恢复电路。本发明采用VV4E算法实现CPR，相应的电路结构由相位去噪模块、相位校正模块、相位展开模块、坐标映射模块和相位乘法模块组成。其在笛卡尔坐标中执行计算，降低了计算复杂度；相位偏移通过六次旋转的CORDIC计算，并且相位展开分为滞后加法和相位计数，查找表用于存储三角系数以降低延迟。在Xilinx ZCU102 FPGA平台上评估本电路，时钟频率可达370MHz，处理29.6GBd QPSK信号的延迟为22周期，为最小值。本发明的实时电路可在满足现代远距离相干光通信对载波相位恢复的准确度、精度要求的前提下，提供非常小的CPR计算延迟。

Description

一种基于笛卡尔坐标与极坐标融合的低延迟相偏恢复电路

技术领域

本发明属于相干光纤通信技术领域，具体涉及一种基于笛卡尔坐标运算和极坐标运算相结合的低延迟相偏恢复电路。

背景技术

相偏恢复电路：由于发射机调制信号时使用的载波接收后在频率和相位上存在一定的误差。所以对解调信号有影响。需要使用DSP算法对接收到的信号进行相应的补偿。利用强大的数字信号处理(DSP)芯片是相干光通信最重要的优势之一。在DSP算法中，载波相位恢复(CPR)是接收器的关键部分，用于校正由物理器件(例如，本振激光器)引起的相位噪声。

低延迟维特比-维特比四次方估计(VV4E)算法(Viterbi-Vertibe 4次方估计(VV4E))是CPR的最常用算法，这是因为QPSK信号在4次方后仅有相偏成分保留。盲相位搜索(BPS)是另一种CPR方法，它使用定义的度量查找具有最小距离的相位角。VV4E不适用于高阶调制，而BPS适用于高阶调制(例如，16QAM、64QAM、256QAM等)，但计算密集型算法对硬件不友好。

这些算法在现场可编程门阵列(FPGA)和专用集成电路(ASIC)等硬件中设计以构成实时处理系统。由于避免了乘法器的大量使用，在极坐标中计算相位可以降低面积并提高频率。通常采用坐标旋转数字计算模块(CORDIC)将输入转换为极坐标。但是，CORDIC旋转迭代次数随着数值精度的增加而增加，这会导致高延迟和高资源占用。基于BPS的CPR FPGA实现通过引入并行CORDIC将信号转换为极坐标来避免乘法器的使用。但由于算法的复杂性，它具有很高的资源利用率。在改进的VV4E FPGA实现方案中，在极坐标中执行乘法，在笛卡尔坐标中执行加法。但是两个坐标之间的转换需要大量的CORDIC，也导致了较高延迟。

相干光通信:相干调制就是利用待传输的信号改变光载波的频率、相位和幅度(不只是像强度检测那样改变光的强度)，这就要求光信号具有一定的频率和相位(与自然光没有确定的频率和相位不同),即应该是相干光。激光是一种相干光。所谓外差检测就是利用本振产生的一束激光与输入的信号光在光混频器中混合，得到与信号光的频率、相位和幅度变化规律相同的中频信号。相干光通信具有远距离大容量有线通信的潜力，已成为下一代信道部署中很有前途的技术，并吸引了大量的研究。同时，针对远距离传输采用了QPSK作为100-200G单波长光端口收发器的调制格式。

参考文献：

[1]E.Ip and J.Kahn,“Feedforward carrier recovery for coherentopticalcommunications,”J.Lightw.Technol.,vol.25,no.9,pp.2675–2692,Sept.2007。

发明内容

本发明的目的在于提供一种计算复杂度低、吞吐率高的低延时相偏恢复电路，以满足现代远距离相干光通信中对载波相位恢复高吞吐率、低计算延迟的要求。

本发明提出的低延迟相偏恢复电路，是基于基于笛卡尔坐标与极坐标融合技术的。在低延迟相偏恢复电路中，低延迟相偏恢复算法采用Viterbi-Vertibe 4次方估计算法(参考文献1)，简称VV4E算法，如图1所示。该算法包括两个部分：相偏计算和相位恢复。

设s_k表示QPSK信号，表示接收信号的4次方，n(k)～CN(0,1)表示加性白高斯噪声(AWGN)，VV4E的过程可描述为：

其中，F(s_k)是所需项，m_k是信号和AWGN之间的交叉项之和，其中n_k表示加性白高斯噪声，θ_k表示接收信号的相位。在对求和之后，由于AWGN的平均值为0，总和的角度就是我们需要的。

VV4E有一个约束，信号位于因此，采用相位展开来修正θ_k，信号的相位恢复可以通过乘以/>来完成，/>为采用相位展开修正后的θ_k。

根据VV4E算法，本发明的低延迟相偏恢复电路(CPR)结构由五个模块组成：(a)相位去噪模块(PD)，(b)相位校正模块(PC)，(c)相位展开模块(PU)，(d)坐标映射模块(CM)和(e)相位乘法模块(PM)。

本发明中，所述相位去噪模块，由一个4次方MAC、一个移位寄存器和一个43路加法器树组成；4次方计算通过级联MAC单元完成，使用滚动乘法器和加法器结构来实现MAC，以减少运算符的小数位数，在近似计算中仅考虑乘积舍弃部分的最高有效位(MSB)；移位寄存器用于缓存4次方计算的输出结果；所述43路加法器树由三输入加法器和四输入加法器来组。

本发明中，所述相位校正模块，由两个绝对值模块，一个CORDIC模块，一个象限映射模块组成；相偏值由CORDIC模块经六次旋转迭代计算得到，CORDIC模块的输入通过取实部和虚部的绝对值而映射到第一象限，完成计算后，再将结果映射到四个完整象限。

本发明中，所述相位展开模块，采用全并行结构实现，其过程分为三个阶段：滞后估计、滞后加法和相周期计数；使用比较器进行滞后估计，映射到{-1,0,1}，相位周期映射到{-2,-1,0,1}，展开到的整数倍，相位展开可在2位加法中完成，将每个通道的相位展开分解为滞后加法和相周期计数，估计的滞后总和由加法器树获得，相周期计数是使用最接近当前通道的节点估计。

本发明中，所述坐标映射模块，使用2个查找表实现，2个查找表分别存储sin(·)和cos(·)的系数，7位小数量化三角函数的值在(0,101)之间，采用2个深度为128的LUT来分别存储系数；这里，仅存储第一象限系数，其他象限中的系数通过映射获得。

本发明中，所述相位乘法模块，将相偏值和输入信号相乘，完成CPR计算。

本发明电路的工作(计算)流程为：

接收信号首先输入相位去噪模块中的4次方模块，将得到的乘积缓冲到43路加法树；然后由CORDIC模块完成相偏值初步计算而无需额外除法器，并将结果并行传送到相位校正模块和相位展开模块，最后通过将相偏值和输入信号相乘，完成CPR计算。

本发明中，PD、PC、PU、CM、PM模块的延迟依次为8、8、4、4、2，单位为时钟周期。由于PU和CM可并行工作，总延迟为22个时钟。本发明的实时电路系统结构，可在满足现代远距离相干光通信对载波相位恢复的准确度、精度要求的前提下，提供非常小的CPR计算延迟。

本发明在笛卡尔坐标系中采用5位小数舍入乘法累加器(MAC)来实现，满足QPSK的信噪比(SNR)要求，降低了计算复杂度。此外，相位偏移通过六次旋转的CORDIC计算，并且相位展开分为滞后加法和相位计数。查找表(LUT)用于存储三角系数以降低延迟。此外，为了减少有限小数位的影响，在第一象限中处理与相位相关的计算，并将结果映射到四个象限中。在Xilinx ZCU102平台上评估80路并行结构时，时钟频率可达370MHz，处理29.6GBdQPSK信号的延迟为22周期，是我们已知CPR FPGA实现中的最小值。

附图说明

图1为基于VV4E的相位恢复估计器。

图2为相位恢复估计器的硬件结构。其中，(a)相位去噪模块，(b)相位校正模块，(c)相位展开模块，(d)坐标映射模块，(e)相位乘法模块。

图3为相位校正模块。

图4为相位展开模块。

图5为坐标映射模块。

具体实施方式

下面结合附图对本发明整体的组成和子模块进一步详细说明。

Viterbi-Vertibe 4次方估计(VV4E)是CPR的最常用算法，这是因为QPSK信号在4次方后仅有相偏成分保留。本文提出了一种计算复杂度低、延迟低的CPR硬件。在笛卡尔坐标系中采用5位小数舍入乘法累加器(MAC)来实现硬件，满足QPSK的信噪比(SNR)要求，降低了计算复杂度。此外，相位偏移通过六次旋转的CORDIC计算，并且相位展开分为滞后加法和相位计数。查找表(LUT)用于存储三角系数以降低延迟。此外，为了减少有限小数位的影响，我们在第一象限中处理与相位相关的计算，并将结果映射到四个象限中。在Xilinx ZCU102平台上评估80路并行结构时，时钟频率可达370MHz，处理29.6GBd QPSK信号的延迟为22周期，是我们已知CPR FPGA实现中的最小值。

VV4E算法实现如图1所示。该过程包括两个部分：相偏计算和相位恢复。

其中s_k表示QPSK信号，表示接收信号的4次方，n(k)～CN(0,1)表示加性白高斯噪声(AWGN)，VV4E的过程可描述为

其中，F(s_k)是所需项，m_k是信号和AWGN之间的交叉项之和；θ_k表示接收信号的相位。因此，在对求和之后，因为AWGN的平均值为0，总和的角度就是我们需要的。

在QPSK调制格式下，信号相位输出在当中，并且在四次方之后信号相位可忽略不计，仅有相偏成分存在。固相偏成分可以通过将四次方后的幂角除以4来获得，即：

VV4E有一个约束，信号位于因此，采用相位展开来修正θ_k，即：

其中p_i是滞后估计值，计算公式为

信号的相位恢复可以通过乘以来完成，即：

根据VV4E算法，CPR的结构由五个模块组成：(a)相位去噪(PD)，(b)相位校正(PC)，(c)相位展开(PU)，(d)坐标映射(CM)和(e)相位乘法(PM)。本电路结构主要在笛卡尔坐标中进行计算以减少坐标转换引起的延迟。

如图2所示，接收信号首先输入4次方模块，将得到的乘积缓冲到43路加法树。然后CORDIC模块完成相偏值初步计算而无需额外除法器，并将结果并行传送到PU和CM模块。最后通过将相偏值和输入信号相乘，完成CPR计算。

其中PD、PC、PU、CM、PM模块的延迟依次为8、8、4、4、2，单位为时钟周期。由于PU和CM可并行工作，总延迟为22个时钟。以下将介绍这些模块的详细信息。

(一)相位去噪

如图2(a)所示，PD由一个4次方MAC、一个移位寄存器和一个43路加法器树组成。

4次方计算通过级联MAC单元完成。使用滚动乘法器和加法器结构来实现MAC以减少运算符的小数位数，这大约导致0.016的精度损失。为了进一步简化硬件，在近似计算中仅考虑乘积舍弃部分的最高有效位(MSB)。实验表明，5位小数的操作数可满足CPR的精度要求。

移位寄存器缓冲4次方计算的输出结果，此外还采用三输入加法器和四输入加法器来组成加法器树以提高频率并降低资源占用。

(二)相位校正

如图3所示，PC由两个绝对值模块，一个CORDIC模块，一个象限映射模块组成。

相偏值由CORDIC模块经六次旋转迭代计算，角度精度为1.4°，根据(2)，除以4后角度精度变为0.35°。考虑到三角函数的精度为0.45°，旋转迭代次数可以满足CPR的精度要求。

由于定点数的小数位有限，CORDIC模块在确定近X轴输入角度时可能会出现象限错误，并在后续模块中引起误差。为了避免这种缺陷，CORDIC模块的输入通过取实部和虚部的绝对值而映射到第一象限。完成计算后，再将结果映射到四个完整象限。该过程如图3所示。

(三)相位展开

如图4所示，采用全并行结构实现PU。该过程分为三个阶段：滞后估计、滞后加法和相周期计数。

根据(4)，使用比较器估计滞后，结果为{-1,0,1}。此外，相位周期可以映射到{-2,-1,0,1}，相位可展开到的整数倍，这意味着相位展开可在2位加法中完成。

由于每个通道的相位展开是所有先前滞后的总和，因此它的计算复杂度为n²。为了解决这个问题，我们将该过程分解为滞后加法和相周期计数。估计的滞后总和由加法器树获得，相周期计数是使用最接近当前通道的节点估计的。通过这种方式，总计算复杂度降低到nlog(n)。

(四)坐标映射

如图5所示，CM使用2个查找表实现，这些LUT存储sin(·)和cos(·)的系数。

因为QPSK的相偏在之间，故7位小数量化三角函数的值在(0,101)之间。同时，由于sin(·)和cos(·)的空间不对称，因此采用2个深度为128的LUT来分别存储系数。通过仅存储第一象限系数来减少资源占用，其他象限中的系数可通过映射获得。

本文中针对QPSK提出的CPR在Xilinx ZCU106上做了实现，并通过Vivado2021.2在Xilinx ZCU102和ZCU118上进一步评估。在Matlab中生成用于测试的2¹⁶位信号序列并施加了AWGN和激光相位噪声的影响，并且从10GBd下的真实相干光系统中采集了另一个2¹⁴位信号序列。

我们探讨了32路并行结构下量化的影响。结果显示与浮点(FP)相比，5小数位量化具有约0.25dB的SNR损耗，并且比较大的小数位量化具有更少的资源消耗。5小数位量化是资源利用率和准确性的最佳权衡。

各种SNR下5小数位量化VV4E的误码率(BER)的仿真结果表明，与浮点相比，定点化硬件实现的精度损失很小。我们使用真实相干光系统中采集的数据测试了硬件，验证了硬件结构的正确性。针对各种吞吐量需求的硬件并行性方案的实验表明，398MHz下的32路并行度、356MHz下的72路并行度和200MHz下的256路并行度可以满足50Gbps、100Gbps和200Gbps吞吐量的要求，并在ZCU102、ZCU106和ZCU118上对硬件进行了评估。与现有实现进行比较，我们的无DSP实现在相似的波特率下具有最高的频率。同时本发明的硬件只有22个周期的延迟。经比较可知，这是CPR FPGA实现中的最小延迟。

Claims (3)

1.一种基于笛卡尔坐标与极坐标融合的低延迟相偏恢复电路，其特征在于，低延迟相偏恢复算法采用VV4E算法；该算法包括两个部分：相偏计算和相位恢复；

设s_k表示QPSK信号，表示接收信号的4次方，n(k)～CN(0，1)表示加性白高斯噪声(AWGN)，VV4E算法描述为：

其中，F(s_k)是所需项，m_k是信号和AWGN之间的交叉项之和，n_k表示加性白高斯噪声，θ_k表示接收信号的相位；在对求和之后，由于AWGN的平均值为0，总和的角度即为需要的；

VV4E设有一个约束，信号位于采用相位展开来修正θ_k，信号的相位恢复通过乘以/>来完成，/>为采用相位展开修正后的θ_k；

基于VV4E算法，所述低延迟相偏恢复电路(CPR)结构由如下五个模块组成：(a)相位去噪模块(PD)，(b)相位校正模块(PC)，(c)相位展开模块(PU)，(d)坐标映射模块(CM)和(e)相位乘法模块(PM)；其中：

所述相位去噪模块，由一个4次方MAC、一个移位寄存器和一个43路加法器树组成；4次方计算通过级联MAC单元完成，使用滚动乘法器和加法器结构来实现MAC；移位寄存器用于缓存4次方计算的输出结果；所述43路加法器树由三输入加法器和四输入加法器来组；

所述相位校正模块，由两个绝对值模块、一个CORDIC模块、一个象限映射模块组成；相偏值由CORDIC模块经六次旋转迭代计算得到，CORDIC模块的输入通过取实部和虚部的绝对值而映射到第一象限，完成计算后，再将结果映射到四个完整象限；

所述相位展开模块，采用全并行结构实现，其过程分为三个阶段：滞后估计、滞后加法和相周期计数；使用比较器进行滞后估计，映射到{-1，0，1}，相位周期映射到{-2，-1，0，1}，展开到的整数倍，相位展开在2位加法中完成，将每个通道的相位展开分解为滞后加法和相周期计数，估计的滞后总和由加法器树获得，相周期计数是使用最接近当前通道的节点估计；

所述坐标映射模块，使用2个查找表实现，2个查找表分别存储sin(·)和cos(·)的系数，7位小数量化三角函数的值在(0，101)之间，采用2个深度为128的LUT来分别存储系数；这里，仅存储第一象限系数，其他象限中的系数通过映射获得；

所述相位乘法模块，将相偏值和输入信号相乘，即完成CPR计算。

2.根据权利要求1所述的低延迟相偏恢复电路，其特征在于，在QPSK调制格式下，信号相位输出在当中，并且在四次方之后信号相位可以忽略不计，仅有相偏成分存在，该相偏成分通过将四次方后的幂角除以4来获得，即：

在VV4E的约束：信号位于采用相位展开来修正θ_k，信号的相位恢复通过乘以来完成，即：

为采用相位展开修正后的θ_k；

其中，p_i是滞后估计值，计算公式为：

3.根据权利要求1所述的低延迟相偏恢复电路，其特征在于，电路的工作流程为：

接收信号首先输入相位去噪模块中的4次方模块，将得到的乘积缓冲到43路加法树；然后由CORDIC模块完成相偏值初步计算而无需额外除法器，并将结果并行传送到相位校正模块和相位展开模块，最后通过将相偏值和输入信号相乘，完成CPR计算。