CN114499462A - 用于24bit Sigma Delta ADC的数字抽取滤波器 - Google Patents

用于24bit Sigma Delta ADC的数字抽取滤波器 Download PDF

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Abstract

本发明一种用于24bit Sigma Delta ADC的数字抽取滤波器，包括第一FIR数字滤波器、第一数据抽取模块、第二FIR数字滤波器和第二数据抽取模块，数据输入端与第一FIR数字滤波器的输入端连接，第一FIR数字滤波器的输出端与第一数据抽取模块的输入端连接，第一数据抽取模块的输出端与第二FIR数字滤波器的输入端连接，第二FIR数字滤波器的输出端与第二数据抽取模块的输入端连接。本发明包括级联的多个FIR数字滤波器，第一级FIR数字滤波器具有较宽的过渡带，可以进一步减少滤波器阶数；第二级FIR数字滤波器主要实现半带滤波，过渡带比较窄。由此级联形成的数字抽取滤波器能满足阻带高的噪声抑制能力，适合24bit高性能ADC需求，又能减少数字滤波器硬件资源的开销。

Description

用于24bit Sigma Delta ADC的数字抽取滤波器
技术领域
本发明涉及信号处理技术领域，更特别地，涉及一种用于Sigma Delta ADC的数字抽取滤波器及包含该数字抽取滤波器的模数转换器。
背景技术
随着超大规模集成电路技术的飞速发展，采用一片式传感器信号采集和智能计算，可使系统具有更高的可靠性和更低的成本。如何用尽量简单合适的结构和低的功耗来实现系统需要的功能，成为科学研究和产品开发的热点。Sigma-Delta ADC（analog todigital converter，模数转换器）在高精度AD转换领域有着广泛的应用，并且在目前小尺寸CMOS（Complementary Metal Oxide Semiconductor,互补金属氧化物半导体）工艺下能很好地集成在芯片系统中。
Sigma Delta ADC由Sigma Delta调制器和数字抽取滤波器组成，通过数字抽取滤波器对调制器的输出数据进行抽取，滤除高频的量化噪声，抽取后获得低速的高分辨率的数字信号。针对于Sigma Delta ADC的数字抽取滤波器的设计，目前大多用的是积分梳状抽取滤波器（Cascaded integrator–comb filter，CIC）结构，并且级联半带数字滤波器；在最后一级，对线性度要求不高的情况下，甚至还采用了无限脉冲响应(Infinite ImpulseResponse，IIR）数字滤波器，以减少硬件资源的开销。但是，随着对ADC精度要求的提高，对Sigma Delta ADC的数字抽取滤波器数字器也提出了更高的要求，这种传统意义上的结构已经不能满足日益增长的高精度需求。
图1是CIC滤波器幅频响应图，图2是FIR滤波器的幅频响应图。在两个图中，数字1标识的区域代表信号通带，数字2标识的区域代表信号阻带，通道增益为1，阻带增益为-140dB。Sigma Delta ADC 数字滤波器的设计需求是信号铜通带尽量平坦，并且信号通带（1表示区域）结束点和信号阻带（2表示区域）起点之间的频率范围Δf需要控制在很小范围内，即输入信号频率的0.093范围内。以输入信号频率在70KHz为例，Δf=70K*2*0.093=13.02K。图1所示的CIC结构是不能满足的，因为在图1中的数字2所标识的位置，很难达到-140dB，而且数字1所标识的通带增益也有衰减。如果采用传统的FIR滤波器设计，如图2所示，可以满足高速高精度ADC的需求。但是由于Δf比较小，基于输入信号频率70KHz，Δf为13.02KHz，滤波器采样频率fs为9.25MHz，利用MATLAB fdatool，我们可以得到FIR滤波器阶数n为3768。虽然利用不同的FIR滤波器结构可以对阶数n进行优化，但是将阶数n优化到300阶左右，还是很困难。
发明内容
本发明的目的是提供一种用于24bit Sigma Delta ADC的数字抽取滤波器以及包含该数字抽取滤波器的模数转换器。
根据本发明的一方面，提供一种用于Sigma Delta ADC的数字抽取滤波器，包括第一FIR数字滤波器、第一数据抽取模块、第二FIR数字滤波器和第二数据抽取模块，数据输入端与所述第一FIR数字滤波器的输入端连接，所述第一FIR数字滤波器的输出端与所述第一数据抽取模块的输入端连接，所述第一数据抽取模块的输出端与所述第二FIR数字滤波器的输入端连接，所述第二FIR数字滤波器的输出端与所述第二数据抽取模块的输入端连接。
在本发明提供的用于Sigma Delta ADC的数字抽取滤波器中，所述第一FIR数字滤波器的Fpass1为N，所述第一FIR数字滤波器的Fstop1为3N，所述第一FIR数字滤波器的Apass1为0.01，所述第一FIR数字滤波器的Astop1为140；所述第二FIR数字滤波器的Fpass2为N*2*0.453，所述第二FIR数字滤波器的Fstop2为N*2*0.546，所述第二FIR数字滤波器的Apass2为0.01，所述第二FIR数字滤波器的Astop2为100。
在本发明提供的用于Sigma Delta ADC的数字抽取滤波器中，所述第一数据抽取模块的抽取倍数为32，所述第二数据抽取模块的抽取倍数为2。
在本发明提供的用于Sigma Delta ADC的数字抽取滤波器中，还包括第三FIR数字滤波器和第三数据抽取模块，所述第二数据抽取模块的输出端与所述第三FIR数字滤波器的输入端连接，所述第三FIR数字滤波器的输出端与所述第三数据抽取模块的输入端连接。
在本发明提供的用于Sigma Delta ADC的数字抽取滤波器中，所述第一FIR数字滤波器的Fpass1为N，所述第一FIR数字滤波器的Fstop1为6N，所述第一FIR数字滤波器的Apass1为0.01，所述第一FIR数字滤波器的Astop1为140；所述第二FIR数字滤波器的Fpass2为N*4*0.23，所述第二FIR数字滤波器的Fstop2为N*2*0.77，所述第二FIR数字滤波器的Apass2为0.01，所述第二FIR数字滤波器的Astop2为100；所述第三FIR数字滤波器的Fpass3为N*2*0.0.453，所述第三FIR数字滤波器的Fstop3为N*2*0.546，所述第三FIR数字滤波器的Apass3为0.01，所述第三FIR数字滤波器的Astop3为100。
在本发明提供的用于Sigma Delta ADC的数字抽取滤波器中，所述第一数据抽取模块的抽取倍数为16，所述第二数据抽取模块的抽取倍数为2，所述第三数据抽取模块的抽取倍数为2。
根据本发明的另一方面，还提供一种模数转换器，包括Sigma Delta调制器和如上所述的数字抽取滤波器。
实施本发明的用于Sigma Delta ADC的数字抽取滤波器及包含该数字抽取滤波器的模数转换器，具有以下有益效果：本发明提供的用于Sigma Delta ADC的数字抽取滤波器，包括级联的多个FIR数字滤波器，第一级FIR数字滤波器具有较宽的过渡带，可以进一步减少滤波器阶数，同时滤除频率范围Fdata/32至Fdata的带外噪声；第二级FIR数字滤波器主要实现半带滤波，过渡带比较窄，因为频率范围比较小，滤波器的阶数，不会很大。同时，对于第一级和第二级，甚至是第三级滤波器阻带抑制分别设计，第一级阻带要求-140dB，第二级或第三级阻带要求-100dB，而非-140dB，进一步减少FIR滤波器阶数n。由此级联形成的数字抽取滤波器能满足阻带高的噪声抑制能力，适合24bit高性能ADC需求，又能减少数字滤波器硬件资源的开销。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：
图1是CIC滤波器幅频响应图；
图2是FIR滤波器的幅频响应图；
图3所示是本发明实施例一提供的一种用于24bit Sigma Delta ADC的数字抽取滤波器的原理图；
图4所示是本发明实施例一提供的用于24bit Sigma Delta ADC的数字抽取滤波器的幅频响应图，其中：(a)为第一级滤波器幅频响应；(b)为第二级滤波器幅频响应；(c)为级联第一级滤波器和第二级滤波器之后的幅频响应。
图5所示是本发明实施例二提供的一种用于24bit Sigma Delta ADC的数字抽取滤波器的原理图；
图6所示是本发明实施例二提供的用于24bit Sigma Delta ADC的数字抽取滤波器的幅频响应图，其中：(a)为第一级滤波器的幅频响应；(b)为第二级滤波器的幅频响应；(c)为第三级滤波器的幅频响应；(d)为级联第一级、第二级、第三级滤波器之后的幅频响应。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的总体思路是：针对现有技术中使用CIC滤波器无法满足较高的过渡带的要求，而采用单极FIR滤波器对硬件要求较高的技术问题，提供一种包括多个级联的FIR数字滤波器的数字抽取滤波器，以通过多级级联的设计方法以及阻带抑制能力分别设计方法，减少FIR滤波器阶数，既满足24位高速高性能ADC需求，又能减少数字滤波器硬件资源的开销。
实施例一
图3所示是本发明实施例一提供的一种用于Sigma Delta ADC的数字抽取滤波器的原理图。如图3所示，本发明提供的用于Sigma Delta ADC的数字抽取滤波器包括包括第一FIR数字滤波器110、第一数据抽取模块120、第二FIR数字滤波器130和第二数据抽取模块140。其中，数据输入端与第一FIR数字滤波器110的输入端连接，第一FIR数字滤波器110的输出端与第一数据抽取模块120的输入端连接，第一数据抽取模块120的输出端与第二FIR数字滤波器130的输入端连接，第二FIR数字滤波器130的输出端与第二数据抽取模块140的输入端连接。在本实施例中，级联了两级FIR数字滤波器，每级滤波器的特点不一样：第一级FIR数字滤波器的阻带满足高噪声抑制比，过渡带比较宽，目的是减少FIR滤波器级数；第二级FIR数字滤波器的阻带满足高噪声抑制比，同时过渡带比较窄，目的是当频率大于通带点时（pass band point），立刻表现出较低的噪声抑制能力。
进一步地，在本实施例中，所述第一FIR数字滤波器的Fpass1为N，所述第一FIR数字滤波器的Fstop1为3N，所述第一FIR数字滤波器的Apass1为0.01，所述第一FIR数字滤波器的Astop1为140；所述第二FIR数字滤波器的Fpass2为N*2*0.453，所述第二FIR数字滤波器的Fstop2为N*2*0.546，所述第二FIR数字滤波器的Apass2为0.01，所述第二FIR数字滤波器的Astop2为100。例如，以第一级输入信号频率为9216KHz，通带带宽为72KHz为例，设计第一级FIR数字滤波器的通带结束点为72KHz，阻带起始频率点为72KHz*3=216KHz；这样，在过采样频率9216KHz情况下，第一级FIR数字滤波器的Fpass为72KHz，Fstop为216KHz，设置Apass=0.01，Astop=140，利用MATLAB fdatool，即可得到相应的滤波器系数，具体的幅频响应如图4中（a）所示，第一FIR滤波器的阶数N为349，相比于单级FIR滤波器N为3768少很多；进一步地，经过抽取倍数为32的第一数据抽取模块的抽取，第二级半带FIR数字滤波器的输入信号频率为288KHz，设计第二级FIR滤波器的Fpass为72*2*0.453=65.232KHz，Fstop为72*2*0.546=78.624KHz，Apass=0.01，Astop=100，具体的幅频响应如图4中(b)，第二级半带FIR滤波器阶数N为87阶；级联两级之后的幅频响应，如图4中(c)所示，其中标识为1的区域信号频率从72KHz到216KHz，滤波器幅值从-100dB降到-140dB。由此可见，级联后形成的数字抽取滤波器的幅频响应表现的通带比较平坦，过渡带较窄，使得阻带很快达到一个很高的噪声抑制，这是CIC滤波器所达不到的，同时相位也满足了线性要求；进一步地，本实施例通过级联阶数N为349的第一FIR滤波器和阶数N为87阶的第二级半带FIR滤波器可以实现与阶数N为3768的单级FIR滤波器同样的效果，极大的降低了FIR数字滤波器的阶数N；同时，将第二级半带FIR滤波器Astop设置为100，没有设置140，也是为了进一步降低FIR滤波器阶数N，减少硬件逻辑单元。
进一步地，在本实施例中，所述第一数据抽取模块的抽取倍数为32，所述第二数据抽取模块的抽取倍数为2。具体地，第一数据抽取模块的抽取倍数为32是指第一数据抽取模块每隔32个数据，取1个保存下来；第二数据抽取模块的抽取倍数为2是指第二数据抽取模块每隔2个数据，取1个保存下来。由此，经过第一FIR数字滤波器和第一数据抽取模块后，信号频率降低了32倍，即如上所述的过采样频率为9216KHz时，输入第二FIR数字滤波器的信号频率为288KHz；经过第二FIR数字滤波器和第二数据抽取模块后，信号频率降低了2倍，产生的信号频率为144KHz。
在本实施例中，第一级FIR数字滤波器具有较宽的过渡带，可以进一步减少滤波器阶数，同时滤除频率范围Fdata/32至Fdata的带外噪声；第二级FIR数字滤波器主要实现半带滤波，过渡带比较窄，因为频率范围比较小，滤波器的阶数，不会很大。由此级联形成的数字抽取滤波器能满足阻带高的噪声抑制能力，适合24bit高性能ADC需求，又能减少数字滤波器硬件资源的开销。
实施例二
图5所示是本发明实施例二提供的一种用于Sigma Delta ADC的数字抽取滤波器的原理图。如图5所示，本发明提供的用于Sigma Delta ADC的数字抽取滤波器包括包括第一FIR数字滤波器310、第一数据抽取模块320、第二FIR数字滤波器330、第二数据抽取模块340、第三FIR数字滤波器350、第三数据抽取模块360。其中，数据输入端与第一FIR数字滤波器310的输入端连接，第一FIR数字滤波器310的输出端与第一数据抽取模块320的输入端连接，第一数据抽取模块320的输出端与第二FIR数字滤波器330的输入端连接，第二FIR数字滤波器330的输出端与第二数据抽取模块340的输入端连接，第二数据抽取模块340的输出端与第三FIR数字滤波器350的输入端连接，第三FIR数字滤波器350的输出端与第三数据抽取模块360的输入端连接。与实施例一所示的数字抽取滤波器相比，本实施例额外增加了一级FIR数字滤波器以进一步降低硬件资源消耗同时可以满足其他过采样频率的需求。
进一步地，在本实施例中，所述第一FIR数字滤波器的Fpass1为N，所述第一FIR数字滤波器的Fstop1为6N，所述第一FIR数字滤波器的Apass1为0.01，所述第一FIR数字滤波器的Astop1为140；所述第二FIR数字滤波器的Fpass2为N*4*0.23，所述第二FIR数字滤波器的Fstop2为N*2*0.77，所述第二FIR数字滤波器的Apass2为0.01，所述第二FIR数字滤波器的Astop2为100；所述第三FIR数字滤波器的Fpass3为N*2*0.0.453，所述第三FIR数字滤波器的Fstop3为N*2*0.546，所述第三FIR数字滤波器的Apass3为0.01，所述第三FIR数字滤波器的Astop3为100。例如，以第一级输入信号频率为9216KHz，通带带宽为72KHz为例，设计第一级FIR数字滤波器的通带结束点为72KHz，阻带起始频率点为72KHz*6=432KHz；这样，在过采样频率9216KHz情况下，第一级FIR数字滤波器的Fpass为72KHz，Fstop为432KHz，设置Apass=0.01，Astop=140，利用MATLAB fdatool，即可得到相应的滤波器系数，具体的幅频响应如图6中（a）所示，第一FIR滤波器的阶数N为279；第二级半带FIR数字滤波器的输入信号频率为576KHz，设计第二级FIR滤波器的Fpass为72*4*0.23=66.24 KHz，Fstop为72*4*0.77=221.76KHz，Apass=0.01，Astop=100，具体的幅频响应如图6中(b)，第二级FIR滤波器阶数N为12阶；第三级半带FIR数字滤波器的输入信号频率为288KHz，设计第三级FIR滤波器的Fpass为72*2*0.453=65.232KHz，Fstop为72*2*0.546=78.624KHz，Apass=0.01，Astop=100，具体的幅频响应如图6中(c)，第三级半带FIR滤波器阶数N为87阶；级联两级之后的幅频响应，如图6中(d)所示。由此可见，级联后形成的数字抽取滤波器的幅频响应表现的通带比较平坦，过渡带较窄，使得阻带很快达到一个很高的噪声抑制，这是CIC滤波器所达不到的，同时相位也满足了线性要求；进一步地，本实施例通过级联阶数N为279的第一FIR滤波器、阶数N为12阶的第二级FIR滤波器以及阶数N为87阶的第三级半带FIR滤波器可以实现与阶数N为3768的单级FIR滤波器同样的效果，极大的降低了FIR数字滤波器的阶数N，同时相对于实施例一中的级联阶数N为349的第一FIR滤波器和阶数N为87阶的第二级半带FIR滤波器技术方案，进一步减少了滤波器阶数；同时，将第二级FIR滤波器和第三级半带FIR滤波器的Astop设置为100，没有设置140，也是为了进一步降低FIR滤波器阶数N，减少硬件逻辑单元。
进一步地，在本实施例中，所述第一数据抽取模块的抽取倍数为16，所述第二数据抽取模块的抽取倍数为2，所述第三数据抽取模块的抽取倍数为2。具体地，第一数据抽取模块的抽取倍数为16是指第一数据抽取模块每隔16个数据，取1个保存下来；第二数据抽取模块的抽取倍数为2是指第二数据抽取模块每隔2个数据，取1个保存下来；第三数据抽取模块的抽取倍数为2是指第三数据抽取模块每隔2个数据，取1个保存下来。由此，经过第一FIR数字滤波器和第一数据抽取模块后，信号频率降低了3216倍，即如上所述的过采样频率为9216KHz时，输入第二FIR数字滤波器的信号频率为576KHz；经过第二FIR数字滤波器和第二数据抽取模块后，信号频率降低了2倍，产生的信号频率为288KHz；经过第三FIR数字滤波器和第三数据抽取模块后，信号频率降低了2倍，产生的信号频率为144KHz。
在本实施例中，第一级FIR数字滤波器具有较宽的过渡带，可以进一步减少滤波器阶数，同时滤除频率范围Fdata/16至Fdata的带外噪声；第二级FIR数字滤波器具有较宽的过渡带，可以进一步减少滤波器阶数，同时滤除频率范围Fdata/32至Fdata/16的带外噪声；第三级FIR数字滤波器主要实现半带滤波，过渡带比较窄，因为频率范围比较小，滤波器的阶数，不会很大。由此级联形成的数字抽取滤波器能满足阻带高的噪声抑制能力，适合24bit高性能ADC需求，又能减少数字滤波器硬件资源的开销。
本发明提供的数字抽取滤波器包括多个级联的FIR数字滤波器，在满足阻带噪声抑制的要求下，通过对各级FIR滤波器分别设计，使得第一级FIR滤波器的Fpass到Fstop的频率范围较大，比如从72KHz到216KHz，信号频率变化范围144KHz，第二级半带FIR滤波器的Fpass到Fstop的频率范围较小，比如从65.232KHz到78.624KHz，信号频率变化范围13.392KHz；同时，根据综合的滤波器幅频响应曲线，对Astop进行分别设计，进一步优化FIR滤波器阶数，减少硬件逻辑资源需求。
本发明还提供了一种模数转换器，包括：Σ-Δ调制器和数字抽取滤波器，Σ-Δ调制器将输入的模拟信号调制成具有高于奈奎斯特频率的数字信号，该数字信号的采样频率为过采样频率，过采样倍数为N。数字抽取滤波器对Σ-Δ调制器输出的数字信号进行抽取滤波，将其采样频率降低到奈奎斯特采样频率。该数字抽取滤波器可以实现如上文所述的根据本申请实施例的数字抽取滤波器，在本实施例中不再详细描述。
上文已经描述了本发明的某些具体实施例。注意，在此使用的术语仅为了描述具体实施例而并非旨在于限制公开内容。例如，除非上下文另有明示,在此使用的单数形式“一个/ 一种”和“该”旨在于也包括复数形式。还将理解措词“包括”在使用于本说明书中时指定存在声明的特征、整件、步骤、操作、单元和/或部件而未排除存在或者添加一个或者多个其他特征、整件、步骤、操作、单元、部件和/或其组合。
尽管已经在上文参考附图描述了本发明的若干实施例，但是应该理解，本发明并不限于所公开的具体实施例。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。所附权利要求的范围符合最宽泛的解释，从而包含所有这样的修改及等同结构和功能。

Claims (7)

1.一种用于Sigma Delta ADC的数字抽取滤波器，其特征在于，包括第一FIR数字滤波器、第一数据抽取模块、第二FIR数字滤波器和第二数据抽取模块，数据输入端与所述第一FIR数字滤波器的输入端连接，所述第一FIR数字滤波器的输出端与所述第一数据抽取模块的输入端连接，所述第一数据抽取模块的输出端与所述第二FIR数字滤波器的输入端连接，所述第二FIR数字滤波器的输出端与所述第二数据抽取模块的输入端连接。
2.根据权利要求1所述的用于Sigma Delta ADC的数字抽取滤波器，其特征在于，所述第一FIR数字滤波器的Fpass1为N，所述第一FIR数字滤波器的Fstop1为3N，所述第一FIR数字滤波器的Apass1为0.01，所述第一FIR数字滤波器的Astop1为140；所述第二FIR数字滤波器的Fpass2为N*2*0.453，所述第二FIR数字滤波器的Fstop2为N*2*0.546，所述第二FIR数字滤波器的Apass2为0.01，所述第二FIR数字滤波器的Astop2为100。
3.根据权利要求2所述的用于Sigma Delta ADC的数字抽取滤波器，其特征在于，所述第一数据抽取模块的抽取倍数为32，所述第二数据抽取模块的抽取倍数为2。
4.根据权利要求1所述的用于Sigma Delta ADC的数字抽取滤波器，其特征在于，还包括第三FIR数字滤波器和第三数据抽取模块，所述第二数据抽取模块的输出端与所述第三FIR数字滤波器的输入端连接，所述第三FIR数字滤波器的输出端与所述第三数据抽取模块的输入端连接。
5.根据权利要求4所述的用于Sigma Delta ADC的数字抽取滤波器，其特征在于，所述第一FIR数字滤波器的Fpass1为N，所述第一FIR数字滤波器的Fstop1为6N，所述第一FIR数字滤波器的Apass1为0.01，所述第一FIR数字滤波器的Astop1为140；所述第二FIR数字滤波器的Fpass2为N*4*0.23，所述第二FIR数字滤波器的Fstop2为N*2*0.77，所述第二FIR数字滤波器的Apass2为0.01，所述第二FIR数字滤波器的Astop2为100；所述第三FIR数字滤波器的Fpass3为N*2*0.0.453，所述第三FIR数字滤波器的Fstop3为N*2*0.546，所述第三FIR数字滤波器的Apass3为0.01，所述第三FIR数字滤波器的Astop3为100。
6.根据权利要求5所述的用于Sigma Delta ADC的数字抽取滤波器，其特征在于，所述第一数据抽取模块的抽取倍数为16，所述第二数据抽取模块的抽取倍数为2，所述第三数据抽取模块的抽取倍数为2。
7.一种模数转换器，其特征在于，包括Sigma Delta调制器和如权利要求1-6中任一项所述的数字抽取滤波器。
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Citations (6)

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