CN114497039A - 3d半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种3D半导体器件及其形成方法，应用于半导体技术领域。具体的，在形成方法中，其首先提出了相邻两个MOS器件共用栅极的双栅极结构器件区，且MOS器件的栅极和漏极/源极是垂直连接的（基于鳍结构形成的双栅极结构器件区），从而可以通过在垂直方向上增加MOS器件栅极宽度的方式，增加MOS器件的沟道长度，从而可以在降低MOS器件的短沟道效应的情况下，节省晶片面积。并且，由于本发明提供的3D半导体器件是一种通过以阵列的方式排布多个双栅极结构器件区的3D器件，且每个双栅极结构器件区均为垂直式器件，因此可以有效的增加晶片密集度，进而可以避免器件微缩后所造成的漏电问题，以及实现器件尺寸的微缩和先进制程开发等方面的应用。

Description

3D半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种3D半导体器件及其形成方法。
背景技术
过去几十年来，集成电路中特征的缩放已经成为了持续增长的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上实现增大密度的功能单元。例如，缩小晶体管尺寸允许在芯片上结合增多数量的存储器或逻辑器件，从而制造出具有增大的容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件性能的必要性变得越来越重要。
目前，在集成电路器件的制作中，为了追求器件的高效能与节省每个器件所占芯片的面积，MOS器件的尺寸继续缩小。然而，随着MOS器件的继续缩小，伴随着MOS器件的通道长度越缩越小和隧穿氧化层的厚度越变越薄。然而当MOS器件的尺寸缩小到一定程度时将引发短沟道效应。短沟道效应将会导致MOS器件栅极的控制能力下降，从而引起阈值电压的漂移和漏致势垒降低效应，从而导致MOS器件的静态功耗增加。与此同时，缩小的器件尺寸将导致器件内部的电场升高，增加了热载流子的生成，降低器件的可靠性。
发明内容
本发明的目的在于提供一种3D半导体器件及其形成方法，以在节省MOS器件所占用芯片的面积的同时，增大MOS器件的沟道长度，并最终实现抑制器件的短沟道效应的目的。
第一方面，为解决上述技术问题，本发明提供一种半导体器件的形成方法，至少可以包括如下步骤：
提供一半导体衬底，所述半导体衬底上形成有多个分立的鳍结构以及位于相邻所述鳍结构之间的第一沟槽，且在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层。
对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入，以在每一所述鳍结构的上端形成相应MOS器件所需的漏区、下端形成相应MOS器件所需的源区以及位于所述源区和漏区之间的沟道区。
在所述第一沟槽中填充隔离氧化物层，所述隔离氧化物层的顶面至少与所述鳍结构的顶面齐平。
刻蚀所述隔离氧化物层，以在所述半导体衬底上形成第二沟槽，所述第二沟槽定义出间隔开的相邻两个鳍结构组成的双栅极结构器件区中的每个MOS器件。
再次刻蚀所述隔离氧化物层，以暴露出各所述鳍结构的顶面和部分高度的侧壁。
形成栅极结构层，所述栅极结构层包括依次堆叠设置的栅间隔离层和栅极材料层，所述栅间隔离层覆盖在所述暴露出的各所述鳍结构的顶面和侧壁上，所述栅极材料层覆盖在所述栅间隔离层的表面上，并同时至少填满各所述鳍结构侧壁上形成的所述栅间隔离层之间的空隙。
刻蚀所述栅极材料层，以在所述半导体衬底上形成第三沟槽，所述第三沟槽定义出相应的双栅极结构器件区并使得每个所述双栅极结构器件区中的两个相邻的MOS器件共享同一栅极结构。
进一步的，在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层的步骤，可以包括：
沉积第一氧化层，所述第一氧化层至少填满所述第一沟槽。
回刻蚀所述第一氧化层，以暴露出所述鳍结构的目标高度的侧壁。
沉积第二氧化层，所述第二氧化层覆盖在所述鳍结构的目标高度的侧壁上。
回刻蚀所述第二氧化层，以使剩余的第二氧化层覆盖在各所述鳍结构的两侧的侧壁的中间部分位置处，并将所述剩余的第二氧化层作为沟道保护层。
进一步的，在对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入之后，利用刻蚀工艺去除所述沟道保护层。
进一步的，在对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入时，采用倾斜离子注入的方式对位于所述第一沟槽侧壁暴露的所述鳍结构的侧壁进行源漏离子注入。
进一步的，在刻蚀所述隔离氧化物层，以在所述半导体衬底上形成第二沟槽之后且在再次刻蚀所述隔离氧化物层之前，所述方法还可以包括：
至少在所述第二沟槽的部分侧壁和底面上形成氮化物隔离层，并在形成有所述氮化物隔离层的第二沟槽的底部形成依次堆叠的目标高度的源线层和源区接触窗口层。
回刻蚀所述氮化物隔离层，以使剩余的氮化物隔离层的顶面与所述源线层的顶面齐平。
进一步的，在回刻蚀所述氮化物隔离层之后且在再次刻蚀所述隔离氧化物层之前，再次沉积隔离氧化物层，且沉积的隔离氧化物层至少填满形成有所述源区接触窗口层的第二沟槽。
进一步的，刻蚀所述栅极材料层，以在所述半导体衬底上形成第三沟槽的步骤，可以包括：
在所述栅极材料层的表面上形成图案化的光刻胶层。
以所述图案化的光刻胶层为掩膜，刻蚀所述栅极材料层，并在所述第二沟槽定义出的所述双栅极结构器件区的两侧分别形成第三沟槽，以在所述半导体衬底上形成被第三沟槽隔离开且以阵列方式排布的多个双栅极结构器件区。
进一步的，在形成以阵列方式排布的多个双栅极结构器件区之后，所述形成方法还可以包括：
形成层间介质层，所述层间介质层至少填满所述第三沟槽，且将所述双栅极结构器件区的栅极结构、源区、漏区以及所述沟道区均掩埋在内。
刻蚀所述层间介质层，以形成相应的接触窗口，所述接触窗口的底部暴露出所述漏区和所述栅极结构中的栅极材料层中的至少一个的部分顶面。
形成填充于所述接触窗口中的导电插塞。
进一步的，所述沟道保护层的材料包括二氧化硅或氮化硅。
第二方面，基于如上所述的半导体器件的形成方法，本发明还提供了一种3D半导体器件，具体可以包括：
多个双栅极结构器件区，所述多个双栅极结构器件区以阵列的方式排布，且每个所述双栅极结构器件区包括两个共享同一栅极结构的MOS器件，而每个所述MOS器件包括半导体衬底，所述半导体衬底上形成有鳍结构以及形成在所述鳍结构的上下端的漏区、源区和位于所述源区和漏区之间的沟道区。
与现有技术相比，本发明提供的技术方案至少具有如下有益效果之一：
在本发明提供了的一种3D半导体器件的形成方法中，首先提出了相邻两个MOS器件共用栅极的双栅极结构器件区，且MOS器件的栅极和漏极/源极是垂直连接的（基于鳍结构形成的双栅极结构器件区），从而可以通过在垂直方向上增加MOS器件栅极宽度的方式，增加MOS器件的沟道长度，从而可以在降低MOS器件的短沟道效应的情况下，节省晶片面积。
并且，由于本发明提供的3D半导体器件是一种通过以阵列的方式排布多个双栅极结构器件区的3D器件，且每个双栅极结构器件区均为垂直式器件，因此可以有效的增加晶片密集度，进而可以避免器件微缩后所造成的漏电问题，以及实现器件尺寸的微缩和在先进制程开发等方面的应用。
附图说明
图1为本发明一实施例中的半导体器件的形成方法的流程示意图。
图2a为本发明一实施例中提供的半导体器件的形成方法中形成鳍结构251的结构示意图。
图2b为本发明一实施例中提供的半导体器件的形成方法中在鳍结构251的侧壁的中间部分位置处形成沟道保护层110的最终结构示意图。
图2c为本发明一实施例中提供的半导体器件的形成方法中形成隔离氧化物层120的结构示意图。
图2d为本发明一实施例中提供的半导体器件的形成方法中形成第二沟槽102的结构示意图。
图2e为本发明一实施例中提供的半导体器件的形成方法中形成氮化物隔离层130和源线层140的结构示意图。
图2f为本发明一实施例中提供的半导体器件的形成方法中形成氮化物隔离层130和源线层140的结构示意图。
图2g为本发明一实施例中提供的半导体器件的形成方法中形成源区接触窗口层150的结构示意图。
图2h为本发明一实施例中提供的半导体器件的形成方法中形成栅极结构层160的结构示意图。
图2i为本发明一实施例中提供的半导体器件的形成方法中形成两个相邻的MOS器件的共享栅极结构261和第三沟槽103的结构示意图。
图2j为本发明一实施例中提供的半导体器件的形成方法中形成层间介质层170的结构示意图。
图2k为本发明一实施例中提供的半导体器件的形成方法中形成接触窗口B的结构示意图。
图2l为本发明一实施例中提供的半导体器件的形成方法中形成导电插塞180的结构示意图。
图3a为本发明一实施例中提供的半导体器件的形成方法中形成第一氧化层111和第二氧化层112的结构示意图。
图3b为本发明一实施例中提供的半导体器件的形成方法中形成氮化硅层113和图案化的光刻胶层114的结构示意图。
图3c为本发明一实施例中提供的半导体器件的形成方法中回刻蚀所述氮化硅层113和部分所述第二氧化层112’以形成第二氧化层112’’的结构示意图。
图3d为本发明一实施例中提供的半导体器件的形成方法中形成开口A的结构示意图。
图3e为本发明一实施例中提供的半导体器件的形成方法中从开口A中清洗掉第一氧化层111和氮化硅层的结构示意图。
图3f为本发明一实施例中提供的在鳍结构251的侧壁的中间部分位置处形成的沟道保护层110的最终结构示意图。
图4为本发明一实施例中提供的3D半导体器件的三维立体结构示意图。
图5为本发明一实施例中的提供的双栅极结构器件区M对应的剖面结构示意图。
其中，附图标记如下：
100-半导体衬底； 110-沟道保护层；
251-鳍结构； 101-第一沟槽；
111-第一氧化层； 112/112’/112’’-第二氧化层；
113-氮化硅层； 114-图案化的光刻胶层；
A-开口； 120/120’-隔离氧化物层；
102-第二沟槽； 130/130’-氮化物隔离层；
140-源线层； 150-源区接触窗口层；
M-双栅极结构器件区； N/P-N型离子或P型离子；
160-栅极结构层； 161/161’-栅间隔离层；
162/162’/162’’-栅极材料层； 170-层间介质层；
B-接触窗口； 180-导电插塞；
261-栅极结构； 103-第三沟槽。
具体实施方式
承如背景技术所述，目前，在集成电路器件的制作中，为了追求器件的高效能与节省每个器件所占芯片的面积，MOS器件的尺寸继续缩小。然而，随着MOS器件的继续缩小，伴随着MOS器件的通道长度越缩越小和隧穿氧化层的厚度越变越薄。然而当MOS器件的尺寸缩小到一定程度时将引发短沟道效应。短沟道效应将会导致MOS器件栅极的控制能力下降，从而引起阈值电压的漂移和漏致势垒降低效应，从而导致MOS器件的静态功耗增加。与此同时，缩小的器件尺寸将导致器件内部的电场升高，增加了热载流子的生成，降低器件的可靠性。
为此，本发明提供了一种半导体器件的形成方法，以在节省MOS器件所占用芯片的面积的同时，增大MOS器件的沟道长度，并最终实现抑制器件的短沟道效应的目的。
参考图1，图1为本发明一实施例中提供的一种半导体器件的形成方法的流程示意图，该方法包括如下步骤：
步骤S100，提供一半导体衬底，所述半导体衬底上形成有多个分立的鳍结构以及位于相邻所述鳍结构之间的第一沟槽，且在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层。
步骤S200，对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入，以在每一所述鳍结构的上端形成相应MOS器件所需的漏区、下端形成相应MOS器件所需的源区以及位于所述源区和漏区之间的沟道区。
步骤S300，在所述第一沟槽中填充隔离氧化物层，所述隔离氧化物层的顶面至少与所述鳍结构的顶面齐平。
步骤S400，刻蚀所述隔离氧化物层，以在所述半导体衬底上形成第二沟槽，所述第二沟槽定义出间隔开的相邻两个鳍结构组成的双栅极结构器件区中的每个MOS器件。
步骤S500，再次刻蚀所述隔离氧化物层，以暴露出各所述鳍结构的顶面和部分高度的侧壁。
步骤S600，形成栅极结构，所述栅极结构包括依次堆叠设置的栅间隔离层和栅极材料层，所述栅间隔离层覆盖在所述暴露出的各所述鳍结构的顶面和侧壁上，所述栅极材料层覆盖在所述栅间隔离层的表面上，并同时至少填满各所述鳍结构侧壁上形成的所述栅间隔离层之间的空隙。
步骤S700，刻蚀所述栅极材料层，以在所述半导体衬底上形成第三沟槽，所述第三沟槽定义出相应的双栅极结构器件区并使得每个所述双栅极结构器件区中的两个相邻的MOS器件共享同一栅极结构。
即，在本发明提供的一种3D半导体器件的形成方法中，首先提出了相邻两个MOS器件共用栅极的双栅极结构器件区，且MOS器件的栅极和漏极/源极是垂直连接的（基于鳍结构形成的双栅极结构器件区），从而可以通过在垂直方向上增加MOS器件栅极宽度的方式，增加MOS器件的沟道长度，从而可以在降低MOS器件的短沟道效应的情况下，节省晶片面积。
以下结合附图和具体实施例对本发明提出的3D半导体器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。 在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作 局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2a~图2l和图3a~3f为本发明一实施例中的半导体器件的形成方法在其制备过程中的结构示意图。
在步骤S100中，具体参考图2a所示，提供一半导体衬底100，所述半导体衬底100上形成有多个分立的鳍结构251以及位于相邻所述鳍结构251之间的第一沟槽101，且在各所述鳍结构251的侧壁的中间部分位置处形成有沟道保护层110。其中，所述半导体衬底100用于为后续工艺生成MOS器件或CMOS器件提供操作的平台。所述半导体衬底100的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底100也可以选自硅、锗、砷化镓或锗硅等化合物；所述半导体衬底100还可以是其他半导体材料。示例性的，本发明实施例中，所述半导体衬底100为硅衬底。
在本实施例中，可以利用光刻和/刻蚀工艺在所述半导体衬底100上形成多个沿垂直方向设置的鳍结构251，然后通过沉积并刻蚀第一氧化层111、沉积并刻蚀第二氧化层112等多步沉积、光刻以及刻蚀的步骤形成如图2a所示的沟道保护层110。其中，所述沟道保护层110的作用是用于在后续步骤S200对位于所述第一沟槽侧壁暴露的所述鳍结构251进行源漏离子注入以形成源区、漏区的过程中，避免该步骤中注入的离子同时注入到所述源区以及所述漏区之间的沟道中。示例性的，所述沟道保护层110的材料可以为二氧化硅或氮化硅中的一种，所述第一氧化层111和第二氧化层112可以为二氧化硅。
需要说明的是，在本实施例提供的附图2a中，为了体现本发明提供的3D半导体器件是由多个双栅极结构器件区组成，而每个双栅极结构器件区由两个独立的MOS管组合，因此，在附图2a中将相邻两个双栅极结构器件区之间的第一沟槽101的宽度设置的比相邻两个MOS管之间的第一沟槽101的宽度宽，但在实际应用中所有的第一沟槽101的宽度均为一致。
可选的，具体参考图3a~图3f所示，在本发明实施例中提供了一种在所述鳍结构251的侧壁的中间部分位置处形成所述沟道保护层110的具体方式，可以包括如下步骤：
步骤S101，沉积第一氧化层，所述第一氧化层至少填满所述第一沟槽101。
步骤S102，参考图3a所示，回刻蚀所述第一氧化层，以暴露出所述鳍结构251的目标高度的侧壁，形成如图3a所示的回刻蚀后的第一氧化层111。
步骤S103，继续参考图3a所示，沉积第二氧化层112，所述第二氧化层112覆盖在所述鳍结构251的目标高度的侧壁上。
步骤S104，参考图3b~图3f所示，回刻蚀所述第二氧化层112，以使剩余的第二氧化层112’’覆盖在各所述鳍结构251的两侧的侧壁的中间部分位置处，并将所述剩余的第二氧化层112’’作为沟道保护层110。
在本实施例中，可以先在所述半导体衬底100的表面上，即所述第一沟槽101中填充第一氧化层，所述第一氧化层的顶面可以高于所述鳍结构251的顶面，然后回刻蚀所述第一氧化层，从而得到所述刻蚀后的第一氧化层111，之后，再在所述刻蚀后的第一氧化层111顶面上暴露出的所述鳍结构251的顶面、侧壁以及所述第一氧化层111的顶面上形成所述第二氧化层112，如图3a所示，之后，在对该第二氧化层112进行选择性刻蚀，仅保留所述鳍结构251两侧侧壁上的第二氧化层112’，如图3b所示，之后沉积氮化硅层113和图案化的光刻胶层114，以使所述鳍结构251以及所述第二氧化层112’掩埋在所述氮化硅层113中，并以所述图案化的光刻胶层114为掩膜，回刻蚀所述氮化硅层113和部分所述第二氧化层112’，以去除部分所述第二氧化层112’，如图3c所示，从而使剩余的第二氧化层112’’仅覆盖在各所述鳍结构251的两侧的侧壁的中间部分位置处，即，形成所述沟道保护层110。
之后，去除所述图案化的光刻胶层114，并在所述半导体衬底100上填充氮化硅，以使所述鳍结构251和位于其侧壁上的沟道保护层110全部掩埋在填充后的所述氮化硅层中（未图示）；回刻蚀所述填充后的氮化硅层，并形成暴露出第一氧化层111的多个开口A，如图3d所示，从所述开口A中清洗掉所述第一氧化层111，在进一步清洗掉刚才填充的氮化硅层，如图3e所示，从而得到侧壁的部分位置上仅覆盖有所述沟道保护层111的多个鳍结构251，如图3f或2a所示。
需要说明的是，在步骤S100形成所述鳍结构251之后且在形成所述沟道保护层110之前，可以先对所述鳍结构251两侧的侧壁进行N型或P型离子注入，以根据实际待形成的MOS管的类型在所述鳍结构上形成相应的N型阱或P型阱。
在步骤S200中，参考图2b所示，对位于所述第一沟槽101侧壁暴露的所述鳍结构251进行源漏离子注入，以在每一所述鳍结构251的上端形成相应MOS器件所需的漏区D、下端形成相应MOS器件所需的源区S以及位于所述源区S和漏区D之间的沟道区。
在本实施例中，需要对每一所述鳍结构251进行源漏离子注入，而由于附图尺寸的限制，本发明提供的附图2b只是示例性的在部分鳍结构251的侧壁进行源漏离子注入。并且，在对源漏离子注入的过程中，由于源区S和漏区D之间的沟道区有所述沟道保护层110的保护，因此，避免了掺杂离子对沟道区离子的浓度的影响，进而避免了掺杂离子对MOS管的阈值电压等特性的影响。之后在利用刻蚀工艺去除所述沟道保护层110。
其中，源漏离子注入的离子可以为N型或P型离子，而所述N型离子可以包括磷、砷和锑中的至少一种，所述P型离子可以包括硼、氟化硼、铟和镓中的至少一种。
需要说明的是，在本发明实施例中在对位于所述第一沟槽101侧壁暴露的所述鳍结构251进行源漏离子注入时，可以采用倾斜离子注入的方式对位于所述第一沟槽101侧壁暴露的所述鳍结构251的侧壁进行源漏离子注入。而在该注入过程中离子的倾斜角度需要根据所述第一沟槽101的宽度，以及注入离子的浓度进行适应性的调整。
在步骤S300中，具体参考图2c所示，在所述第一沟槽101中填充隔离氧化物层120，所述隔离氧化物层120的顶面至少与所述鳍结构251的顶面齐平。
其中，所述隔离氧化物层120可以为二氧化硅、氮化硅等绝缘材料层，以用于作为相邻两个鳍结构组成的双栅极结构器件区之间（MOS管与MOS管）以及多个双栅极结构器件区（M与M）之间的隔离介质层。
在步骤S400中，具体参考图2d所示，刻蚀所述隔离氧化物层120，以在所述半导体衬底100上形成第二沟槽102，所述第二沟槽102定义出间隔开的相邻两个鳍结构251组成的双栅极结构器件区M中的每个MOS器件。
在本实施例中，一个鳍结构251用于形成一个MOS管，而被所述第二沟槽102分割开的两个相邻的所述鳍结构251则用于形成一个双栅极结构器件区M，而此处所指的双栅极结构器件是指两个共用栅极结构，而其源区S、漏区D以及沟道区均独立的两个MOS管，并且，所述共用栅极结构与所述每个MOS管的源区S、漏区D以及沟道区均垂直连接。
在步骤S500中，具体参考图2e~图2g所示，再次刻蚀所述隔离氧化物层，以暴露出各所述鳍结构251的顶面和部分高度的侧壁。
在本实施例中，在步骤S400刻蚀所述隔离氧化物层120，以在所述半导体衬底100上形成第二沟槽102之后，还可以至少在所述第二沟槽102的部分侧壁和底面上形成氮化物隔离层130，并在形成有所述氮化物隔离层130的第二沟槽102的底部形成依次堆叠的目标高度的源线层140，如图2e所示；之后再回刻蚀所述氮化物隔离层130，以使剩余的氮化物隔离层130’的顶面与所述源线层140的顶面齐平，并在所述源线层140和刻蚀后的所述氮化物隔离层130的顶面上形成源区接触窗口层150，如图2f所示。
其中，所述源线层140用于作为所述双栅极结构器件区M的两个相邻MOS管的源线，所述源区接触窗口层150用于将所述源线层140引出与其他电学部件连接。所述源线层140的材料可以为金属，所述源区接触窗口层150的材料可以为多晶硅等导电材料。
进一步的，在所述步骤S500回刻蚀所述氮化物隔离层130之后且在如下步骤S600再次刻蚀所述隔离氧化物层之前，需要先再次沉积隔离氧化物层，且沉积的隔离氧化物层至少填满形成有所述源区接触窗口层150的第二沟槽102。
在本实施例中，在进行如下步骤S600之前，可以先在形成有所述源区接触窗口层150的第二沟槽102中进行隔离氧化物填充，从而使所述鳍结构251、所述源线层140以及所述源区接触窗口层150掩埋在其内，从而便于后续刻蚀工艺的形成。
更进一步的，在形成有所述源区接触窗口层150的第二沟槽102进行隔离氧化物填充之后，可以对该填充后的半导体衬底100进行回刻蚀，以暴露出各所述鳍结构251的顶面和部分高度的侧壁，如图2g所示。其中，所述120’是填充了隔离氧化物填充且对其进行回刻蚀后剩余的隔离氧化物，显然，所述剩余的隔离氧化物120’的顶面要高于所述源区接触窗口层150的顶面，从而实现隔离所述源区接触窗口层150和所述沟道区的作用。
在步骤S600中，具体参考图2h所示，形成栅极结构层160，所述栅极结构层160包括依次堆叠设置的栅间隔离层161和栅极材料层162，所述栅间隔离层161覆盖在所述暴露出的各所述鳍结构251的顶面和侧壁上，所述栅极材料层162覆盖在所述栅间隔离层161的表面上，并同时至少填满各所述鳍结构251侧壁上形成的所述栅间隔离层161之间的空隙。
其中，所述栅间隔离层161的材料可以为二氧化硅、氮化硅等绝缘材料。而所述栅极材料层162的材料可以为多晶硅或金属栅等材料。
在步骤S700中，具体参考图2i所示，刻蚀所述栅极材料层162，以在所述半导体衬底100上形成第三沟槽103，所述第三沟槽103定义出相应的双栅极结构器件区M并使得每个所述双栅极结构器件区M中的两个相邻的MOS器件共享同一栅极结构261。
示例性，在本发明提供了一种刻蚀所述栅极材料层162，以在所述半导体衬底100上形成第三沟槽103的同时，形成刻蚀后的栅极材料层162’的具体方式包括步骤：
在所述栅极材料层162的表面上形成图案化的光刻胶层（未图示）。
以所述图案化的光刻胶层为掩膜，刻蚀所述栅极材料层162，得到刻蚀后的栅极材料层162’，并在所述第二沟槽102定义出的所述双栅极结构器件区M的两侧分别形成第三沟槽103，以在所述半导体衬底100上形成被第三沟槽103隔离开且以阵列方式排布的多个双栅极结构器件区M，如图4所示。而图5为每个所述双栅极结构器件区M的剖面结构示意图。
此外，在利用本发明提供的3D半导体器件的形成方法形成以阵列方式排布的多个双栅极结构器件区M之后，所述形成方法还可以包括：
步骤S800，具体参考图2j所示，形成层间介质层170，所述层间介质层170至少填满所述第三沟槽103，且将所述双栅极结构器件区M的栅极结构261、源区S、漏区D以及所述沟道区均掩埋在内。
步骤S900，具体参考图2k所示，刻蚀所述层间介质层170，以形成相应的接触窗口B，所述接触窗口B的底部暴露出所述漏区D和所述栅极结构261中的栅极材料层162’’中的至少一个的部分顶面。
步骤S1000，继续参考图2k所示，并结合图2l，形成填充于所述接触窗口B中的导电插塞180。
在本实施例中，在上述步骤S900形成所述接触窗口B之前，需要先对如图2j所示的栅极结构261中的所述栅间隔离层161和栅极材料层162’分别进行刻蚀，以暴露出位于各所述鳍结构251顶端的漏区D，得到如图2k所示的栅极结构261，即，形成与如图4和图5所对应的在每个双栅极结构器件区M的所示结构。之后，再在步骤S900形成的所述接触窗口B中填充导电材料，以形成如图2l所示的导电插塞180。
此外，基于如上所述的半导体器件的形成方法，本实施例中还提供了一种3D半导体器件，包括：
多个双栅极结构器件区M，所述多个双栅极结构器件区M以阵列的方式排布，且每个所述双栅极结构器件区M包括两个共享同一栅极结构的MOS器件，而每个所述MOS器件包括半导体衬底100，所述半导体衬底上100形成有鳍结构251以及形成在所述鳍结构251上端的漏区D、该鳍结构251下端的源区S和位于所述源区和漏区之间的沟道区。
示例性的，为了便于理解，本发明实施例形成的半导体器件的三维立体结构可以包括行阵列和列阵列，如图4所示。其中，
行阵列，包括多个相互独立的行单元，每一行单元包括形成在半导体衬底上的多个双栅极结构器件区M，所述双栅极结构器件区M包括所述栅极结构Gate和有包含源极S和漏极D的三维立体结构。
列阵列，包括多个相互独立的列单元，每一列单元包括形成在半导体衬底上的多个双栅极结构器件区M，所述双栅极结构器件区M包括所述栅极结构Gate和有包含源极S和漏极D的三维立体结构。
综上所述，在本发明提供的一种3D半导体器件的形成方法中，首先提出了相邻两个MOS器件共用栅极的双栅极结构器件区，且MOS器件的栅极和漏极/源极是垂直连接的（基于鳍结构形成的双栅极结构器件区），从而可以通过在垂直方向上增加MOS器件栅极宽度的方式，增加MOS器件的沟道长度，从而可以在降低MOS器件的短沟道效应的情况下，节省晶片面积。
并且，由于本发明提供的3D半导体器件是一种通过以阵列的方式排布多个双栅极结构器件区的3D器件，且每个双栅极结构器件区均为垂直式器件，因此可以有效的增加晶片密集度，进而可以避免器件微缩后所造成的漏电问题，以及实现器件尺寸的微缩和先进制程开发等方面的应用。
此外，本发明实施例还提供了一种电子设备，包括处理器、通信接口、存储器和通信总线，其中，处理器，通信接口，存储器通过通信总线完成相互间的通信，
存储器，用于存放计算机程序。
处理器，用于执行存储器上所存放的程序时，实现本发明实施例提供的一种半导体器件的形成方法。
另外，处理器执行存储器上所存放的程序而实现的半导体器件的形成方法的其他实现方式，与前述方法实施例部分所提及的实现方式相同，这里也不再赘述。
上述控制终端提到的通信总线可以是外设部件互连标准（Peripheral ComponentInterconnect，PCI）总线或扩展工业标准结构（Extended Industry StandardArchitecture，EISA）总线等。该通信总线可以分为地址总线、数据总线、控制总线等。为便于表示，图中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
通信接口用于上述电子设备与其他设备之间的通信。
存储器可以包括随机存取存储器（Random Access Memory，RAM），也可以包括非易失性存储器（Non-Volatile Memory，NVM），例如至少一个磁盘存储器。可选的，存储器还可以是至少一个位于远离前述处理器的存储装置。
上述的处理器可以是通用处理器，包括中央处理器（Central Processing Unit，CPU）、网络处理器（Network Processor，NP）等；还可以是数字信号处理器（Digital SignalProcessing，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）、现场可编程门阵列（Field-Programmable Gate Array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
在本发明提供的又一实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述实施例中任一所述的半导体器件的形成方法。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线（DSL））或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质（例如固态硬盘Solid State Disk (SSD)）等。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置、电子设备以及计算机可读存储介质实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底上形成有多个分立的鳍结构以及位于相邻所述鳍结构之间的第一沟槽，且在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层；
对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入，以在每一所述鳍结构的上端形成相应MOS器件所需的漏区、下端形成相应MOS器件所需的源区以及位于所述源区和漏区之间的沟道区；
在所述第一沟槽中填充隔离氧化物层，所述隔离氧化物层的顶面至少与所述鳍结构的顶面齐平；
刻蚀所述隔离氧化物层，以在所述半导体衬底上形成第二沟槽，所述第二沟槽定义出间隔开的相邻两个鳍结构组成的双栅极结构器件区中的每个MOS器件；
再次刻蚀所述隔离氧化物层，以暴露出各所述鳍结构的顶面和部分高度的侧壁；
形成栅极结构层，所述栅极结构层包括依次堆叠设置的栅间隔离层和栅极材料层，所述栅间隔离层覆盖在所述暴露出的各所述鳍结构的顶面和侧壁上，所述栅极材料层覆盖在所述栅间隔离层的表面上，并同时至少填满各所述鳍结构侧壁上形成的所述栅间隔离层之间的空隙；
刻蚀所述栅极材料层，以在所述半导体衬底上形成第三沟槽，所述第三沟槽定义出相应的双栅极结构器件区并使得每个所述双栅极结构器件区中的两个相邻的MOS器件共享同一栅极结构。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在各所述鳍结构的侧壁的中间部分位置处形成有沟道保护层的步骤，包括：
沉积第一氧化层，所述第一氧化层至少填满所述第一沟槽；
回刻蚀所述第一氧化层，以暴露出所述鳍结构的目标高度的侧壁；
沉积第二氧化层，所述第二氧化层覆盖在所述鳍结构的目标高度的侧壁上；
回刻蚀所述第二氧化层，以使剩余的第二氧化层覆盖在各所述鳍结构的两侧的侧壁的中间部分位置处，并将所述剩余的第二氧化层作为沟道保护层。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，在对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入之后，利用刻蚀工艺去除所述沟道保护层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，在对位于所述第一沟槽侧壁暴露的所述鳍结构进行源漏离子注入时，采用倾斜离子注入的方式对位于所述第一沟槽侧壁暴露的所述鳍结构的侧壁进行源漏离子注入。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀所述隔离氧化物层，以在所述半导体衬底上形成第二沟槽之后且在再次刻蚀所述隔离氧化物层之前，所述方法还包括：
至少在所述第二沟槽的部分侧壁和底面上形成氮化物隔离层，并在形成有所述氮化物隔离层的第二沟槽的底部形成依次堆叠的目标高度的源线层和源区接触窗口层；
回刻蚀所述氮化物隔离层，以使剩余的氮化物隔离层的顶面与所述源线层的顶面齐平。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，在回刻蚀所述氮化物隔离层之后且在再次刻蚀所述隔离氧化物层之前，再次沉积隔离氧化物层，且沉积的隔离氧化物层至少填满形成有所述源区接触窗口层的第二沟槽。
7.如权利要求5所述的半导体器件的形成方法，其特征在于，刻蚀所述栅极材料层，以在所述半导体衬底上形成第三沟槽的步骤，包括：
在所述栅极材料层的表面上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，刻蚀所述栅极材料层，并在所述第二沟槽定义出的所述双栅极结构器件区的两侧分别形成第三沟槽，以在所述半导体衬底上形成被第三沟槽隔离开且以阵列方式排布的多个双栅极结构器件区。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，在形成以阵列方式排布的多个双栅极结构器件区之后，所述形成方法还包括：
形成层间介质层，所述层间介质层至少填满所述第三沟槽，且将所述双栅极结构器件区的栅极结构、源区、漏区以及所述沟道区均掩埋在内；
刻蚀所述层间介质层，以形成相应的接触窗口，所述接触窗口的底部暴露出所述漏区和所述栅极结构中的栅极材料层中的至少一个的部分顶面；
形成填充于所述接触窗口中的导电插塞。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述沟道保护层的材料包括二氧化硅或氮化硅。
10.一种3D半导体器件，其特征在于，包括：
多个双栅极结构器件区，所述多个双栅极结构器件区以阵列的方式排布，且每个所述双栅极结构器件区包括两个共享同一栅极结构的MOS器件，而每个所述MOS器件包括半导体衬底，所述半导体衬底上形成有鳍结构以及形成在所述鳍结构的上下端的漏区、源区和位于所述源区和漏区之间的沟道区。
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