CN114496037A - 非易失性存储器设备、存储设备以及存储设备的操作方法 - Google Patents

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Abstract

公开了非易失性存储器设备、包括非易失性存储器设备的存储设备以及存储设备的操作方法。该存储设备包括非易失性存储器设备和存储器控制器，该非易失性存储器设备包括与多条第一字线连接的第一存储器块，该存储器控制器通过多条数据线与该非易失性存储器设备连接。存储器控制器在第一命令输入时段期间通过多条数据线向非易失性存储器设备发送第一命令，在地址输入时段期间通过多条数据线向非易失性存储器设备发送参数，在第二命令输入时段期间通过多条数据线向非易失性存储器设备发送第二命令。非易失性存储器设备响应于第一命令和第二命令，在第一时间期间基于该参数向与第一存储器块连接的所有的多条第一字线施加导通电压。

Description

非易失性存储器设备、存储设备以及存储设备的操作方法
相关申请的交叉引用
本申请要求于2020年10月28日在韩国知识产权局提交的第10-2020-0141067号韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本文描述的本公开的实施例涉及半导体存储器，并且更具体地，涉及非易失性存储器设备、包括非易失性存储器设备的存储设备以及存储设备的操作方法。
背景技术
半导体存储器被分类为易失性存储器设备(诸如静态随机存取存储器(staticrandom access memory，SRAM)、动态RAM(dynamic RAM，DRAM)、和同步DRAM(synchronousDRAM，SDRAM))和非易失性存储器设备(诸如只读存储器(read only memory，ROM)、可编程ROM(programmable ROM，PROM)、电可编程ROM(electrically programmable ROM，EPROM)、电可擦除可编程ROM(electrically erasable and programmable ROM，EEPROM)、闪存设备、相变RAM(phase-change RAM，PRAM)、磁RAM(magnetic RAM，MRAM)、电阻RAM(resistiveRAM，RRAM)以及铁电RAM(ferroelectric RAM，FRAM))，易失性存储器设备在电源电压被关闭时丢失存储在其中的数据，非易失性存储器设备即使在电源电压被关闭时也保留存储在其中的数据。
随着半导体制造技术的发展，存储设备的集成度和容量不断增加。存储设备的高度集成使得降低制造存储设备所需的成本成为可能。然而，如果存储设备由于其高度集成而按比例缩小，则会出现各种新问题。由于这种问题导致存储在存储设备中的数据损坏，存储设备的可靠性可能降低。
发明内容
本公开的实施例提供了一种具有改进性能的非易失性存储器设备、包括该非易失性存储器设备的存储设备以及该存储设备的操作方法。
根据实施例，存储设备包括非易失性存储器设备和存储器控制器，该非易失性存储器设备包括与多条第一字线连接的第一存储器块，该存储器控制器通过所述多条数据线与非易失性存储器设备连接。存储器控制器在第一命令输入时段期间通过所述多条数据线向非易失性存储器设备发送第一命令，在地址输入时段期间通过所述多条数据线向非易失性存储器设备发送参数，并且在第二命令输入时段期间通过所述多条数据线向非易失性存储器设备发送第二命令。非易失性存储器设备响应于第一命令和第二命令，在第一时间期间基于该参数向与第一存储器块连接的所有的所述多条第一字线施加导通电压。
根据实施例，非易失性存储器设备包括：存储器单元阵列，包括多个存储器块；控制逻辑电路，从外部设备接收命令；以及地址解码器，通过多条字线与该存储器单元阵列连接，并且在接收命令的该控制逻辑电路的控制下，向与所述多个存储器块连接的多条字线施加导通电压。
根据实施例，包括包含多个存储器块的非易失性存储器设备和存储器控制器的存储设备的操作方法包括：由存储器控制器在第一命令输入时段期间通过多条数据线向该非易失性存储器设备发送第一命令，由存储器控制器在第一命令输入时段之后的地址输入时段期间通过所述多条数据线向该非易失性存储器设备发送参数，由存储器控制器在地址输入时段之后的第二命令输入时段期间通过所述多条数据线向该非易失性存储器设备发送第二命令，由存储器控制器在第二命令输入时段之后的第一时间期间通过就绪/忙碌线接收忙碌状态的就绪/忙碌信号，以及由非易失性存储器设备响应于第一命令和第二命令向与所述多个存储器块连接的所有字线施加导通电压。
根据实施例，存储设备包括非易失性存储器设备和存储器控制器，非易失性存储器设备包括多个存储器块，存储器控制器通过多条数据线向非易失性存储器设备发送第一命令、参数和第二命令。非易失性存储器设备响应于第一命令和第二命令，基于该参数向与所述多个存储器块连接的所有字线施加导通电压。
附图说明
通过参考附图详细描述本公开的实施例，本公开的上述和其他目的和特征将变得明显。
图1是示出根据本公开的实施例的存储设备的框图。
图2是示出图1的存储器控制器的框图。
图3是示出图1的非易失性存储器设备的框图。
图4是示出图3的存储器单元阵列中包括的多个存储器块中的一个存储器块BLK的电路图。
图5是示出图4的存储器块的部分结构的立体图。
图6是示出存储器单元的原始编程阈值电压分布和随时间变化的阈值电压分布的分布图。
图7和图8是示出向图4的单元串施加电压的示例的时序图。
图9是示出固化(cure)操作和读取操作之间的差异的图。
图10是示出图1的非易失性存储器设备的操作的流程图。
图11是示出非易失性存储器设备的操作的时序图。
图12是示出存储器控制器的操作的时序图。
图13是示出固化信息的图。
图14A和14B是用于描述关于图13的平面(plane)的信息的图。
图15A和15B是用于描述关于图13的起始块地址的信息和关于图13的块的数量的信息的图。
图16是示出图1的存储器控制器的操作的流程图。
图17是示出图1的存储器控制器的操作的流程图。
图18是示出应用了根据本公开的实施例的存储系统的固态驱动器系统的框图。
图19是示出根据本公开的实施例的非易失性存储器设备的视图。
具体实施方式
下面，本公开的实施例可以被详细和清楚地描述到本领域技术人员容易实现本公开的程度。
图1是示出根据本公开的实施例的存储设备的框图。参考图1，存储设备100可以包括存储器控制器110和非易失性存储器(NVM)设备120。在实施例中，存储设备100可以是在计算设备中使用的高容量存储介质，诸如固态驱动器(solid state drive，SSD)或存储卡。
存储器控制器110可以被配置为响应于外部设备(例如，主机、中央处理器(central processing unit，CPU)或应用处理器(application processor，AP))的请求或在外部设备的控制下控制非易失性存储器设备120。例如，为了控制非易失性存储器设备120，存储器控制器110可以通过控制信号线CTRL、数据线DQ或数据选通信号DQS与非易失性存储器设备120交换各种信号。
在实施例中，诸如命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号RE/和写入使能信号WE/的各种信号可以通过控制信号线CTRL提供给非易失性存储器设备120。
诸如固化(cure)(或稳定化(stabilization))命令CMD_CURE、固化(或稳定化)信息CINFO、读取命令CMD_RD、地址ADDR和数据DT的各种信息可以通过数据线DQ在存储器控制器110和非易失性存储器设备120之间交换。在实施例中，基于通过控制信号线CTRL和数据选通信号DQS提供的各种信号，存储器控制器110和非易失性存储器设备120可以区分和识别通过数据线DQ提供的命令CMD、地址ADDR和数据DT。
在实施例中，存储器控制器110可以指引(direct)非易失性存储器设备120执行根据本公开的实施例的固化(或稳定化)操作。也就是说，存储器控制器110可以向非易失性存储器设备120发送固化命令CMD_CURE和固化信息CINFO。例如，固化(或稳定化)操作可以指示固化(或稳定化)电压被施加到非易失性存储器设备120中的存储器单元阵列的多条字线的操作。
响应于来自存储器控制器110的各种信号，非易失性存储器设备120可以存储从存储器控制器110接收到的数据DT，或者可以将存储的数据DT发送到存储器控制器110。在实施例中，在非易失性存储器设备120在存储器控制器110的控制下执行编程操作或读取操作的情况下，非易失性存储器设备120可以向存储器控制器110提供就绪/忙碌(ready/busy)信号R/B，并且存储器控制器110可以响应于就绪/忙碌信号R/B来识别非易失性存储器设备120正在操作。在实施例中，在就绪/忙碌信号R/B指示忙碌状态的情况下，存储器控制器110可以不与非易失性存储器设备120交换信息(例如，命令、地址或数据)。
在实施例中，非易失性存储器设备120可以包括NAND闪存。然而，本公开不限于此。例如，非易失性存储器设备120可以包括诸如只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存设备、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)的各种存储器设备中的至少一种。
在实施例中，非易失性存储器设备120可以包括固化电路121。固化电路121可以响应于从存储器控制器110接收到的固化命令CMD_CURE来执行固化操作。也就是说，固化电路121可以控制地址解码器，使得固化电压被施加到存储器单元阵列的多条字线。
传统的非易失性存储器设备可以执行伪读取(dummy read)操作，以防止阈值电压随时间降低。特别地，为了向所有字线施加电压，传统的非易失性存储器设备需要重复执行与存储器块数量一样多的伪读取操作。相比之下，根据本公开的非易失性存储器设备120可以响应于固化命令CMD_CURE向所有字线施加固化电压，而无需多个伪读取操作。因此，提供了具有改进性能的非易失性存储器设备120。将参考以下附图描述根据本公开的非易失性存储器设备120的固化操作。
图2是示出图1的存储器控制器的框图。参考图1和图2，存储器控制器110可以包括处理器111、SRAM 112、ROM 113、主机接口电路114和闪存接口电路115。
处理器111可以控制存储器控制器110的整体操作。SRAM 112可以用作存储器控制器110的高速缓存存储器、工作存储器或缓冲存储器。ROM 113可以以固件的形式存储存储器控制器110操作所需的各种信息。
在实施例中，控制非易失性存储器设备120所需的各种信息(例如，闪存转换层和映射表)可以存储在SRAM 112或单独的缓冲存储器中，并且可以由处理器111管理或驱动。
存储器控制器110可以通过主机接口电路114与外部设备(例如，主机)进行通信。在实施例中，主机接口电路114可以基于各种接口(诸如双数据速率(double data rate，DDR)接口、低功率DDR(low-power DDR，LPDDR)接口、通用串行总线(universal serialbus，USB)接口、多媒体卡(multimedia card，MMC)接口、外围组件互连(peripheralcomponent interconnection，PCI)接口、PCI快速(PCI-express，PCI-e)接口、高级技术附件(advanced technology attachment，ATA)接口、串行ATA(serial-ATA，SATA)接口、并行ATA(parallel-ATA，PATA)接口、小型计算机小型接口(small computer small interface，SCSI)接口、增强型小型磁盘接口(enhanced small disk interface，ESDI)、集成驱动电子(integrated drive electronics，IDE)接口、移动工业处理器接口(mobile industryprocessor interface，MIPI)、非易失性存储器快速(nonvolatile memory-express，NVM-e)接口和通用闪存(universal flash storage，UFS)接口)中的至少一个。
存储器控制器110可以通过闪存接口电路115与非易失性存储器设备120进行通信。在实施例中，存储器控制器110可以基于闪存接口电路115向非易失性存储器设备120提供各种信号(例如，CLE、ALE、RE/、WE/、CMD、ADDR和DT)。在实施例中，闪存接口电路115可以包括NAND接口，诸如切换式NAND接口(toggle NAND interface)或开放式NAND闪存接口(open NAND flash interface，ONFI)。
图2所示的存储器控制器110是示例，并且本公开不限于此。存储器控制器110还可以包括诸如纠错码(error correction code，ECC)引擎、随机化器(randomizer)和缓冲器管理电路的各种组件。
图3是示出图1的非易失性存储器设备的框图。参考图1和图3，非易失性存储器设备120可以包括存储器单元阵列122、地址解码器123、页面缓冲器电路124、输入/输出电路125和控制逻辑电路126。
在实施例中，为了附图的简洁和描述的方便，命令CMD、地址ADDR和数据DT被分别示出，但是本公开不限于此。例如，命令CMD(例如，读取命令CMD_RD或固化命令CMD_CURE)、地址ADDR、数据DT、固化信息CINFO可以通过数据线DQ从存储器控制器110接收，并且可以基于控制信号CTRL(例如，CLE、ALE、RE/、WE/)来彼此区分。
存储器单元阵列122可以包括多个存储器块。多个存储器块中的每个存储器块可以包括多个单元串，所述多个单元串可以与位线BL连接，并且所述多个单元串中的每个单元串可以包括串联连接的多个单元晶体管。多个单元晶体管可以与字线WL、串选择线SSL和接地选择线GSL连接。
地址解码器123可以通过串选择线SSL、字线WL和接地选择线GSL与存储器单元阵列122连接。地址解码器123可以从存储器控制器110接收地址ADDR。地址解码器123可以解码地址ADDR，并且可以基于解码结果控制串选择线SSL、字线WL和接地选择线GSL的电压。
在实施例中，根据本公开的实施例的地址解码器123可以在控制逻辑电路126的控制下在给定时间期间向所有字线WL施加固化电压。固化电压的电平可以预先确定。例如，固化电压的电平可以与在读取操作中施加到未被选择的字线的读取通过电压(read passvoltage)的电平相同。
页面缓冲器电路124通过位线BL与存储器单元阵列122连接。页面缓冲器电路124可以被配置为临时存储要存储在存储器单元阵列122中的数据或者要从存储器单元阵列122读取的数据。
输入/输出电路125可以通过数据线DL将从存储器控制器110接收到的数据提供给页面缓冲器电路124。输入/输出电路125可以通过数据线DL将从页面缓冲器电路124接收到的数据提供给存储器控制器110。
控制逻辑电路126可以从存储器控制器110接收命令CMD，并且可以控制非易失性存储器设备120的组件，使得执行对应于接收到的命令CMD的操作。控制逻辑电路126可以生成非易失性存储器设备120操作所需的各种电压。例如，控制逻辑电路126可以生成诸如多个读取电压、读取通过电压和固化电压的各种电压。电压可以由控制逻辑电路126生成，并且可以通过地址解码器123提供给相关的字线，或者提供给形成非易失性存储器设备120的基板。
在实施例中，控制逻辑电路126可以包括固化电路121。固化电路121可以接收固化命令CMD_CURE和固化信息CINFO。在从存储器控制器110接收到的命令CMD是固化命令CMD_CURE的情况下，固化电路121可以基于固化信息CINFO控制地址解码器123。例如，固化电压可以由固化电路121生成，并且可以通过地址解码器123提供给多条字线。
图4是示出包括在图3的存储器单元阵列中的多个存储器块中的一个存储器块BLK的电路图。将参考图4描述一个存储器块BLK，但是本公开不限于此。包括在存储器单元阵列122中的多个存储器块可以具有与图4所示的存储器块BLK的结构相同或相似的结构。
多个单元串可以以行和列排列在基板SUB上。多个单元串可以公共地与形成在基板SUB上(或基板SUB中)的公共源极线CSL连接。在图4中，为了更好地理解存储器块BLK的结构，通过示例示出了基板SUB的位置。
在图4中示出了其中公共源极线CSL与单元串CS的下端(或下部)连接的示例。然而，如果公共源极线CSL与单元串CS的下端电连接就足够了，并且本公开不限于公共源极线CSL物理上位于单元串CS的下端的情况。在图4中示出了其中单元串CS以4×4矩阵排列的示例。然而，存储器块BLK中的单元串CS的数量可以增加或减少。
每行的单元串可以公共地与接地选择线GSL(例如，GSL1～GSL4)连接，并且可以与第一串选择线SSL1至第四串选择线SSL4中的对应的串选择线连接。每列的单元串可以与第一位线BL1至第四位线BL4中的对应的位线连接。为了防止图变得复杂，与第二串选择线SSL2和第三串选择线SSL3连接的单元串CS被描绘为模糊的。
每个单元串CS可以包括与接地选择线GSL连接的至少一个接地选择晶体管GST、分别与多条字线WL1至WL8连接的多个存储器单元MC1至MC8、以及分别与串选择线SSL(例如，SSL1、SSL2、SSL3或SSL4)连接的串选择晶体管SST。
在每个单元串CS中，接地选择晶体管GST、存储器单元MC1至MC8和串选择晶体管SST可以在垂直于基板SUB的方向上串联连接，并且可以在垂直于基板SUB的方向上顺序堆叠。在每个单元串CS中，存储器单元MC1至MC8中的至少一个存储器单元可以用作伪存储器单元(dummy memory cell)。伪存储器单元可以不被编程(例如，可以是编程禁止的)或者可以不同于存储器单元MC1至MC8中的剩余存储器单元被编程。
在实施例中，被放置在相同高度并且与串选择线SSL1、SSL2、SSL3或SSL4相关联的存储器单元可以形成一个物理页面。一个物理页面的存储器单元可以与一个子字线连接。放置在相同高度的物理页面的子字线可以公共地与一条字线连接。
在实施例中，位于相同高度的物理页面的子字线可以在形成子字线的高度处彼此连接。作为另一个示例，位于相同高度的物理页面的子字线可以在任何其它层(诸如金属层)中彼此间接连接，其中所述其它层具有与形成子字线的高度不同的高度。
图5是示出图4的存储器块BLK的部分结构的立体图。参考图4和图5，在基板SUB上提供了在第一方向上延伸并且在第二方向上彼此隔开的公共源极区域CSR。
公共源极区域CSR可以公共连接以形成公共源极线CSL。在实施例中，基板SUB可以包括P型半导体材料。公共源极区域CSR可以包括N型半导体材料。例如，用于增加公共源极线CSL的导电性的导电材料可以设置在公共源极区域CSR上。
在公共源极区域CSR之间，绝缘层1112和1112a在垂直于基板SUB的第三方向上顺序堆叠在基板SUB上。绝缘层1112和1112a可以在第三方向上彼此隔开。在实施例中，绝缘层1112和1112a可以包括氧化硅或氮化硅。在实施例中，绝缘层1112和1112a当中与基板SUB接触的绝缘层1112a的厚度(例如，沿第三方向的厚度)可以比剩余绝缘层1112中的每个剩余绝缘层的厚度(例如，沿第三方向的厚度)薄。
在公共源极区域CSR之间提供在第一方向和第二方向上彼此隔开并且在第三方向上穿透绝缘层1112和1112a的柱PL。在实施例中，柱PL可以通过绝缘层1112和1112a与基板SUB接触。柱PL中的每个柱可以包括内部材料1114、沟道层1115和第一绝缘层1116。
内部材料1114可以包括绝缘材料或空气间隙。沟道层1115可以包括P型半导体材料或本征半导体材料。第一绝缘层1116可以包括诸如氧化硅层、氮化硅层和氧化铝层的绝缘层(例如，不同的绝缘层)中一个或多个。
在公共源极区域CSR之间，第二绝缘层1117被提供在绝缘层1112和1112a的上表面和下表面以及柱PL的暴露外表面上。可以去除绝缘层1112和1112a当中位于最高高度的绝缘层的上表面上提供的第二绝缘层1117。
在柱PL中的每个柱中，当第一绝缘层1116和第二绝缘层1117彼此相邻耦合时，第一绝缘层1116和第二绝缘层1117可以形成信息存储层。例如，第一绝缘层1116和第二绝缘层1117可以包括氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)或氧化物-氮化物-铝(oxide-nitride-aluminum，ONA)。第一绝缘层1116和第二绝缘层1117可以形成隧道绝缘层、电荷捕获层和阻挡绝缘层。
在公共源极区域CSR之间以及绝缘层1112和1112a之间，导电材料CM1至CM11被提供在第二绝缘层1117的暴露的外表面上。导电材料CM1至CM11可以包括金属导电材料。漏极1118被提供在柱PL上。在实施例中，漏极1118可以包括N型半导体材料(例如，硅)。在实施例中，漏极1118可以与柱PL的沟道层1115的上表面接触。
在漏极1118上提供在第二方向上延伸并且在第一方向上彼此隔开的位线BL2和BL3。位线BL2和BL3与漏极1118连接。在实施例中，漏极1118和位线(例如，BL2和BL3)可以通过接触插塞连接。位线BL2和BL3可以包括金属导电材料。
柱PL与第一绝缘层1116和第二绝缘层1117以及导电材料CM1至CM11一起形成单元串CS。柱PL与第一绝缘层1116和第二绝缘层1117以及与其相邻的导电材料CM1至CM11一起形成单元串。第一导电材料CM1可以与第一绝缘层1116和第二绝缘层1117以及与其相邻的沟道层1115一起形成接地选择晶体管GST。第一导电材料CM1可以在第一方向上延伸以形成接地选择线GSL。
第二导电材料CM2至第九导电材料CM9可以与第一绝缘层1116和第二绝缘层1117以及与其相邻的沟道层1115一起形成第一存储器单元MC1至第八存储器单元MC8。第二导电材料CM2至第九导电材料CM9可以在第一方向上延伸，以分别形成第一字线WL1至第八字线WL8。
第十导电材料CM10可以与第一绝缘层1116和第二绝缘层1117以及与其相邻的沟道层1115一起形成串选择晶体管SST当中靠近基板SUB的下层串选择晶体管。第十导电材料CM10可以在第一方向上延伸，以形成串选择线SSL1至SSL4当中靠近基板SUB的下层串选择线。
第十一导电材料CM11可以与第一绝缘层1116和第二绝缘层1117以及与其相邻的沟道层1115一起形成串选择晶体管SST当中与位线BL1至BL4相邻的上层串选择晶体管。第十一导电材料CM11可以在第一方向上延伸，以形成串选择线SSL1至SSL4当中靠近位线BL1至BL4的上层串选择线。
可以在三维(3D)存储器阵列处提供存储器块BLK。3D存储器阵列单片地形成在存储器单元MC阵列的一个或多个物理层级中，其中存储器单元MC具有设置在硅基板之上的有源区域和与那些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这样的基板之上或之内。术语“单片(monolithic)”是指阵列的每一层级的层直接沉积在3D存储器阵列的每一基础层级的层上。
以下专利文献(其通过引用并入本文)描述了三维存储器阵列的合适配置，其中三维存储器阵列被配置为多个层级，其中字线和/或位线在层级之间共享：专利号为7,679,133、8,553,466、8,654,587和8,559,235的美国专利；以及公开号为2011/0233648的美国专利。
图5示出了其中公共源极区域CSR作为基板SUB的一部分提供但是公共源极区域CSR可以以覆盖基板SUB的板的形式提供的示例。
图6是示出存储器单元的原始编程阈值电压分布和随时间变化的阈值电压分布的分布图。参考图6，可以公开能够存储3位数据的三级单元(triple level cell，TLC)的每个页面的读取方法。
下面，将参考图1、图3和图6给出描述。在图6中，实线指示存储器单元的原始阈值电压分布。虚线指示阈值电压分布随时间移动(shift)。如图6所示，阈值电压分布可以在阈值电压降低的方向上移动。在图6中，横轴可以表示阈值电压Vth。
非易失性存储器设备120可以通过使用第一读取电压Vrd1至第七读取电压Vrd7来确定被编程的存储器单元的编程状态。在实施例中，第一读取电压Vrd1至第七读取电压Vrd7可以由控制逻辑电路126生成。为了确定被编程的存储器单元的编程状态，第一读取电压Vrd1至第七读取电压Vrd7可以具有给定电压电平。
第二读取电压Vrd2和第五读取电压Vrd5可以被顺序地施加到被选择的字线以读取最低有效位(least significant bit，LSB)页面。在实施例中，第二读取电压Vrd2可以用于区分阈值电压等于或小于第一编程状态P1的状态和阈值电压等于或大于第二编程状态P2的状态。第五读取电压Vrd5可以用于区分阈值电压等于或小于第四编程状态P4的状态和阈值电压等于或大于第五编程状态P5的状态。
第一读取电压Vrd1、第三读取电压Vrd3和第六读取电压Vrd6可以顺序地施加到被选择的字线以读取中心有效位(center significant bit，CSB)页面。在实施例中，第一读取电压Vrd1可以用于区分阈值电压等于或小于擦除状态“E”的状态和阈值电压等于或大于第一编程状态P1的状态。第三读取电压Vrd3可以用于区分阈值电压等于或小于第二编程状态P2的状态和阈值电压等于或大于第三编程状态P3的状态。第六读取电压Vrd6可以用于区分阈值电压等于或小于第五编程状态P5的状态和阈值电压等于或大于第六编程状态P6的状态。
第四读取电压Vrd4和第七读取电压Vrd7可以被顺序地施加到被选择的字线以读取最高有效位(most significant bit，MSB)页面。在实施例中，第四读取电压Vrd4可以用于区分阈值电压等于或小于第三编程状态P3的状态和阈值电压等于或大于第四编程状态P4的状态。第七读取电压Vrd7可以用于区分阈值电压等于或小于第六编程状态P6的状态和阈值电压等于或大于第七编程状态P7的状态。
在实施例中，基于稳定的阈值电压分布(例如，给定时间过去后的阈值电压分布)，确定非易失性存储器设备120的多个读取电压Vrd1至Vrd7。然而，如图6所示，擦除“E”和编程状态P1到P7的阈值电压分布可以随着时间推移而移动。阈值电压分布可以在阈值电压降低的方向上移动。
例如，在存储器单元被编程然后长时间搁置的情况下，电荷捕获层中捕获的电荷可能被去捕获(de-trapped)或丢失。因此，存储器单元的阈值电压可能降低。
因此，在通过使用多个读取电压Vrd1至Vrd7读取被编程的存储器单元的情况下，非易失性存储器设备120可以读取包括错误的数据。为了防止包括错误的数据被读出，非易失性存储器设备120可以向多条字线施加电压。因此，电荷可能再次被捕获在电荷捕获层中，因此，阈值电压可能增加。
非易失性存储器设备120可以执行伪读取操作，使得电压被施加到多条字线。例如，非易失性存储器设备120可以将多个读取电压Vrd1至Vrd7施加到被选择的存储器块的被选择的字线。非易失性存储器设备120可以向被选择的存储器块的未被选择的字线施加读取通过电压。由此，电荷可能再次被捕获在电荷捕获层中，并且因此阈值电压可能增加。也就是说，由于电荷损失而降低的阈值可能通过伪读取操作而再次增加。
本公开的非易失性存储器设备120可以执行固化操作，使得电压被施加到多条字线。非易失性存储器设备120可以响应于固化命令CMD_CURE向多条字线施加固化电压。因此，非易失性存储器设备120可以防止阈值电压随时间降低。因此，非易失性存储器设备120可以读取不包括错误的数据。
图7和图8是示出向图4的单元串施加电压的示例的时序图。将参考图7描述在伪读取操作Dread Op中施加的电压，并且将参考图8描述在固化操作Cure Op中施加的电压。
被选择的字线Sel WL指示多条字线当中与以读取为目标的单元晶体管连接的字线。未被选择的字线Unsel WL指示除了被选择的字线之外的多条字线的剩余字线。
参考图4、6和7，在第一时间t1，读取通过电压Vread可以被施加到串选择线SSL。读取通过电压Vread可以被施加到未被选择的字线Unsel WLs。读取通过电压Vread可以被施加到接地选择线GSL。第一读取电压Vrd1至第七读取电压Vrd7之一可以被施加到被选择的字线Sel WL。读取通过电压Vread可以大于第七读取电压Vrd7。
在第二时间t2，可以向串选择线SSL施加关断(turn-off)电压。可以将关断电压施加到被选择的字线Sel WL。关断电压可以被施加到未被选择的字线Unsel WLs。关断电压可以施加到接地选择线GSL。在实施例中，关断电压可以是接地电压或负电压。
如上所述，在与被选择的存储器块的任何页面相关联的伪读取操作DRead Op中，非易失性存储器设备120可以将第一读取电压Vrd1至第七读取电压Vrd7之一施加到被选择的字线，并且可以将读取通过电压Vread施加到未被选择的字线。由此，非易失性存储器设备120可以防止阈值电压降低。
非易失性存储器设备120可以对被选择的存储器块执行伪读取操作DRead Op。相比之下，根据本公开的实施例的非易失性存储器设备120可以在所有存储器块上同时执行固化操作Cure Op。为了与伪读取操作DRead Op进行比较，在图8中，将参考多个存储器块之一给出描述。被选择的字线和未被选择的字线在固化操作Cure Op中没有进行区分，但是被示出用于与伪读取操作DRead Op进行比较。
参考图4、6和8，在第一时间t1处，可以将固化电压Vcure施加到串选择线SSL。固化电压Vcure可以施加到被选择的字线Sel WL。固化电压Vcure可以被施加到未被选择的字线Unsel WLs。固化电压Vcure可以被施加到接地选择线GSL。在实施例中，固化电压Vcure可以大于第七读取电压Vrd7。固化电压Vcure可以是足以导通(turn on)所有存储器单元的电压。在实施例中，固化电压Vcure可以是读取通过电压Vread。
在第二时间t2处，可以将关断电压施加到串选择线SSL。可以将关断电压施加到被选择的字线Sel WL。关断电压可以被施加到未被选择的字线Unsel WLs。关断电压可以被施加到接地选择线GSL。在实施例中，关断电压可以是接地电压或负电压。
如上所述，通过固化操作Cure Op，非易失性存储器设备120可以将固化电压Vcure施加到被选择的字线和未被选择的字线。因此，非易失性存储器设备120可以防止阈值电压降低。
在伪读取操作DRead Op中，非易失性存储器设备120可以将第一读取电压Vrd1至第七读取电压Vrd7之一施加到被选择的字线。相比之下，在固化操作Cure Op中，像未被选择的字线一样，非易失性存储器设备120可以将固化电压Vcure施加到被选择的字线。也就是说，在固化操作Cure Op中，非易失性存储器设备120可以将固化电压Vcure施加到所有字线。
图9是示出固化操作和读取操作之间的差异的图。参考图3和图9，非易失性存储器设备120可以以与读取操作相同的方式执行伪读取操作DRead Op。在伪读取操作DRead Op中，非易失性存储器设备120可以从存储器控制器110接收读取命令CMD_RD和地址ADDR，并且可以向存储器控制器110输出数据DT。然而，存储器控制器110可以不向主机(未示出)发送从非易失性存储器设备120接收到的数据DT。
伪读取操作DRead可以包括感测操作(sensing operation)Sensing、转储操作(dumping operation)Dump和数据输出操作Dout。例如，非易失性存储器设备120可以在页面缓冲器电路124处执行感测操作Sensing。接下来，非易失性存储器设备120可以执行转储操作Dump，以将数据从页面缓冲器电路124发送到输入/输出电路125。然后，非易失性存储器设备120可以执行数据输出操作Dout，以将数据从输入/输出电路125输出到数据线DQ。
感测操作Sensing可以包括页面缓冲器初始化阶段PB Initial、预充电阶段Pre-charge、感测节点发展(develop)阶段SO Develop、感测节点感测阶段SO Sense、以及恢复(recovery)阶段Recovery。在页面缓冲器初始化阶段PB Initial，非易失性存储器设备120可以初始化页面缓冲器。在预充电阶段Pre-charge，非易失性存储器设备120可以向位线BL施加预充电电压。在感测节点发展阶段SO Develop，非易失性存储器设备120可以通过使用位线电压控制信号将感测节点与位线BL连接。感测节点的电压可以取决于位线BL的电势而改变。在感测节点感测阶段SO Sense，对应于感测节点的电势的感测数据可以被存储在非易失性存储器设备120的页面缓冲器中。在恢复阶段Recovery中，非易失性存储器设备120可以对先前阶段中保持的晶体管的电压进行放电。
固化操作Cure Op可以包括预充电阶段Pre-charge。在预充电阶段Pre-charge中，非易失性存储器设备120可以将固化电压Vcure施加到串选择线、字线和接地选择线。因此，与伪读取操作DRead Op相比，当执行固化操作Cure Op时，非易失性存储器设备120可以省略感测操作Sensing中的页面缓冲器初始化阶段PB Initial、感测节点发展阶段SODevelop、感测节点感测阶段SO Sense和恢复阶段recovery，并且可以省略转储操作Dump和数据输出操作Dout。
也就是说，传统的非易失性存储器设备可以通过伪读取操作DRead Op向多条字线施加电压。然而，传统的非易失性存储器设备可能不必要地执行感测操作Sensing的以下阶段以及转储操作Dump和数据输出操作Dout：页面缓冲器初始化阶段PB Initial、感测节点发展阶段SO Develop、感测节点感测阶段SO Sense和恢复阶段recovery。相比之下，根据本公开的实施例的非易失性存储器设备120可以不执行不必要的操作，并且可以将固化电压Vcure施加到多条字线。
在实施例中，固化操作Cure Op可以包括伪读取操作DRead Op的感测操作Sensing和转储操作Dump。也就是说，在执行固化操作Cure Op时，非易失性存储器设备120可以相同地执行除数据输出操作Dout之外的读取操作的剩余操作。可替代地，固化操作Cure Op可以仅包括伪读取操作DRead Op的感测操作Sensing。也就是说，在执行固化操作Cure Op时，非易失性存储器设备120可以执行页面缓冲器初始化阶段PB Initial、预充电阶段Pre-charge、感测节点发展阶段SO Develop、感测节点感测阶段SO Sense和恢复阶段recovery。
在实施例中，非易失性存储器设备120可以通过使用固化操作Cure Op一起执行验证操作或任何其他固化操作。例如，非易失性存储器设备120可以执行固化操作Cure Op，其中将固化电压Vcure施加到多条字线、接地选择线和串选择线。
非易失性存储器设备120可以感测施加了固化电压Vcure的存储器块的位线。非易失性存储器设备120可以在寄存器中存储感测结果。之后，非易失性存储器设备120可以通过寄存器读取操作向存储器控制器110提供感测结果。存储器控制器110可以基于感测结果来确定坏的块。由此，基于通过固化操作Cure Op获得的感测结果，存储器控制器110可以确定坏的块或者可以执行任何其他验证/固化操作。
图10是示出图1的非易失性存储器设备的操作的流程图。图11是示出非易失性存储器设备的操作的时序图。非易失性存储器设备120的固化操作将参考图10和图11进行描述。
参考图1、图10和图11，在操作S110中，非易失性存储器设备120可以在命令输入时段CMD Input期间接收第一固化命令C1。例如，在t11处，非易失性存储器设备120可以与写入使能信号WE/的上升沿同步地锁存通过数据线DQ接收到的信号，作为第一固化命令C1。
在操作S120中，非易失性存储器设备120可以在地址输入时段ADDR Input期间接收固化信息CINFO。例如，从t12到t16，非易失性存储器设备120可以与写入使能信号WE/的上升沿同步地锁存通过数据线DQ接收到的信号，作为固化信息CINFO。将参考以下附图更全面地描述固化信息CINFO。
在实施例中，可以在写入使能信号WE/的一些时段(例如，5个时段)期间接收固化信息CINFO。然而，本公开不限于此。固化信息CINFO可以包括关于要执行固化操作的区域的信息、关于固化电压电平的信息或关于固化时间的信息。在各种实施例中，固化信息CINFO可以是不同于一般地址信息的信息。
在操作S130中，非易失性存储器设备120可以在命令输入时段CMD Input期间接收第二固化命令C2。例如，在t17处，非易失性存储器设备120可以与写入使能信号WE/的上升沿同步地锁存通过数据线DQ接收到的信号，作为第二固化命令C2。在实施例中，第一固化命令C1和第二固化命令C2可以是固化操作的命令集。
在操作S140中，非易失性存储器设备120可以向所有字线施加固化电压Vcure。例如，非易失性存储器设备120可以响应于第二固化命令C2来执行固化操作。例如，如上所述，非易失性存储器设备120可以向所有字线施加固化电压Vcure。固化电压Vcure的电平可以对应于在读取操作中施加到未被选择的字线的读取通过电压的电平。
在实施例中，固化操作可以在时间tC期间执行。也就是说，非易失性存储器设备120可以在时间tC期间执行预充电阶段。在实施例中，在时间tC期间，非易失性存储器设备120可以向存储器控制器110提供逻辑低(即，忙碌状态)的就绪/忙碌信号R/B。
在实施例中，下表1示出了命令输入时段CMD Input、地址输入时段ADDR Input和数据输出时段DATA Output中的控制信号。当非易失性存储器设备120接收命令CMD或地址ADDR，或者进行数据“DATA”的输入/输出时，芯片使能信号/CE保持低电平“L”。
[表1]
CLE ALE RE/ WE/ DQS
CMD Input H L H ↑ X
ADDR Input L H H ↑ X
DATAOutput L L ↓↑ H ↓↑
参考表1，在命令输入时段CMD Input中，命令锁存使能信号CLE和读取使能信号RE/为逻辑高“H”，并且地址锁存使能信号ALE为逻辑低“L”。在命令输入时段CMD Input期间，非易失性存储器设备120在写入使能信号WE/的上升沿(↑)处锁存通过数据线DQ接收到的信号作为命令CMD。在地址输入时段ADDR Input中，地址锁存使能信号ALE和读取使能信号RE/为逻辑高“H”，并且命令锁存使能信号CLE为逻辑低“L”。在地址输入时段ADDR Input期间，非易失性存储器设备120在写入使能信号WE/的上升沿(↑)处锁存通过数据线DQ接收到的信号，作为地址ADDR或固化信息CINFO。在这种情况下，地址ADDR可以是对应于在读取操作中存储读取数据的页面的信息。
在数据输出时段DATA Output中，命令锁存使能信号CLE和地址锁存使能信号ALE为逻辑低“L”，并且写入使能信号WE/为逻辑高“H”。在数据输出时段DATA Output中，非易失性存储器设备120基于读取使能信号RE/生成数据选通信号DQS，并且与数据选通信号DQS的上升沿(↑)和下降沿(↓)同步地通过数据线DQ输出数据DT。在实施例中，以上表1中公开的信号电平是示例，并且本公开不限于此。然而，下面将要描述的命令输入时段CMD Input、地址输入时段ADDR Input和数据输出时段DATA Output中的控制信号可以遵循上面的表1。
非易失性存储器设备120可以防止阈值电压通过伪读取操作而降低。例如，非易失性存储器设备120可以执行页面读取操作、顺序高速缓存读取操作或随机高速缓存读取操作。
在实施例中，非易失性存储器设备120可以执行一个页面读取操作。非易失性存储器设备120可以在命令输入时段CMD Input期间接收第一读取命令RD1。接下来，非易失性存储器设备120可以在地址输入时段ADDR Input期间接收地址AD。然后，非易失性存储器设备120可以在另一个命令输入时段CMD Input期间接收第二读取命令RD2。
响应于第二读取命令RD2，非易失性存储器设备120可以从存储器单元阵列122读取对应于接收到的地址AD的数据DT。例如，非易失性存储器设备120可以从存储器单元阵列122读取对应于接收到的地址AD的数据DT，并且可以在输入/输出电路125中准备读取的数据DT。上述数据准备操作可以在时间tR期间执行。在实施例中，在时间tR期间，非易失性存储器设备120可以向存储器控制器110提供逻辑低(即，忙碌状态)的就绪/忙碌信号R/B。
在数据准备操作完成之后，非易失性存储器设备120可以响应于来自存储器控制器110的读取使能信号RE/生成数据选通信号DQS，并且可以在数据输出时段DATA Output期间与生成的数据选通信号DQS同步地通过数据线DQ输出数据“D”。
非易失性存储器设备120可以执行顺序高速缓存读取操作。例如，非易失性存储器设备120可以在命令输入时段CMD Input期间接收第一高速缓存读取命令CRD1。接下来，非易失性存储器设备120可以在地址输入时段ADDR Input期间接收第一地址AD1。然后，非易失性存储器设备120可以在另一命令输入时段CMD Input期间接收第二高速缓存读取命令CRD2。在时间tR期间，非易失性存储器设备120可以响应于第二高速缓存读取命令CRD2，将对应于第一地址AD1的第一页面的数据读取为第一高速缓存数据DT_c1。
然后，非易失性存储器设备120可以在另一个命令输入时段CMD Input期间接收第三高速缓存读取命令CRD3。在时间tDCBSYR期间，响应于第三高速缓存读取命令CRD3，非易失性存储器设备120可以准备先前读取的第一高速缓存数据DT_c1。
在时间tDCBSYR之后，非易失性存储器设备120可以通过数据线DQ输出第一高速缓存数据DT_c1。在第一高速缓存数据DT_c1的输出期间，非易失性存储器设备120可以读取不同于第一页面的第二页面的数据，作为第二高速缓存数据DT_c2。
接下来，非易失性存储器设备120还可以在另一个命令输入时段CMD Input期间接收第三高速缓存读取命令CRD3。在时间tDCBSYR期间，非易失性存储器设备120可以响应于第三高速缓存读取命令CRD3准备先前读取的第二高速缓存数据DT_c2，并且可以通过数据线DQ输出第二高速缓存数据DT_c2。在第二高速缓存数据DT_c2的输出期间，非易失性存储器设备120可以读取另一页面(例如，第三页面)的数据，作为第三高速缓存数据DT_c3。
此后，非易失性存储器设备120可以在另一命令输入时段CMD Input期间接收第四高速缓存读取命令CRD4，可以响应于第四高速缓存读取命令CRD4准备第三高速缓存数据DT_c3，并且可以通过数据线DQ输出如此准备的第三高速缓存数据DT_c3。在实施例中，第一高速缓存数据DT_c1至第三高速缓存数据DT_c3中的每一个可以是单页面数据。
非易失性存储器设备120可以执行随机高速缓存读取操作。例如，非易失性存储器设备120可以顺序接收第一高速缓存读取命令CRD1、第一地址AD1和第二高速缓存读取命令CRD2。接下来，在时间tR期间，非易失性存储器设备120可以读取对应于第一地址AD1的页面的数据作为第一高速缓存数据DT_c1。
然后，非易失性存储器设备120可以顺序接收第一高速缓存读取命令CRD1、第二地址AD2和第三高速缓存读取命令CRD3。响应于第三高速缓存读取命令CRD3，非易失性存储器设备120可以在时间tDCBSYR期间准备先前读取的第一高速缓存数据DT_c1，并且可以通过数据线DQ输出第一高速缓存数据DT_c1。在第一高速缓存数据DT_c1的输出期间，非易失性存储器设备120可以读取对应于第二地址AD2的页面的数据，作为第二高速缓存数据DT_c2。
然后，非易失性存储器设备120可以顺序接收第一高速缓存读取命令CRD1、第三地址AD3和第三高速缓存读取命令CRD3。响应于第三高速缓存读取命令CRD3，非易失性存储器设备120可以在时间tDCBSYR期间准备先前读取的第二高速缓存数据DT_c2，并且可以通过数据线DQ输出第二高速缓存数据DT_c2。在第二高速缓存数据DT_c2的输出期间，非易失性存储器设备120可以读取对应于第三地址AD3的页面的数据，作为第三高速缓存数据DT_c3。
此后，非易失性存储器设备120可以接收第四高速缓存读取命令CRD4，可以响应于第四高速缓存读取命令CRD4准备先前读取的第三高速缓存数据DT_c3，并且可以通过数据线DQ输出以此准备的第三高速缓存数据DT_c3。
如上所述，非易失性存储器设备120可以执行页面读取操作、顺序高速缓存读取操作或随机高速缓存读取操作。通过上述操作，非易失性存储器设备120可以向多条字线施加电压，以防止阈值电压降低。然而，与固化操作相比，伪读取操作还需要数据输出时段。相比之下，在固化操作中可以省略数据输出时段。也就是说，通过固化操作，非易失性存储器设备120可以在不执行不必要的数据输出操作的情况下防止阈值电压降低。
图12是示出存储器控制器的操作的时序图。参考图1和图12，为了防止阈值电压的降低，存储器控制器110可以对第一存储器块BLK1到第n存储器块BLKn(n是正数)执行伪读取操作。例如，存储器控制器110可以对第一存储器块BLK1执行伪读取操作BLK1 Dread Op。存储器控制器110可以在命令输入时段CMD Input期间发送第一读取命令RD1。
接下来，存储器控制器110可以在地址输入时段ADDR Input期间发送第一地址AD1。例如，第一地址AD1可以是与第一存储器块BLK1的多个页面之一相关联的地址。
然后，存储器控制器110可以在命令输入时段CMD Input期间发送第二读取命令RD2。在时间tR期间，响应于第二读取命令RD2，非易失性存储器设备120可以将对应于第一地址AD1的第一页面的数据读取为第一数据DT1。
之后，存储器控制器110可以对第二存储器块BLK2执行伪读取操作BLK2 DreadOp。存储器控制器110可以在命令输入时段CMD Input期间发送第一读取命令RD1。
接下来，存储器控制器110可以在地址输入时段ADDR Input期间发送第二地址AD2。例如，第二地址AD2可以是与第二存储器块BLK2的多个页面之一相关联的地址。
然后，存储器控制器110可以在命令输入时段CMD Input期间发送第二读取命令RD2。在时间tR期间，非易失性存储器设备120可以响应于第二读取命令RD2，将对应于第二地址AD2的第二页面的数据读取为第二数据DT2。
之后，存储器控制器110可以对第三存储器块BLK3执行伪读取操作BLK3。存储器控制器110可以在命令输入时段CMD Input期间发送第一读取命令RD1。
接下来，存储器控制器110可以在地址输入时段ADDR Input期间发送第三地址AD3。例如，第三地址AD3可以是与第三存储器块BLK3的多个页面之一相关联的地址。
然后，存储器控制器110可以在命令输入时段CMD Input期间发送第二读取命令RD2。在时间tR期间，非易失性存储器设备120可以响应于第二读取命令RD2读取对应于第三地址AD3的第三页面的数据作为第三数据DT3。
之后，如以上描述，存储器控制器110可以对第四存储器块BLK4至第n存储器块BLKn执行伪读取操作DRead Op。这在上面已经描述过，因此，为了避免重复，将省略额外的描述。由此，存储器控制器110可以通过对第一存储器块BLK1到第n存储器块BLKn执行伪读取操作DRead Op来将电压施加到所有字线。
根据本公开的实施例的存储器控制器110可以执行固化操作Cure Op。存储器控制器110可以在命令输入时段CMD Input期间发送第一固化命令C1。接下来，存储器控制器110可以在地址输入时段ADDR Input期间发送固化信息CINFO。然后，存储器控制器110可以在命令输入时段CMD Input期间发送第二固化命令C2。非易失性存储器设备120可以在时间tC期间响应于第二固化命令C2将固化电压Vcure施加到多条字线。
如图12所示，第一时间T1，即执行伪读取操作所花费的时间，可以对应于至少执行命令输入时段CMD Input、地址输入时段ADDR Input、命令输入时段CMD Input、数据准备时段tR和数据输出时段DATA Output的操作所花费的时间的总和。为了防止阈值电压的降低，存储器控制器110可以对所有存储器块执行伪读取操作。也就是说，为了向所有字线施加电压，存储器控制器110可以消耗第三时间T3，即，至少对应于第一时间T1和存储器块的数量“n”的乘积的时间。
相比之下，第二时间T2，即执行固化操作所花费的时间可以对应于时间tC和至少执行命令输入时段CMD Input、地址输入时段ADDR Input和命令输入时段CMD Input的操作所花费的时间的总和。也就是说，为了向所有字线施加电压，存储器控制器110可以通过固化操作消耗第二时间T2。在实施例中，第二时间T2可以短于第一时间T1。
通过固化操作，存储器控制器110可以在比伪读取操作的时间短的时间内将固化电压Vcure施加到所有字线。因为固化操作不包括数据输出时段，所以第二时间T2可以比第一时间T1短。此外，存储器控制器110可以通过一个固化命令将固化电压Vcure施加到所有字线。在另一个实施例中，存储器控制器110可以通过读取命令将固化电压Vcure施加到所有字线，读取命令的数量对应于存储器块的数量。也就是说，第二时间T2可以比第三时间T3短。
如上所述，存储器控制器110可以通过伪读取操作防止阈值电压降低。然而，在伪读取操作期间，存储器控制器110可能无法执行另一读取或写入操作，从而导致性能降低。也就是说，反复的伪读取操作可能导致性能的下降。相比之下，因为通过固化命令在短时间内将固化电压Vcure施加到所有字线，所以提供了具有改进的性能的存储器控制器110。
图13是示出固化信息的图。参考图1和图13，可以在地址输入时段ADDR Input期间通过多个周期(例如，5个周期)的写入使能信号WE/接收固化信息CINFO。在实施例中，固化信息CINFO可以包括关于要执行固化操作的区域的信息、关于固化电压电平的信息和关于固化时间的信息。关于要执行固化操作的区域的信息可以包括关于平面(plane)的信息、关于起始块地址的信息和关于块的数量的信息。
例如，在地址输入时段ADDR Input中，写入使能信号WE/可以切换(toggle)多达多个周期的次数(例如，m次，m是大于1的整数)。可以在多个周期期间与写入使能信号WE的上升沿同步地向非易失性存储器设备120顺序提供包括在固化信息CINFO中的各种信息(例如，关于平面的信息、关于起始块地址的信息、以及关于块的数量的信息、关于固化电压电平的信息、以及关于固化时间的信息)。固化信息CINFO可以称为“参数”。
在实施例中，在第一周期Cycle1中，关于平面的信息可以通过数据线DQ提供给非易失性存储器设备120。例如，假设非易失性存储器设备120包括第一平面PL1至第四平面PL4。然而，本公开不限于此。例如，可以改变平面的数量。平面信息可以包括第一固化平面位(bit)CP1至第四固化平面位CP4。
第一固化平面位CP1可以对应于第一平面PL1，第二固化平面位CP2可以对应于第二平面PL2，第三固化平面位CP3可以对应于第三平面PL3，并且第四固化平面位CP4可以对应于第四平面PL4。
第一固化平面位CP1可以通过第一数据线DQ1提供给非易失性存储器设备120，第二固化平面位CP2可以通过第二数据线DQ2提供给非易失性存储器设备120，第三固化平面位CP3可以通过第三数据线DQ3提供给非易失性存储器设备120，并且第四固化平面位CP4可以通过第四数据线DQ4提供给非易失性存储器设备120。然而，本公开不限于此。第一固化平面位CP1到第四固化平面位CP4可以通过第一数据线DQ1到第八数据线DQ8中的任何数据线发送。
固化平面位可以指示是否在对应于固化平面位的平面上执行固化操作。例如，当固化平面位的值是第一逻辑值时，非易失性存储器设备120可以不在对应于固化平面位的平面上执行固化操作。当固化平面位的值是第二逻辑值时，非易失性存储器设备120可以在对应于固化平面位的平面上执行固化操作。
也就是说，平面信息可以指示多个平面当中要在其上执行固化操作的平面。这将参考图14A和图14B更全面地描述。
在实施例中，在第二周期Cycle2中，可以通过数据线DQ向非易失性存储器设备120提供关于起始块地址的信息。在第三周期Cycle3中，可以通过数据线DQ向非易失性存储器设备120提供关于块的数量的信息。这将参考图15A和图15B更全面地描述。
在实施例中，在第四周期Cycle4中，可以通过数据线DQ向非易失性存储器设备120提供关于固化电压电平的信息。关于固化电压电平的信息可以指示要施加到多条字线的固化电压的电平。关于固化电压电平的信息可以指示默认电平。例如，默认电平可以指示给定电平。给定电平可以是读取通过电压Vread的电平。
关于固化电压电平的信息可以指示特定电压电平。特定电压电平可以由存储器控制器110考虑编程/擦除周期P/E Cycle、读取计数、编程计数、擦除计数、读取操作中出现的错误的数量、错误率、阈值电压变化信息、损耗均衡(wear-leveling)信息、退化(degradation)信息、数据输入/输出时间信息、温度信息、保持(retention)时间信息和读取干扰信息来确定。
在关于固化电压电平的信息指示默认电平的情况下，非易失性存储器设备120可以向多条字线施加给定电平的电压。在关于固化电压电平的信息指示特定电压电平的情况下，非易失性存储器设备120可以将特定电压电平的电压施加到多条字线。
在实施例中，在第五周期Cycle5中，可以通过数据线DQ向非易失性存储器设备120提供关于固化时间的信息。关于固化时间的信息可以指示固化电压被施加到多条字线的时间。也就是说，关于固化时间的信息可以指示预充电时间。
关于固化时间的信息可以指示默认时间。例如，默认时间可以指示给定时间。关于固化时间的信息可以指示特定时间。特定时间可以由存储器控制器110考虑编程/擦除周期、读取计数、编程计数、擦除计数、读取操作中出现的错误的数量、错误率、阈值电压变化信息、损耗均衡信息、退化信息、数据输入/输出时间信息、温度信息、保持时间信息和读取干扰信息来确定。
在关于固化时间的信息指示默认时间的情况下，固化电压可以在给定时间期间被施加到多条字线。在关于固化时间的信息指示特定时间的情况下，固化电压可以在该特定时间期间被施加到多条字线。
图14A和图14B是用于描述关于图13的平面的信息的图。为了附图简洁，将省略不需要描述的组件。参考图1、图14A和图14B，存储设备100可以包括存储器控制器110和非易失性存储器设备120。非易失性存储器设备120的存储器单元阵列122可以包括第一平面PL1至第四平面PL4。然而，本公开不限于此。例如，可以改变平面的数量。第一平面PL1至第四平面PL4中的每个平面可以包括多个存储器块。上文描述了存储器块，因此，将省略额外的描述以避免冗余。
存储器控制器110可以通过数据线DQ将固化命令CMD_CURE发送到非易失性存储器设备120。存储器控制器110可以通过数据线DQ将固化信息发送到非易失性存储器设备120。
如图14A所示，当固化信息CINFO中包括的平面信息指示第一平面PL1时，非易失性存储器设备120可以在第一平面PL1上执行固化操作。也就是说，假设第一固化平面位CP1指示第二逻辑值，第二固化平面位CP2指示第一逻辑值，第三固化平面位CP3指示第一逻辑值，并且第四固化平面位CP4指示第一逻辑值。
因为第一固化平面位CP1指示第二逻辑值，所以非易失性存储器设备120可以在第一平面PL1上执行固化操作。因为第二固化平面位CP2至第四固化平面位CP4指示第一逻辑值，所以非易失性存储器设备120可以不在第二平面PL2至第四平面PL4上执行固化操作。
相比之下，如图14B所示，当固化信息CINFO中包括的平面信息指示第一平面PL1和第三平面PL3时，非易失性存储器设备120可以在第一平面PL1和第三平面PL3上执行固化操作。也就是说，假设第一固化平面位CP1指示第二逻辑值，第二固化平面位CP2指示第一逻辑值，第三固化平面位CP3指示第二逻辑值，并且第四固化平面位CP4指示第一逻辑值。
因为第一固化平面位CP1和第三固化平面位CP3指示第二逻辑值，所以非易失性存储器设备120可以在第一平面PL1和第三平面PL3上执行固化操作。因为第二固化平面位CP2和第四固化平面位CP4指示第一逻辑值，所以非易失性存储器设备120可以不在第二平面PL2和第四PL4上执行固化操作。
如上所述，根据本公开的非易失性存储器设备120可以基于固化信息CINFO中包括的平面信息来确定以固化操作为目标的平面。
图15A和15B是用于描述关于图13的起始块地址的信息和关于图13的块的数量的信息的图。将参考图1、13、15A和15B描述对多个存储器块的一部分上执行固化操作的方法。存储设备100可以包括存储器控制器110和非易失性存储器设备120。
非易失性存储器设备120的存储器单元阵列122可以包括多个平面PL1至PL4。多个平面PL1至PL4中的每个平面可以包括多个存储器块。例如，平面PL1可以包括多个存储器块BLK11至BLK14，平面PL2可以包括多个存储器块BLK21至BLK24，平面PL3可以包括多个存储器块BLK31至BLK34，并且平面PL4可以包括多个存储器块BLK41至BLK44。在实施例中，包括在同一平面(例如，PL1)中的多个存储器块(例如，BLK11至BLK14)可以被配置为共享相同的位线，但是本公开不限于此。
多个存储器块BLK11至BLK14、BLK21至BLK24、BLK31至BLK34和BLK41至BLK44中的每一个可以被配置为存储多个页面。例如，多个存储器块BLK11至BLK14、BLK21至BLK24、BLK31至BLK34和BLK41至BLK44中的每一个可以包括与多条字线连接的多个存储器单元。与一条字线连接的存储器单元可以被配置为存储至少一个页面。存储在与一条字线连接的存储器单元中的页面的数量可以取决于对存储器单元编程的方式(例如，SLC、MLC、TLC或QLC编程方式)而变化。
为了附图简洁，示例被示为一个非易失性存储器设备120包括第一平面PL1至第四平面PL4，并且第一平面PL1至第四平面PL4包括多个存储器块BLK11至BLK14、BLK21至BLK24、BLK31至BLK34和BLK41至BLK44，但是本公开不限于此。例如，平面的数量、存储器块的数量等可以进行不同的改变或修改。
存储器控制器110可以通过数据线DQ将固化命令CMD_CURE发送到非易失性存储器设备120。存储器控制器110可以通过数据线DQ将固化信息发送到非易失性存储器设备120。
如图15A所示，当包括在固化信息CINFO中的平面信息指示第一平面PL1，其中包括的关于起始块地址的信息指示“1”，并且其中包括的关于块的数量的信息指示“2”时，非易失性存储器设备120可以对第一平面PL1的两个存储器块BLK11和BLK12执行固化操作。
也就是说，假设第一固化平面位CP1指示第二逻辑值，第二固化平面位CP2指示第一逻辑值，第三固化平面位CP3指示第一逻辑值，并且第四固化平面位CP4指示第一逻辑值。
因为第一固化平面位CP1指示第二逻辑值，所以非易失性存储器设备120可以在第一平面PL1上执行固化操作。因为第二固化平面位CP2至第四固化平面位CP4指示第一逻辑值，所以非易失性存储器设备120可以不在第二平面PL2至第四平面PL4上执行固化操作。
当关于起始块地址的信息和关于块的数量的信息指示默认值时，非易失性存储器设备120可以对包括在第一平面PL1中的所有存储器块执行固化操作。然而，因为关于起始块地址的信息指示“1”，所以非易失性存储器设备120可以将第一平面PL1的对应于块地址“1”的存储器块BLK11确定为起始点。因为关于块的数量的信息指示“2”，所以非易失性存储器设备120可以对从起点开始的两个存储器块BLK11和BLK12执行固化操作。
相比之下，如图15B所示，当固化信息CINFO中包括的平面信息指示第一平面PL1和第三平面PL3，其中包括的关于起始块地址的信息指示“2”，并且其中包括的关于块的数量的信息指示“3”时，非易失性存储器设备120可以对第一平面PL1的三个存储器块BLK12、BLK13和BLK14以及第三平面PL3的三个存储器块BLK32、BLK33和BLK34执行固化操作。
也就是说，假设第一固化平面位CP1和第三固化平面位CP3指示第二逻辑值，并且第二固化平面位CP2和第四固化平面位CP4指示第一逻辑值。因为第一固化平面位CP1和第三固化平面位CP3指示第二逻辑值，所以非易失性存储器设备120可以在第一平面PL1和第三平面PL3上执行固化操作。因为第二固化平面位CP2和第四固化平面位CP4指示第一逻辑值，所以非易失性存储器设备120可以不在第二平面PL2和第四平面PL4上执行固化操作。
因为关于起始块地址的信息指示“2”，所以非易失性存储器设备120可以将第一平面PL1的对应于块地址“2”的存储器块BLK12确定为起始点，并且可以将第三平面PL3的对应于块地址“2”的存储器块BLK32确定为起始点。因为关于块的数量的信息指示“3”，所以非易失性存储器设备120可以对第一平面PL1的从起点开始的三个存储器块BLK12、BLK13和BLK14执行固化操作，并且可以对第三平面PL3的从起点开始的三个存储器块BLK32、BLK33和BLK34执行固化操作。
如上所述，根据本公开的非易失性存储器设备120可以基于包括在固化信息CINFO中的关于起始块地址的信息和关于块的数量的信息来确定以固化操作为目标的存储器块。
根据上述实施例，非易失性存储器设备120可以响应于固化命令来执行固化操作。在这种情况下，非易失性存储器设备120可以基于关于平面的信息、关于起始块地址的信息和关于块的数量的信息，以各种方式确定以固化操作为目标的区域。也就是说，可以对包括在非易失性存储器设备120中的所有存储器块执行固化操作，或者对一些存储器块或一些平面执行固化操作。
图16是示出图1的存储器控制器的操作的流程图。参考图1、2和16，存储器控制器110可以周期性地向非易失性存储器设备120发送固化命令CMD_CURE和固化信息CINFO。
在操作S210中，存储器控制器110可以读取非易失性存储器设备120的固化时间戳CTS。固化时间戳CTS可以包括关于先前固化时间的信息。固化时间戳CTS可以存储在缓冲存储器、SRAM 112或非易失性存储器设备120中。
在实施例中，在固化时间戳CTS存储在非易失性存储器设备120中的情况下，存储器控制器110可以通过获取特征命令(get feature command)或状态读取命令加载固化时间戳CTS。在固化时间戳CTS存储在非易失性存储器设备120的元区域(meta region)中的情况下，存储器控制器110可以通过读取命令和该元区域的地址来加载固化时间戳CTS。
在实施例中，存储器控制器110可以在命令输入时段期间通过数据线DQ向非易失性存储器设备120发送获取特征命令。之后，存储器控制器110可以在地址输入时段ADDRInput期间通过数据线DQ向非易失性存储器设备120发送特征地址。例如，特征地址可以指示存储固化时间戳CTS的空间。之后，存储器控制器110可以在数据输出时段DATA Output期间通过数据线DQ接收特征信息。例如，特征信息可以包括关于固化时间戳CTS的信息。
在操作S220中，存储器控制器110可以通过使用固化时间戳CTS和当前时间来计算固化周期。例如，可以通过凭借固化时间戳CTS读取的先前固化时间和当前时间之间的差值来计算固化周期。
在操作S230中，存储器控制器110可以比较固化周期和预定值PDV。当固化周期超过预定值PDV时，存储器控制器110执行操作S240。当固化周期等于或小于预定值PDV时，存储器控制器110执行操作S210。
在操作S240中，存储器控制器110可以向非易失性存储器设备120发送固化命令CMD_CURE。例如，存储器控制器110可以通过数据线DQ向非易失性存储器设备120发送固化命令CMD_CURE和固化信息CINFO。也就是说，存储器控制器110可以指引非易失性存储器设备120执行固化操作。
在操作S250中，存储器控制器110可以更新固化时间戳CTS。例如，存储器控制器110可以记录当前时间作为新的固化时间戳CTS。在固化时间戳CTS存储在非易失性存储器设备120中的情况下，存储器控制器110可以通过设置特征命令记录新的固化时间戳CTS。可替代地，存储器控制器110可以通过写入命令和元区域的地址来记录新的固化时间戳CTS。在实施例中，可以在执行编程操作、擦除操作或读取操作以及固化操作之后更新固化时间戳CTS。
在实施例中，存储器控制器110可以在命令输入时段CMD Input期间通过数据线DQ向非易失性存储器设备120发送设置特征命令。之后，存储器控制器110可以在地址输入时段ADDR Input期间通过数据线DQ向非易失性存储器设备120发送特征地址。例如，特征地址可以指示存储固化时间戳CTS的空间。之后，存储器控制器110可以在数据输入时段DATAInput期间通过数据线DQ向非易失性存储器设备120发送特征信息。例如，特征信息可以指示关于更新到当前时间的固化时间戳CTS的信息。
在实施例中，在数据输入时段DATA Input中，命令锁存使能信号CLE和地址锁存使能信号ALE为逻辑低“L”，并且读取使能信号RE/为逻辑高“H”。在数据输入时段DATA Input中，存储器控制器110与数据选通信号DQS的上升沿(↑)和下降沿(↓)同步地通过数据线DQ输出数据DT。
如上所述，存储器控制器110可以以给定时间间隔或以对应于固化周期(cureperiod)的时间间隔向非易失性存储器设备120发送固化命令CMD_CURE和固化信息CINFO。因此，存储器控制器110可以防止包括在非易失性存储器设备120中的多个存储器单元的阈值电压降低。
为了防止阈值电压的降低，存储器控制器110可以周期性地执行伪读取操作。存储器控制器110可以通过与被选择的存储器块相关联的伪读取时间戳来读取先前的伪读取时间。存储器控制器110可以通过使用先前的伪读取时间和当前时间来计算伪读取周期。当伪读取周期超过预定值时，存储器控制器110可以发送与被选择的存储器块相关联的伪读取命令，并且可以更新先前的伪读取时间戳。
根据以上描述，为了周期性地发送伪读取命令，存储器控制器110可以存储和管理与所有存储器块相关联的伪读取时间戳。存储器控制器110另外需要能够存储与所有存储器块相关联的伪读取时间戳的存储空间。
相比之下，根据本公开的实施例的存储器控制器110可以通过使用一个固化命令向所有存储器块的多条字线施加固化电压。因为存储器控制器110需要一个固化时间戳CTS，所以可以节省存储空间。
图17是示出图1的存储器控制器的操作的流程图。参考图1、2和17，存储器控制器10可以周期性地发送固化命令CMD_CURE和固化信息CINFO。
在操作S310中，存储器控制器110可以读取非易失性存储器设备120的固化时间戳CTS。固化时间戳CTS可以包括先前固化时间。
在操作S320中，存储器控制器110可以通过使用固化时间戳CTS和当前时间来计算固化周期。例如，可以通过凭借固化时间戳CTS读取的先前固化时间和当前时间之间的差值来计算固化周期。
在操作S330中，存储器控制器110可以比较固化周期和第一预定值PDV1。当固化周期超过第一预定值PDV1时，存储器控制器110执行操作S340。当固化周期等于或小于第一预定值PDV1时，存储器控制器110执行操作S310。
在操作S340中，存储器控制器110可以确定当前状态是否是忙碌状态。当当前状态是忙碌状态时，存储器控制器110执行操作S350。当当前状态不是忙碌状态或空闲状态时，存储器控制器110执行操作S360。
在实施例中，忙碌状态可以指示从主机接收到的读取或写入命令当中存在尚未被处理的命令的状态。例如，存储器控制器110可以从主机接收写入命令或读取命令。在从主机接收写入命令的情况下，存储器控制器110可以将接收到的数据存储在非易失性存储器设备120中。之后，存储器控制器110可以向主机发送完成信号。在从主机接收到读取命令的情况下，存储器控制器110可以从非易失性存储器设备120接收数据，并且可以将数据发送到主机。之后，存储器控制器110可以向主机发送完成信号。也就是说，忙碌状态可以指示从主机接收写入或读取命令并且对应于接收到的命令的完成信号中的至少一个没有被发送到主机的状态。
在操作S350中，存储器控制器110可以比较固化周期和第二预定值PDV2。在实施例中，第二预定值PDV2可以大于第一预定值PDV1。当固化周期超过第二预定值PDV2时，存储器控制器110执行操作S360。当固化周期等于或小于第二预定值PDV2时，存储器控制器110执行操作S310。
在操作S360中，存储器控制器110可以发送固化命令CMD_CURE。在操作S370中，存储器控制器110可以更新当前时间作为固化时间戳CTS。
如上所述，除了第一预定值PDV1之外，还可以提供第二预定值PDV2，因此，可以防止由于固化操作导致的性能降低。当当前状态不是忙碌状态并且固化周期超过第一预定值PDV1时，存储器控制器110可以发送固化命令CMD_CURE和固化信息CINFO。当当前状态是忙碌状态并且固化周期超过第二预定值PDV2时，存储器控制器110可以发送固化命令CMD_CURE和固化信息CINFO。
也就是说，当当前状态不是忙碌状态时(即，为空闲状态)，存储器控制器110可以以对应于第一预定值PDV1的时间间隔发送固化命令CMD_CURE和固化信息CINFO。存储器控制器110可以预先允许非易失性存储器设备120执行固化操作，因此，可以防止性能降低。当当前状态是忙状态时，存储器控制器110可以以对应于第二预定值PDV2的时间间隔执行固化操作。因此，可以防止阈值电压降低。
图18是示出应用根据本公开的实施例的存储系统的固态驱动系统的框图。参考图18，固态驱动器(SSD)系统1000可以包括主机1100和SSD 1200。
SSD 1200通过信号连接器1201与主机1100交换信号SIG，并通过电源连接器1202被提供电源PWR。在实施例中，信号连接器1201可以包括PCIe端口，信号SIG可以是在NVMe协议中定义的信号，并且SSD 1200可以包括基于NVMe的存储设备。SSD 1200包括SSD控制器1210、多个NVM 1221至122n、辅助电源1230和缓冲存储器1240。在实施例中，多个NVM 1221至122n中的每一个可以用单独的芯片或单独的封装来实现，并且可以被SSD控制器1210识别为组。
SSD控制器1210可以响应于从主机1100接收到的信号SIG来控制多个NVM 1221至122n。在实施例中，SSD控制器1210可以基于参考图1到图17描述的操作方法来操作。
多个NVM 1221至122n可以在SSD控制器1210的控制下操作。辅助电源1230通过电源连接器1202与主机1100连接。辅助电源1230可以由主机1100提供的电力PWR进行充电。当主机1100不能平稳地提供电源PWR时，辅助电源1230可以给SSD 1200供电。在实施例中，多个NVM 1221至122n可以基于参考图1至17描述的操作方法来操作。
图19是示出根据本公开的实施例的非易失性存储器设备的图。参考图19，非易失性存储器设备2400可以具有芯片对芯片(chip-to-chip，C2C)结构。C2C结构可以指通过以下方式形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在不同于第一晶片的第二晶片上制造包括外围电路区域PERI的下芯片，然后以结合方式连接上芯片和下芯片。例如，结合方式可以包括电连接形成在上芯片的最下层金属层上的结合金属和形成在下芯片的最上层金属层上的结合金属的方式。例如，在结合金属由铜(Cu)形成的情况下，结合方式可以是Cu对Cu(Cu-to-Cu)的结合方式。结合金属也可以由铝(Al)或钨(W)形成。
非易失性存储器设备2400的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘结合区域PA、字线结合区域WLBA和位线结合区域BLBA。
外围电路区域PERI可以包括第一基板2210、层间绝缘层2215、形成在第一基板2210上的多个电路元件2220a、2220b和2220c、分别与多个电路元件2220a、2220b和2220c连接的第一金属层2230a、2230b和2230c、以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在实施例中，第一金属层2230a、2230b和2230c可以由具有相对高电阻的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低电阻的铜形成。
在说明书中，尽管示出并描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c不限于此，并且一个或多个金属层可以进一步形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个金属层的至少一部分可以由具有比形成第二金属层2240a、2240b和2240c的铜的电阻低的电阻的铝等形成。
层间绝缘层2215可以设置在第一基板2210上，以覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括绝缘材料，诸如氧化硅、氮化硅等。
下结合金属2271b和2272b可以形成在字线结合区域WLBA中的第二金属层2240b上。在字线结合区域WLBA中，外围电路区域PERI的下结合金属2271b和2272b可以通过Cu-Cu结合与单元区域CELL的上结合金属2371b和2372b电连接。下结合金属2271b和2272b以及上结合金属2371b和2372b可以由铝、铜或钨形成。
此外，单元区域CELL中的上结合金属2371b和2372b可以被称为“第一金属焊盘”，并且外围电路区域PERI中的下结合金属2271b和2272b可以被称为“第二金属焊盘”。
单元区域CELL可以包括至少一个存储器块。单元区CELL可以包括第二基板2310、层间绝缘层2315和公共源极线2320。在第二基板2310上，多条字线2331至2338(即，2330)可以在一个方向(即，Z轴方向)垂直于第二基板2310的上表面。串选择线和接地选择线可以分别布置在多条字线2330上和下方，并且多条字线2330可以设置在串选择线和接地选择线之间。
多条字线2330在X轴方向上的宽度可以不同。随着距外围电路区域PERI的第一基板2210的距离增加，多条字线2330的宽度逐渐增加。同样，随着距单元区CELL的第二基板2310的距离增加，多条字线2330的宽度逐渐减小。
在位线结合区BLBA中，沟道结构CH可以在垂直于第二基板2310的上表面的方向(即，Z轴方向)延伸，并且可以穿过多条字线2330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以与第一金属层2350c和第二金属层2360c电连接。例如，第一金属层2350c可以是位线接触点，并且第二金属层2360c可以是位线。在实施例中，位线2360c可以在平行于第二基板2310的上表面的第一方向(即，Y轴方向)上延伸。
层间绝缘层2315可以设置在第二基板2310上，以覆盖公共源极线2320、多条字线2330、多个单元接触插塞2340、第一金属层2350a、2350b和2350c以及第二金属层2360a、2360b和2360c。层间绝缘层2315可以包括绝缘材料，诸如氧化硅、氮化硅等。
在图19所示的实施例中，其中设置了沟道结构CH、位线2360c等的区域可以被定义为位线结合区域BLBA。在位线结合区域BLBA中，位线2360c可以与外围电路区域PERI中提供页面缓冲器2393的电路元件2220c电连接。例如，位线2360c可以与单元区域CELL中的上结合金属2371c和2372c连接，并且上结合金属2371c和2372c可以与连接到页面缓冲器2393的电路元件2220c的下结合金属2271c和2272c连接。
在字线结合区域WLBA中，多条字线2330可以在垂直于第一方向并且平行于第二基板2310的上表面的第二方向(即，X轴方向)上延伸，并且可以与多个单元接触插塞2341至2347(即，2340)连接。字线2330和单元接触插塞2340可以在由在第二方向上以不同的长度延伸的多条字线2330中的至少一些字线提供的焊盘处彼此连接。第一金属层2350b和第二金属层2360b可以顺序地连接到与字线2330连接的单元接触插塞2340中的每个单元接触插塞的上部。单元接触插塞2340可以通过字线结合区域WLBA中的、单元区域CELL的上结合金属2371b和2372b以及外围电路区域PERI的下结合金属2271b和2272b与外围电路区域PERI连接。
单元接触插塞2340可以与外围电路区域PERI中提供行解码器2394的电路元件2220b电连接。在实施例中，提供行解码器2394的电路元件2220b的操作电压可以不同于提供页面缓冲器2393的电路元件2220c的操作电压。例如，提供页面缓冲器2393的电路元件2220c的操作电压可以大于提供行解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可以设置在外部焊盘结合区域PA中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以与公共源极线2320电连接。第一金属层2350a和第二金属层2360a可以顺序堆叠在公共源极线接触插塞2380的上部。例如，可以将其中设置公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域定义为外部焊盘结合区域PA。
同时，输入/输出焊盘2205和2305可以设置在外部焊盘结合区域PA中。参考图19，可以在第一基板2210下方形成覆盖第一基板2210的下表面的下绝缘膜2201，并且可以在下绝缘膜2201上形成第一输入/输出焊盘2205。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203与设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个电路元件连接，并且可以通过下绝缘膜2201与第一基板2210分离。此外，可以在第一输入/输出接触插塞2203和第一基板2210之间设置侧绝缘膜，以将第一输入/输出接触插塞2203和第一基板2210电隔离。
参考图19，可以在第二基板2310上形成覆盖第二基板2310的上表面的上绝缘膜2301，并且可以在上绝缘膜2301上设置第二输入/输出焊盘2305。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303和外围电路区域PERI的下结合金属2271a和2272a与设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个电路元件连接。在实施例中，第二输入/输出焊盘2305可以与电路元件2220a电连接。
根据实施例，第二基板2310和公共源极线2320可以不设置在设置有第二输入/输出接触插塞2303的区域中。此外，第二输入/输出焊盘2305可以在第三方向(即，Z轴方向)上与字线2330不重叠。参考图19，第二输入/输出接触插塞2303可以在平行于第二基板2310的上表面的方向上与第二基板2310分离，可以穿过单元区域CELL的层间绝缘层2315，并且可以与第二输入/输出焊盘2305连接。
根据实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，非易失性存储器设备2400可以仅包括设置在第一基板2210上的第一输入/输出焊盘2205或者设置在第二基板2310上的第二输入/输出焊盘2305。可替代地，非易失性存储器设备2400可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘结合区域PA和位线结合区域BLBA中的每一个中，可以提供最上层金属层中的金属图案作为伪图案，或者可以不存在最上层金属层。
在外部焊盘结合区域PA中，在外围电路区域PERI的最上层金属层中，非易失性存储器设备2400可以包括下金属图案2273a，并且下金属图案2273a可以对应于形成在单元区域CELL的最上层金属层中的上金属图案2372a，并且可以具有与单元区域CELL的上金属图案2372a相同的形状。在外围电路区域PERI中，形成在外围电路区域PERI的最上层金属层中的下金属图案2273a可以不与接触点连接。如上所述，在外部焊盘结合区域PA中，可以在单元区域CELL的最上层金属层中形成上金属图案2372a，其中该上金属图案2372a对应于形成在外围电路区域PERI的最上层金属层中的下金属图案2273a并且具有与外围电路区域PERI的下金属图案2273a相同形状。
下结合金属2271b和2272b可以形成在字线结合区域WLBA中的第二金属层2240b上。在字线结合区域WLBA中，外围电路区域PERI的下结合金属2271b和2272b可以通过结合方式与单元区域CELL的上结合金属2371b和2372b电连接。
此外，在位线结合区域BLBA中，可以在单元区域CELL的最上层金属层中形成上金属图案2392，其中该上金属图案2392对应于形成在外围电路区域PERI的最上层金属层中的下金属图案2252并且具有与外围电路区域PERI的下金属图案2252相同的形状。在形成在单元区域CELL的最上层金属层中的上部金属图案2392上可以不形成接触点。
在实施例中，参考图1到图15描述的存储器单元阵列或存储器块可以包括在图19的单元区域CELL中。参考图1到图15描述的外围电路(例如，地址解码器、页面缓冲器电路、输入/输出电路、控制逻辑电路和固化电路)可以包括在外围电路区域PERI中。
如上所述，固化电路可以被包括在外围电路区域PERI中，并且可以执行参考图1到图15描述的固化操作。也就是说，可以向存储器单元区域CELL中的存储器块的多条字线施加固化电压。为了向所有字线施加电压，传统的非易失性存储器设备需要多个伪读取操作。相比之下，根据本公开的实施例的非易失性存储器设备可以通过一个固化命令向所有字线施加电压。也就是说，提供了能够降低命令开销并提高性能的非易失性存储器设备。
根据本公开的实施例，非易失性存储器设备可以通过固化命令向多条字线施加固化电压，因此，可以防止阈值电压降低。因此，提供了能够在不执行多个伪读取操作的情况下提高性能的非易失性存储器设备、包括该非易失性存储器设备的存储设备以及该存储设备的操作方法。
如本领域中的传统，可以根据执行所描述的一个或多个功能的块来描述和说明实施例。这些块在本文可以被称为单元或模块等，它们由模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子部件、有源电子部件、光学部件、硬连线电路等)物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以实施在一个或多个半导体芯片中，或者在支持诸如印刷电路板等的基板上实施。构成块的电路可以由专用硬件或处理器(例如，一个或多个编程的微处理器和相关联的电路)，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合来实现。实施例的每个块可以被物理地分成两个或更多个相互作用的和离散的块，而不脱离本公开的范围。同样，实施例的块可以物理地组合成更复杂的块，而不脱离本公开的范围。实施例的方面可以通过存储在非暂时性存储介质中并由处理器执行的指令来实现。
虽然已经参考本公开的实施例描述了本公开，但是对于本领域的普通技术人员来说明显的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种存储设备，包括：
非易失性存储器设备，包括与多条第一字线连接的第一存储器块；和
存储器控制器，通过多条数据线与所述非易失性存储器设备连接，其中：
所述存储器控制器被配置为：
在第一命令输入时段期间，通过所述多条数据线向所述非易失性存储器设备发送第一命令；
在地址输入时段期间通过所述多条数据线向所述非易失性存储器设备发送参数；以及
在第二命令输入时段期间通过所述多条数据线向所述非易失性存储器设备发送第二命令，并且
所述非易失性存储器设备被配置为响应于所述第一命令和所述第二命令，在第一时间期间基于所述参数向与所述第一存储器块连接的所有的所述多条第一字线施加导通电压。
2.根据权利要求1所述的存储设备，其中，所述非易失性存储器设备被配置为在所述第一时间期间通过就绪/忙碌线输出忙碌状态的就绪/忙碌信号。
3.根据权利要求1所述的存储设备，其中：
所述存储器控制器被配置为：
在第三命令输入时段期间通过所述多条数据线向所述非易失性存储器设备发送第一读取命令；
在第二地址输入时段期间通过所述多条数据线向所述非易失性存储器设备发送地址；以及
在第四命令输入时段期间通过所述多条数据线向所述非易失性存储器设备发送第二读取命令，
所述非易失性存储器设备被配置为响应于所述第一读取命令和所述第二读取命令，通过所述多条数据线输出对应于所述地址的数据，并且
所述第一读取命令和所述第二读取命令不同于所述第一命令和所述第二命令。
4.根据权利要求1所述的存储设备，其中：
所述非易失性存储器设备被配置为：
在第三命令输入时段期间通过所述多条数据线接收第一读取命令；
在第二地址输入时段期间通过所述多条数据线接收第一地址；
在第四命令输入时段期间通过所述多条数据线接收第二读取命令；
在第五命令输入时段期间通过所述多条数据线接收第三读取命令；
响应于在所述第五命令输入时段中接收到的所述第三读取命令，通过所述多条数据线输出对应于所述第一地址的第一数据；
在第六命令输入时段期间通过所述多条数据线接收所述第三读取命令；
响应于在所述第六命令输入时段中接收到的所述第三读取命令，通过所述多条数据线输出对应于第二地址的第二数据；
在第七命令输入时段期间通过所述多条数据线接收第四读取命令；以及
响应于所述第四读取命令，通过所述多条数据线输出对应于第三地址的第三数据，并且
所述第一读取命令至所述第四读取命令不同于所述第一命令和所述第二命令。
5.根据权利要求1所述的存储设备，其中：
所述非易失性存储器设备被配置为：
在第三命令输入时段期间通过所述多条数据线接收第一读取命令；
在第二地址输入时段期间通过所述多条数据线接收第一地址；
在第四命令输入时段期间通过所述多条数据线接收第二读取命令；
在第五命令输入时段期间通过所述多条数据线接收第一读取命令；
在第三地址输入时段期间通过所述多条数据线接收第二地址；
在第六命令输入时段期间通过所述多条数据线接收第三读取命令；
响应于在所述第六命令输入时段中接收到的所述第三读取命令，通过所述多条数据线输出对应于所述第一地址的第一数据；
在第七命令输入时段期间通过所述多条数据线接收所述第一读取命令；
在第四地址输入时段期间通过所述多条数据线接收第三地址；
在第八命令输入时段期间通过所述多条数据线接收所述第三读取命令；
响应于在所述第八命令输入时段中接收到的所述第三读取命令，通过所述多条数据线输出对应于所述第二地址的第二数据；
在第九命令输入时段期间通过所述多条数据线接收第四读取命令；以及
响应于所述第四读取命令，通过所述多条数据线输出对应于所述第三地址的第三数据，并且
所述第一读取命令至所述第四读取命令不同于所述第一命令和所述第二命令。
6.根据权利要求1所述的存储设备，其中：
当所述非易失性存储器设备没有在所述第一时间之后接收到另一命令时，所述非易失性存储器设备不通过所述多条数据线向所述存储器控制器输出数据，并且
当所述存储器控制器没有在所述第一时间之后发送另一命令时，所述存储器控制器不通过所述多条数据线向所述非易失性存储器设备输出数据。
7.根据权利要求1所述的存储设备，其中，在所述地址输入时段期间，命令锁存使能信号为逻辑低，地址锁存使能信号为逻辑高，并且所述参数与写入使能信号的上升沿同步地被发送到所述非易失性存储器设备。
8.根据权利要求1所述的存储设备，其中，在所述第一命令输入时段和所述第二命令输入时段期间，命令锁存使能信号为逻辑高，地址锁存使能信号为逻辑低，并且所述第一命令和所述第二命令中的每个命令与写入使能信号的上升沿同步地被发送到所述非易失性存储器设备。
9.根据权利要求1所述的存储设备，其中，所述参数在写入使能信号的5个周期期间被发送到所述非易失性存储器设备。
10.一种非易失性存储器设备，包括：
存储器单元阵列，包括多个存储器块；
控制逻辑电路，被配置为从外部设备接收命令；和
地址解码器，通过多条字线与所述存储器单元阵列连接，并且被配置为在接收命令的所述控制逻辑电路的控制下，向与所述多个存储器块连接的所述多条字线施加导通电压。
11.根据权利要求10所述的非易失性存储器设备，其中：
所述控制逻辑电路被配置为从所述外部设备接收参数，并且
所述控制逻辑电路基于所述参数控制所述地址解码器，使得所述导通电压被施加到与所述多个存储器块的一部分连接的所述多条字线。
12.根据权利要求11所述的非易失性存储器设备，其中所述参数包括关于平面的信息、关于起始块地址的信息、关于存储器块的数量的信息、关于导通电压电平的信息以及关于预充电时间的信息。
13.根据权利要求12所述的非易失性存储器设备，其中：
当关于所述导通电压电平的信息指示默认电平时，所述导通电压的电平对应于给定电平，并且
当关于所述导通电压电平的信息指示特定电平时，所述导通电压的电平对应于所述特定电平。
14.根据权利要求12所述的非易失性存储器设备，其中：
当关于所述预充电时间的所述信息指示默认时间时，所述地址解码器在给定时间期间向所述多条字线施加所述导通电压，并且
当关于所述预充电时间的所述信息指示特定时间时，所述地址解码器在所述特定时间期间向所述多条字线施加所述导通电压。
15.根据权利要求11所述的非易失性存储器设备，其中：
所述存储器单元阵列包括第一平面和第二平面，
所述第一平面包括所述多个存储器块当中的第一存储器块，并且所述第二平面包括所述多个存储器块当中的第二存储器块，
所述参数包括对应于所述第一平面的第一平面位和对应于所述第二平面的第二平面位，
基于所述第一平面位，所述控制逻辑电路控制所述地址解码器，使得所述导通电压被施加到与包括在所述第一平面中的所述第一存储器块连接的所有字线，并且
基于所述第二平面位，所述控制逻辑电路控制所述地址解码器，使得所述导通电压被施加到与包括在所述第二平面中的所述第二存储器块连接的所有字线。
16.根据权利要求10所述的非易失性存储器设备，其中：
所述存储器单元阵列包括多个单元串，
所述多个单元串中的每个单元串包括接地选择晶体管、存储器单元和串选择晶体管，
所述地址解码器通过多条接地选择线与所述多个单元串的接地选择晶体管连接，通过所述多条字线与所述多个单元串的存储器单元连接，并且通过多条串选择线与所述多个单元串的串选择晶体管连接，并且
所述地址解码器被配置为在接收所述命令的所述控制逻辑电路的控制下将所述导通电压施加到所述多个串选择线和所述多个接地选择线。
17.一种存储设备的操作方法，所述存储设备包括包含多个存储器块的非易失性存储器设备和存储器控制器，所述方法包括：
由所述存储器控制器在第一命令输入时段期间通过多条数据线向所述非易失性存储器设备发送第一命令；
由所述存储器控制器在所述第一命令输入时段之后的地址输入时段期间通过所述多条数据线向所述非易失性存储器设备发送参数；
由所述存储器控制器在所述地址输入时段之后的第二命令输入时段期间通过所述多条数据线向所述非易失性存储器设备发送第二命令；
由所述存储器控制器在所述第二命令输入时段之后的第一时间期间通过就绪/忙碌线接收忙碌状态的就绪/忙碌信号；以及
由所述非易失性存储器设备响应于所述第一命令和所述第二命令向与所述多个存储器块连接的所有字线施加导通电压。
18.根据权利要求17所述的方法，还包括在所述第一命令输入时段之前加载时间戳。
19.根据权利要求18所述的方法，其中：
所述时间戳的加载包括：
由所述存储器控制器在第三命令输入时段期间通过所述多条数据线向所述非易失性存储器设备发送获取特征命令；
由所述存储器控制器在所述第三命令输入时段之后的第二地址输入时段期间通过所述多条数据线向所述非易失性存储器设备发送特征地址；以及
由所述非易失性存储器设备在所述第二地址输入时段之后的数据输出时段期间通过所述多条数据线向所述存储器控制器发送特征信息，并且
所述特征地址指示存储所述时间戳的空间，并且所述特征信息包括关于所述时间戳的信息。
20.根据权利要求17所述的方法，还包括在所述第二命令输入时段之后的所述第一时间之后用当前时间更新时间戳。
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