CN114495781B - 像素驱动结构及其驱动方法和制备方法、阵列基板 - Google Patents

Abstract

本发明提供一种像素驱动结构及其驱动方法和制备方法、阵列基板，属于显示技术领域，其可至少部分解决现有的高频显示装置的驱动信号传输慢的问题。本发明的一种像素驱动结构，包括：像素驱动单元、开关单元和集成芯片单元；像素驱动单元的输入端通过开关单元与集成芯片单元的输出端耦接，以使集成芯片单元能够向像素驱动单元提供驱动信号；开关单元包括第一开关子单元和与第一开关子单元并联的第二开关子单元，第一开关子单元的控制端连接第一控制端，第二开关子单元的控制端连接第二控制端，开关单元配置为响应于第一控制端和第二控制端的信号控制像素驱动单元的输入端与集成芯片单元的输出端之间的通断。

Description

像素驱动结构及其驱动方法和制备方法、阵列基板

技术领域

本发明属于显示技术领域，具体涉及一种像素驱动结构及其驱动方法和制备方法、阵列基板。

背景技术

随着显示技术的不断发展以及用户需求的不断提升，高频显示装置得到越来越广泛的应用。现有技术的高频显示装置在显示过程中的刷新频率比较大，如120HZ，因此，为了保证高频显示装置的显示效果，需要让位于高频显示装置的集成芯片能够快速的给高频显示装置的像素驱动电路提供信号。

然而，为了保证高频显示装置的窄边框结构，集成芯片的结构不能过大，因此，亟需一种由现有的集成芯片快速给像素驱动电路提供信号的像素驱动结构，以适用于高频窄边框显示装置。

发明内容

本发明至少部分解决现有的高频显示装置的驱动信号传输慢的问题，提供一种可提高驱动信号传输速度的像素驱动结构。

解决本发明技术问题所采用的技术方案是一种像素驱动结构，包括：像素驱动单元、开关单元和集成芯片单元；所述像素驱动单元的输入端通过所述开关单元与所述集成芯片单元的输出端耦接，以使所述集成芯片单元能够向所述像素驱动单元提供驱动信号；所述开关单元包括第一开关子单元和与所述第一开关子单元并联的第二开关子单元，所述第一开关子单元的控制端连接第一控制端，所述第二开关子单元的控制端连接第二控制端，所述开关单元配置为响应于所述第一控制端和所述第二控制端的信号控制所述像素驱动单元的输入端与所述集成芯片单元的输出端之间的通断。

进一步优选的是，所述第一开关子单元包括：第一晶体管，所述第一晶体管的栅极与第一控制端耦接，所述第一晶体管的第一极与所述集成芯片单元的输出端耦接，所述第一晶体管的第二极与像素驱动单元的输入端耦接；所述第二开关子单元包括：第二晶体管，所述第二晶体管的栅极与第二控制端耦接，所述第二晶体管的第一极与所述集成芯片单元的输出端耦接，所述第二晶体管的第二极与像素驱动单元的输入端耦接。

进一步优选的是，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；或者，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

进一步优选的是，所述集成芯片单元的输出端通过走线与所述第一晶体管的第一极或所述第二晶体管的第一极耦接，所述走线与所述第一晶体管或所述第二晶体管的栅极同层设置。

解决本发明技术问题所采用的技术方案是一种像素驱动结构的驱动方法，基于上述的像素驱动结构，所述方法包括：向第一控制端输入第一导通信号，向第二导通端输入第二导通信号，以控制第一开关子单元和第二开关子单元导通。

解决本发明技术问题所采用的技术方案是一种阵列基板，包括上述的像素驱动结构；所述阵列基板具有显示区和位于所述显示区周边的非显示区，所述像素驱动结构的像素驱动单元位于所述显示区，所述像素驱动结构的集成芯片单元位于所述非显示区。

解决本发明技术问题所采用的技术方案是一种像素驱动结构的制备方法，基于上述的像素驱动结构，所述制备方法包括：在基底上分别形成第一开关子单元和与所述第一开关子单元并联的第二开关子单元，以使集成芯片单元能够通过第一开关子单元和第二开关子单元向像素驱动单元提供驱动信号。

进一步优选的是，所述在基底上分别形成第一开关子单元和与所述第一开关子单元并联的第二开关子单元包括：在所述基底上形成第一有源层和第二有源层；在所述第一有源层和第二有源层远离所述基底的一侧形成第一栅极金属层；在第一掩膜的作用下对所述第一栅极金属层进行图案化处理，以形成第一栅极、第二栅极金属层和走线，所述第一栅极为第一晶体管的栅极，所述第二栅极金属层至少覆盖所述第二有源层；对所述未被所述第一栅极覆盖的所述第一有源层的部分进行第一高掺杂；在所述第一栅极、第二栅极金属层和走线远离所述基底的一侧形成保护胶层，所述保护胶层覆盖所述第一有源层、第二晶体管的栅极和走线；以所述保护胶层为掩膜对所述第二栅极金属层进行图案化处理，以形成第二栅极，所述第二栅极用于形成第二晶体管的栅极；对所述未被所述第二栅极覆盖的所述第二有源层的部分进行第二高掺杂；形成第一晶体管的第一源漏极和第二晶体管的第二源漏极。

进一步优选的是，所述对所述未被所述第二栅极覆盖的所述第二有源层的部分进行第二高掺杂和所述形成第一晶体管的第一源漏极和第二晶体管的第二源漏极之间还包括：在第二掩膜的作用下对所述第二栅极进行图案化处理，以形成第三栅极，所述第三栅极的宽度小于所述第二栅极的宽度；对所述未被所述第三栅极覆盖的所述第二有源层的部分进行第二低掺杂。

进一步优选的是，所述形成第一晶体管的第一源漏极和第二晶体管的第二源漏极包括：在所述第一源漏极和第二源漏极远离所述基底的一侧形成绝缘层，并在所述绝缘层形成多个过孔；在所述绝缘层远离所述基底的一侧形成第一源漏极和第二源漏极，所述第一源漏极通过所述过孔与所述第一有源层连接，第二源漏极通过所述过孔与所述第二有源层连接，所述第一源漏极和第二源漏极分别通过所述过孔与所述走线连接。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为本发明的实施例的一种像素驱动结构的结构示意图；

图2为本发明的实施例的一种像素驱动结构的时序图；

图3为本发明的实施例的一种像素驱动结构的版图示意图；

图4a为本发明的实施例的一种像素驱动结构的制备过程的结构示意图图；

图4b为图4a中A-A截面的示意图；

图5a为本发明的实施例的一种像素驱动结构的制备过程的结构示意图图；

图5b为图5a中B-B截面的示意图；

图6a为本发明的实施例的一种像素驱动结构的制备过程的结构示意图图；

图6b为图6a中C-C截面的示意图；

图7为本发明的实施例的一种像素驱动结构的结构示意图；

其中，附图标记为：1、像素驱动单元；2、集成芯片单元；3、开关单元；31、第一开关子单元；32、第二开关子单元；T1、第一晶体管；T2、第二晶体管；31a、第一有源层；31b、第一栅极；31c、第一源漏极；32a、第二有源层；32b、第二栅极金属层；32c、第三栅极；32d、第二源漏极；4、走线；5、基底；6、保护胶层；71、第一导线；72、第二导线；Data_out、集成芯片单元的输出端；Data_in、像素驱动单元的输入端；MUX_P、第一控制端；MUX_N、第二控制端。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

在本发明中，两结构“同层设置”是指二者是由同一个材料层形成的，故它们在层叠关系上处于相同层中，但并不代表它们与基底间的距离相等，也不代表它们与基底间的其它层结构完全相同。

在本发明中，“构图工艺”是指形成具有特定的图形的结构的步骤，其可为光刻工艺，光刻工艺包括形成材料层、涂布光刻胶、曝光、显影、刻蚀、光刻胶剥离等步骤中的一步或多步；当然，“构图工艺”也可为压印工艺、喷墨打印工艺等其它工艺。

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在相关技术中，显示装置的连接像素驱动单元和集成芯片单元的开关单元通常为一个开关晶体管。然而，在高频率显示装置中，上述结构并不能够使得集成芯片单元快速的将驱动信号传输至像素驱动单元中，以适应高频率显示。

为解决相关技术中存在的至少之一的技术问题，本公开技术方案提供了一种像素驱动结构及其驱动方法和制备方法、阵列基板。

实施例1：

如图1至图7所示，本实施例提供一种像素驱动结构，包括：像素驱动单元1、开关单元3和集成芯片单元2；

像素驱动单元1的输入端Data_in通过开关单元3与集成芯片单元2的输出端Data_out耦接，以使集成芯片单元2能够向像素驱动单元1提供驱动信号；

开关单元3包括第一开关子单元31和与第一开关子单元31并联的第二开关子单元32，第一开关子单元31的控制端连接第一控制端MUX_P，第二开关子单元32的控制端连接第二控制端MUX_N，开关单元3配置为响应于第一控制端MUX_P和第二控制端MUX_N的信号控制像素驱动单元1的输入端Data_in与集成芯片单元2的输出端Data_out之间的通断。

其中，像素驱动单元1用于驱动发光单元发光，以实现具有该像素驱动结构的显示装置的显示。集成芯片单元2用于给像素驱动单元1提供信号，以使该显示装置能够显示不同图像的画面。

而开关单元3作为导通或断开像素驱动单元1和集成芯片单元2之间通路的开关。具体的，开关单元3由并联的第一开关子单元31和第二开关子单元32形成。

本实施例的像素驱动结构中，开关单元3由并联的第一开关子单元31和第二开关子单元32形成，与现有技术(开关单元3为一个晶体管)相比，本实施例的开关单元3导通时能够更加快速将来自集成芯片单元2的驱动信号传输至像素驱动单元1中，以使在像素驱动单元1的作用下显示装置能够正常显示，尤其适用于高频显示装置，如120HZ的显示装置。

具体的，第一开关子单元31包括：第一晶体管T1，第一晶体管T1的栅极与第一控制端MUX_P耦接，第一晶体管T1的第一极与集成芯片单元2的输出端Data_out耦接，第一晶体管T1的第二极与像素驱动单元1的输入端Data_in耦接；第二开关子单元32包括：第二晶体管T2，第二晶体管T2的栅极与第二控制端MUX_N耦接，第二晶体管T2的第一极与集成芯片单元2的输出端Data_out耦接，第二晶体管T2的第二极与像素驱动单元1的输入端Data_in耦接。

优选的，第一晶体管T1为N型晶体管，第二晶体管T2为P型晶体管；或者，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管。

其中，也就是说第一晶体管T1与第二晶体管T2的类型不同，以下以第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管为例进行说明。

当第一晶体管T1为N型晶体管，第二晶体管T2为P型晶体管，为了使得第一晶体管T1和第二晶体管T2同时导通，则第一控制端MUX_P和第二控制端MUX_N的控制信号也不同。例如，当第一控制端MUX_P的电压为-8V、第二控制端MUX_N的电压为+8V时，第一晶体管T1和第二晶体管T2同时关断，此时集成芯片单元2不向像素驱动单元1提供驱动信号；当第一控制端MUX_P的电压为+8V、第二控制端MUX_N的电压为-8V时，第一晶体管T1和第二晶体管T2同时导通，此时集成芯片单元2能够向像素驱动单元1快速提供驱动信号。

本实施例的开关单元3(CMOS MUX)与现有技术(开关单元3为一个晶体管NMOSMUX)相比可以更快的传输集成芯片单元2的驱动信号，如正负数据(data)信号。具体的，现有技术中当驱动信号为正数据(data)信号时，晶体管(N型)的栅源压差小，传输速度慢；而对于本实施例的开关单元3而言，当驱动信号为正数据(data)信号时，第一晶体管T1导通后可流过很大的电流，从而加快驱动信号的传播速度，以实现对像素驱动单元1的快速充电。

优选的，集成芯片单元2的输出端Data_out通过走线4与第一晶体管T1的第一极或第二晶体管T2的第一极耦接，走线4与第一晶体管T1或第二晶体管T2的栅极同层设置。

其中，如图3所示(图3中包括两组开关单元3)，走线4的一端与第二晶体管T2的第一极连接，并且走线4的另一端与集成芯片单元2的输出端连接，即该走线4配置于将集成芯片单元2和开关单元3连接。需要说明的是，也可以是走线4与第一晶体管T1的第二极连接。

本实施例中，通过将走线4与第一晶体管T1或第二晶体管T2的栅极同层设置，不仅可以在不用增大非显示区的面积将开关单元3与集成芯片单元2连接，从而可实现显示装置的窄边框，而且能够使得该像素驱动结构的制备方法简单，从而可减少制备成本。

本实施还提供一种像素驱动结构的驱动方法，基于上述的像素驱动结构，方法包括：向第一控制端MUX_P输入第一导通信号，向第二控制端MUX_N输入第二导通信号，以控制第一开关子单元31和第二开关子单元32导通。

其中，由于第一晶体管T1和第二晶体管T2为不同类型的晶体管，为了使得第一晶体管T1和第二晶体管T2同时导通或者关断，则第一控制端MUX_P和第二控制端MUX_N的控制信号也不同。

例如，如图2所示，当第一控制端MUX_P的电压为-8V、第二控制端MUX_N的电压为+8V时，第一晶体管T1和第二晶体管T2同时关断，此时集成芯片单元2不向像素驱动单元1提供驱动信号；当第一控制端MUX_P的电压为+8V、第二控制端MUX_N的电压为-8V时，第一晶体管T1和第二晶体管T2同时导通，此时集成芯片单元2能够向像素驱动单元1快速提供驱动信号。

本实施还提供一种阵列基板，包括上述的像素驱动结构；阵列基板具有显示区和位于显示区周边的非显示区，像素驱动结构的像素驱动单元1位于显示区，像素驱动结构的集成芯片单元2位于非显示区。

此外，开关单元3可设置在显示区，也可设置在非显示区，优选的，开关单元3可设置在显示区，这样可尽可能的保证阵列基板的边框较窄，以形成窄边框的显示装置。

本实施例的阵列基板中，开关单元3由并联的第一开关子单元31和第二开关子单元32形成，与现有技术(开关单元3为一个晶体管)相比，本实施例的开关单元3导通时能够更加快速将来自集成芯片单元2的驱动信号传输至像素驱动单元1中，以使在像素驱动单元1的作用下显示装置能够正常显示，尤其适用于高频显示装置，如120HZ的显示装置。

具体的，该显示基板可为液晶显示面板、有机发光二极管(OLED)显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

实施例2：

如图1至图7所示，本实施例提供一种像素驱动结构的制备方法，基于实施例1中的像素驱动结构，该制备方法包括：

在基底5上分别形成第一开关子单元31和与第一开关子单元31并联的第二开关子单元32，以使集成芯片单元2能够通过第一开关子单元31和第二开关子单元32向像素驱动单元1提供驱动信号。

具体的，该制备方法包括：

S11、如图4a和图4b所示，在基底5上形成第一有源层31a和第二有源层32a(poly)。

其中，首先在基底5上形成有源材料层；随后再对有源材料层进行图案化处理，形成第一有源层31a和第二有源层32a；最后对第一有源层31a和第二有源层32a分别做第一次掺杂(Vth doping)。

需要说明的是，形成第一有源层31a和第二有源层32a之后还包括：在第一有源层31a和第二有源层32a上分别形成覆盖第一有源层31a和第二有源层32a的栅极绝缘层(Gateinsulator)。

S12、在第一有源层31a和第二有源层32a远离基底5的一侧形成第一栅极金属层(gate)。

其中，第一栅极金属层可将第一开关子单元31和与第一开关子单元31所在的区域均覆盖。

需要说明的是，采用溅射(sputter)工艺沉积形成第一栅极金属层。

S13、如图4a和图4b所示，在第一掩膜的作用下对第一栅极金属层进行图案化处理，以形成第一栅极31b、第二栅极金属层32b和走线4(fanout)，第一栅极31b为第一晶体管T1的栅极，第二栅极金属层32b至少覆盖第二有源层32a。

其中，第二栅极金属层32b至少覆盖第二有源层32a是为了在后一步骤中对第一有源层31a进行第一高掺杂时，第二栅极金属层32b能够保护第二有源层32a不受第一高掺杂的影响。

需要说明的是，该步骤的图案化处理具体可为干法刻蚀，也可以是其他适合的图案化处理工艺。

S14、对未被第一栅极31b覆盖的第一有源层31a的部分进行第一高掺杂(pdoping)。

其中，也就是说第一有源层31a被第一栅极31b覆盖的区域为第一晶体管T1的沟道区。

需要说明的是，第一高掺杂可为高B+离子掺杂。

S15、如图5a和图5b所示，在第一栅极31b、第二栅极金属层32b和走线4远离基底5的一侧形成保护胶层6(PR胶)，保护胶层6覆盖第一有源层31a、第二晶体管T2的栅极和第一有源层31a。

其中，保护胶层6不仅为用于形成下一步骤的第二栅极的掩膜版，而且将第一有源层31a和走线4覆盖以避免之后的第二高掺杂对第一有源层31a和走线4的影响。

S16、以保护胶层6为掩膜对第二栅极金属层32b进行图案化处理，以形成第二栅极，第二栅极用于形成第二晶体管T2的栅极。

S17、对未被第二栅极覆盖的第二有源层32a的部分进行第二高掺杂(n doping)。

需要说明的是，第二高掺杂可为高P+离子掺杂。

S18、如图6a和图6b所示，在第二掩膜的作用下对第二栅极进行图案化处理，以形成第三栅极32c，第三栅极32c的宽度小于第二栅极的宽度。

需要说明的是，该步骤的图案化处理具体可为干法刻蚀，也可以是其他适合的图案化处理工艺。

S19、对未被第三栅极32c覆盖的第二有源层32a的部分进行第二低掺杂(LDDdoping)。

S20、如图6a和图6b所示，形成第一晶体管T1的第一源漏极31c和第二晶体管T2的第二源漏极32d。

具体的，S201、在第一源漏极31c和第二源漏极32d远离基底5的一侧形成绝缘层，并在绝缘层形成多个过孔(ild)。

S202、在绝缘层远离基底5的一侧形成第一源漏极31c和第二源漏极32d(sd金属)，第一源漏极31c通过过孔与第一有源层31a连接，第二源漏极32d通过过孔与第二有源层32a连接，第一源漏极31c和第二源漏极32d分别通过过孔与走线4连接，最终形成第一晶体管T1和第二晶体管T2。

此外，在S20之后还包括形成其他导线层和绝缘层的步骤，此处不一一赘述。

本实施例的像素驱动结构的制备方法中，通过保护胶层6的设置可形成第二晶体管T2的栅极和有源层，并且可以避免对第一晶体管T1的影响，从而使得形成并联的第一晶体管T1和第二晶体管T2的制备过程简便，进而提高制备效率和节约制备成本。

需要说明的是，在形成其他导线(tpm fanout)结构的过程中，保护胶层6也可作为这些导线的掩膜版。掩膜版覆盖所要形成导线的区域，且第一导线和第二导线连接的部分交叠(形成拼接台阶)，如图7所示，图中a大于5μm，b大于5μm，以保证最终形成的导线，不被多次图案化处理所影响，以符合导线形状的要求，如避免因两次曝光发生导线断开等现象。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种像素驱动结构，其特征在于，包括：像素驱动单元、开关单元和集成芯片单元；

所述像素驱动单元的输入端通过所述开关单元与所述集成芯片单元的输出端耦接，以使所述集成芯片单元能够向所述像素驱动单元提供驱动信号；

所述开关单元包括第一开关子单元和与所述第一开关子单元并联的第二开关子单元，所述第一开关子单元的控制端连接第一控制端，所述第二开关子单元的控制端连接第二控制端，所述开关单元配置为响应于所述第一控制端和所述第二控制端的信号控制所述像素驱动单元的输入端与所述集成芯片单元的输出端之间的通断；

所述第一开关子单元包括：第一晶体管，所述第一晶体管的栅极与第一控制端耦接，所述第一晶体管的第一极与所述集成芯片单元的输出端耦接，所述第一晶体管的第二极与像素驱动单元的输入端耦接；

所述第二开关子单元包括：第二晶体管，所述第二晶体管的栅极与第二控制端耦接，所述第二晶体管的第一极与所述集成芯片单元的输出端耦接，所述第二晶体管的第二极与像素驱动单元的输入端耦接。

2.根据权利要求1所述的像素驱动结构，其特征在于，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；

或者，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

3.根据权利要求1所述的像素驱动结构，其特征在于，所述集成芯片单元的输出端通过走线与所述第一晶体管的第一极或所述第二晶体管的第一极耦接，所述走线与所述第一晶体管或所述第二晶体管的栅极同层设置。

4.一种像素驱动结构的驱动方法，其特征在于，基于权利要求1至3中任意一项所述的像素驱动结构，所述方法包括：

向第一控制端输入第一导通信号，向第二控制端输入第二导通信号，以控制第一开关子单元和第二开关子单元导通。

5.一种阵列基板，其特征在于，包括权利要求1至3中任意一项所述的像素驱动结构；

所述阵列基板具有显示区和位于所述显示区周边的非显示区，所述像素驱动结构的像素驱动单元位于所述显示区，所述像素驱动结构的集成芯片单元位于所述非显示区。

6.一种像素驱动结构的制备方法，其特征在于，基于权利要求1至3中任意一项所述的像素驱动结构，所述制备方法包括：

在基底上分别形成第一开关子单元和与所述第一开关子单元并联的第二开关子单元，以使集成芯片单元能够通过第一开关子单元和第二开关子单元向像素驱动单元提供驱动信号。

7.根据权利要求6所述的像素驱动结构的制备方法，其特征在于，基于权利要求1至3中任意一项所述的像素驱动结构，所述在基底上分别形成第一开关子单元和与所述第一开关子单元并联的第二开关子单元包括：

在所述基底上形成第一有源层和第二有源层；

在所述第一有源层和第二有源层远离所述基底的一侧形成第一栅极金属层；

在第一掩膜的作用下对所述第一栅极金属层进行图案化处理，以形成第一栅极、第二栅极金属层和走线，所述第一栅极为第一晶体管的栅极，所述第二栅极金属层至少覆盖所述第二有源层；

对未被所述第一栅极覆盖的所述第一有源层的部分进行第一高掺杂；

在所述第一栅极、第二栅极金属层和走线远离所述基底的一侧形成保护胶层，所述保护胶层覆盖所述第一有源层、第二晶体管的栅极和走线；

以所述保护胶层为掩膜对所述第二栅极金属层进行图案化处理，以形成第二栅极，所述第二栅极用于形成第二晶体管的栅极；

对所述未被所述第二栅极覆盖的所述第二有源层的部分进行第二高掺杂；

形成第一晶体管的第一源漏极和第二晶体管的第二源漏极。

8.根据权利要求7所述的像素驱动结构的制备方法，其特征在于，所述对所述未被所述第二栅极覆盖的所述第二有源层的部分进行第二高掺杂和所述形成第一晶体管的第一源漏极和第二晶体管的第二源漏极之间还包括：

在第二掩膜的作用下对所述第二栅极进行图案化处理，以形成第三栅极，所述第三栅极的宽度小于所述第二栅极的宽度；

对所述未被所述第三栅极覆盖的所述第二有源层的部分进行第二低掺杂。

9.根据权利要求7所述的像素驱动结构的制备方法，其特征在于，所述形成第一晶体管的第一源漏极和第二晶体管的第二源漏极包括：

在所述第一源漏极和第二源漏极远离所述基底的一侧形成绝缘层，并在所述绝缘层形成多个过孔；

在所述绝缘层远离所述基底的一侧形成第一源漏极和第二源漏极，所述第一源漏极通过所述过孔与所述第一有源层连接，第二源漏极通过所述过孔与所述第二有源层连接，所述第一源漏极和第二源漏极分别通过所述过孔与所述走线连接。