CN114400215A - 低阻硅化物互联三维多层存储器及制备方法 - Google Patents

低阻硅化物互联三维多层存储器及制备方法 Download PDF

Info

Publication number
CN114400215A
CN114400215A CN202111451938.1A CN202111451938A CN114400215A CN 114400215 A CN114400215 A CN 114400215A CN 202111451938 A CN202111451938 A CN 202111451938A CN 114400215 A CN114400215 A CN 114400215A
Authority
CN
China
Prior art keywords
low
memory
layer
insulating
dividing groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111451938.1A
Other languages
English (en)
Inventor
彭泽忠
王苛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Pbm Technology Ltd
Original Assignee
Chengdu Pbm Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Pbm Technology Ltd filed Critical Chengdu Pbm Technology Ltd
Priority to CN202111451938.1A priority Critical patent/CN114400215A/zh
Priority to PCT/CN2022/082219 priority patent/WO2023097935A1/zh
Publication of CN114400215A publication Critical patent/CN114400215A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

低阻硅化物互联三维多层存储器及制备方法，涉及半导体存储器技术。本发明包括底层电路部分以及设置于底层电路部分上方的基础结构体，所述基础结构体由曲线状分割槽分为彼此独立的两个指叉结构，所述基础结构体包括自下向上交错重叠的第一导电介质层和绝缘介质层，曲线状分割槽内并列设置有至少3个存储单元孔，每个存储单元孔内设置有一个垂直电极，相邻两个存储单元孔之间为绝缘隔离柱；所述第一导电介质层包括上下重叠的低阻半导体层和低阻硅化物层；在低阻硅化物层内、靠近存储介质的区域，设置有绝缘区，所述绝缘区将低阻硅化物层内的低阻硅化物隔离于存储介质。本发明有利于存储器更为稳定的工作。

Description

低阻硅化物互联三维多层存储器及制备方法
技术领域
本发明涉及半导体存储器技术。
背景技术
现有技术的三维存储器采用低阻半导体作为各层中的互联线，其缺陷是，半导体的电阻率较大，尤其当水平导线的长度往往在数百、数千个微米及以上数量级时，低阻半导体形成的互连线对存储器读写的影响会很大。
金属硅化物的应用可通过降低互联线电阻和接触电阻，来改善电路互联。然而，在以往已公开的3D多层堆叠器件中无法在水平导线低阻半导体层上应用低阻硅化物，因为这种设置将导致低阻硅化物与存储介质之间存在多余的连接，这将使得与硅化物接触的存储介质也被编程。以反熔丝存储介质为例，其结果是存储介质击穿后，本应由水平P型(或N型)半导体层和垂直N型(或P型)半导体形成的功能性PN结二极管被水平P型(或N型)半导体层上的硅化物和垂直N型(或P型)半导体形成的多余连接短路，从而改变存储单元器件的读写性能特性。
发明内容
本发明所要解决的技术问题是，提供一种采用低阻硅化物作为互联线的三维多层存储器，具有低串联电阻特性。
本发明还提供一种低阻硅化物互联三维多层存储器的制备方法，除所制备得到的存储器具有上述优点以外，还具有工艺简化、成品率高的优点。
本发明解决所述技术问题采用的技术方案是：
低阻硅化物互联三维多层存储器，包括底层电路部分以及设置于底层电路部分上方的基础结构体，所述基础结构体由曲线状分割槽分为彼此独立的两个指叉结构，分别称为第一指叉结构和第二指叉结构，所述基础结构体包括自下向上交错重叠的第一导电介质层和绝缘介质层，曲线状分割槽内并列设置有至少3个存储单元孔，每个存储单元孔内设置有一个垂直电极，相邻两个存储单元孔之间为绝缘隔离柱；
第一导电介质层内包括低阻半导体，垂直电极和指叉结构的低阻半导体以及二者之间的存储介质形成存储器结构。
所述存储器为PN结型半导体存储器、肖特基半导体存储器、阻变存储器、磁变存储器、相变存储器或铁电存储器；
所述存储介质为绝缘介质；
所述第一导电介质层包括上下重叠的低阻半导体层和低阻硅化物层；
在低阻硅化物层内、靠近存储介质的区域，设置有绝缘区，所述绝缘区将低阻硅化物层内的低阻硅化物隔离于存储介质。
进一步的，所述垂直电极与存储介质之间设置有缓冲层。所述低阻硅化物为金属硅化物；所述低阻半导体层为重掺杂多晶硅。
本发明的低阻硅化物互联三维多层存储器的制备方法包括下述步骤：
1)形成基础结构体：以第一导电介质层和绝缘介质层交错重叠的方式，设置预定层数的第一导电介质层和绝缘介质层，形成基础结构体；
2)对基础结构体开槽：在基础结构体上开设一道自顶层到底层贯穿的曲线状分割槽，由此分割槽将基础结构体分割为两个交错且相互分离的指叉结构；
3)在分割槽内设置预定数量的存储单元孔，相邻存储单元孔之间为绝缘介质，存储单元孔内设置垂直电极，垂直电极和指叉结构之间为存储介质层；垂直电极、存储介质和第一导电介质的材料为符合预设的存储器所需的材料，所述存储器为PN结型半导体存储器、肖特基半导体存储器、阻变存储器、磁变存储器、相变存储器或铁电存储器；
所述步骤1)中，所述第一导电介质层包括上下重叠的低阻半导体层和低阻硅化物层；
所述步骤2)之后、步骤3)之前，还有下述步骤：
A)在分割槽内壁，对金属硅化物层进行刻蚀，形成凹槽；
B)以绝缘材料填充步骤A形成的凹槽。
所述步骤3)中，所述存储单元孔为穿透基础结构体的通孔。
进一步的，所述步骤B)为：以绝缘材料填充步骤2)形成的分割槽和步骤A形成的凹槽；
所述步骤3)为：
3.1纵向刻蚀填充的绝缘介质至暴露分割槽内壁，形成沿分割槽排列的存储单元孔，相邻存储单元孔之间为绝缘材料；
3.2在存储单元孔的内壁沉积绝缘材料作为存储介质；
3.3在存储单元孔的内壁沉积缓冲材料；
3.4清除存储单元孔底部区域的绝缘材料和缓冲材料，暴露底部电路；
3.5在存储单元孔内填充垂直电极材料。
或者，
所述步骤B)为：以绝缘材料各向同性地沉积于分割槽内壁，以填充步骤A形成的凹槽；
所述步骤3)为：
3.1清除覆盖于分割槽内壁的绝缘材料，保留填充于凹槽内的绝缘材料；
3.2在分割槽的内壁沉积绝缘材料作为存储介质；
3.3在分割槽的内壁沉积缓冲材料；
3.4清除分割槽对应于底部区域对应于电路连接点位置的绝缘材料和缓冲材料，暴露底部电路；
3.5分割槽内填充垂直电极材料；
3.6纵向刻蚀分割槽内填充的垂直电极材料，形成由隔离孔分隔的各个独立的垂直电极；
3.7绝缘材料填充隔离孔。
本发明的有益效果是，本发明的存储器存储密度高，层内互联电阻和接触电阻都更低，有利于存储器更为稳定的工作。本发明的制备方法工艺成本低，成品率高。
附图说明
图1为基础结构体的立体示意图。
图2为本发明的原型结构体的俯视示意图。
图3为本发明的原型结构体的正视方向剖视示意图。
图4为开设了曲线分割槽的原型结构体俯视方向示意图。
图5为开设了曲线分割槽的原型结构体A--A'方向剖视示意图。
图6为实施例1的步骤A3在原型结构体俯视方向示意图。
图7为实施例1步骤A3在原型结构体A--A'方向剖视示意图。
图8为实施例1的步骤A4在原型结构体俯视方向示意图。
图9为实施例1步骤A4在原型结构体A--A'方向剖视示意图。
图10为实施例1的步骤A5在原型结构体俯视方向示意图。
图11为实施例1步骤A5在原型结构体A--A'方向剖视示意图。
图12为实施例1的步骤A6在原型结构体俯视方向示意图。
图13为实施例1步骤A6在原型结构体A--A'方向剖视示意图。
图14为实施例1的步骤A7在原型结构体俯视方向示意图。
图15为实施例1步骤A7在原型结构体A--A'方向剖视示意图。
图16为实施例1的步骤A8在原型结构体俯视方向示意图。
图17为实施例1步骤A8在原型结构体A--A'方向剖视示意图。
图18为实施例2的步骤B5在原型结构体A--A'方向剖视示意图。
图19为实施例3步骤C3在原型结构体A--A'方向剖视示意图。
图20为实施例3的步骤C4在原型结构体俯视方向示意图。
图21为实施例3步骤C4在原型结构体A--A'方向剖视示意图。
图22为实施例3的步骤C5在原型结构体俯视方向示意图。
图23为实施例3步骤C5在原型结构体A--A'方向剖视示意图。
图24为实施例3的步骤C6在原型结构体A--A'方向剖视示意图。
图25为实施例3步骤C7在原型结构体A--A'方向剖视示意图。
图26为实施例3的步骤C7在原型结构体俯视方向示意图。
图27为实施例4的步骤D6在原型结构体俯视方向示意图。
图28为实施例4的步骤D6在原型结构体A--A'方向剖视示意图。
图29为实施例4的步骤D7在原型结构体俯视方向示意图。
图30为实施例4的步骤D8在原型结构体俯视方向示意图。
具体实施方式
理想状态下，刻蚀工艺形成的槽或者孔的顶部与底部宽度一致，但是，实际工艺中，顶部和底部一致是非常困难的，本发明的原型结构体A--A'方向剖视示意图按照实际情况示出，分割槽在纵向剖面视图上体现为上宽下窄的梯形。为简化起见，俯视图并未表现出这一梯形结构，特此说明。
本发明的各部分材料可以为下表中1～4项之一：
Figure BDA0003385490440000051
实施例1(无缓冲层)：
本实施例是制备方法的第一个实施例，包括下述步骤：
A1.在底部电路43上形成基础结构体：以第一导电介质层41和绝缘介质层42交错重叠的方式，设置预定层数的第一导电介质层和绝缘介质层，形成基础结构体，第一导电介质层41包括上下重叠设置的低阻硅化物层410和低阻半导体层411，参见图2、图3；
A2.对基础结构体开槽：在基础结构体上开设一道自顶层到底层贯穿的曲线状分割槽，由此分割槽将基础结构体分割为两个交错且相互分离的指叉结构401和402，参见图4、图5；
A3.在分割槽内壁，对低阻硅化物(金属硅化物)层进行选择性刻蚀，形成凹槽，然后以绝缘材料各向同性地沉积于分割槽内壁，填充步骤A形成的凹槽，形成绝缘区71，参见图6、图7。凹槽深度最小值由可编程的介质的特性决定。以反熔丝OTP存储器为例，凹槽深度最小值以防止可编程介质的击穿为目的而决定。例如，若可编程介质的厚度为5nm，则凹槽的最小厚度可为其厚度的1～1.5倍，即5～7.5nm。凹槽深度的最大值由垂直电极的最小宽度、要求的导电电阻、工艺加工时间成本等决定。例如，若垂直电极宽度为0.28um，要求降低10％以上的导电电阻，则侧壁刻蚀的凹槽的深度最大值可为电极宽度的5～10％，即13～27nm。
A4、以纵向刻蚀的方式清除分割槽内壁多余的绝缘介质，暴露出基础结构体，参见图8、图9。
A5.在分割槽内壁沉积绝缘材料作为存储介质，形成覆盖分割槽内壁的存储介质层110，参见图10、图11；
A6.在分割槽内填充绝缘介质，参见图12、图13；
A7、采用掩膜下刻蚀工艺，沿填充有绝缘介质的分割槽刻蚀出存储单元孔，基础结构体暴露于刻蚀出的存储单元孔内。本发明中，相邻两个存储单元孔之间的绝缘介质142可以采用较小的厚度，或者说，相邻两个存储单元孔之间的间距可以在现有成熟刻蚀技术下做到较小(如10nm及以下)，保持不低于绝缘介质击穿厚度(如二氧化硅层的击穿厚度0.5-5nm)即可，参见图14、图15；
A8.在存储单元孔内设置垂直电极141，参见图16、17。
垂直电极应和底部电路形成电路连接，可在设置垂直电极前刻蚀穿透存储孔底部区域，或者在设置了垂直电极后，高压击穿存储孔的底部区域。
实施例2(带缓冲层)：
参见图18。本实施例和实施例1的区别在于，本实施例在存储介质层的表面还设置有一个缓冲层180，形成的存储器为“垂直电极--缓冲层--存储介质层--低阻半导体层”这样的4层结构。
制备工艺上，以下述步骤B5取代实施例1的A5步骤：
B5.在分割槽内壁沉积绝缘材料作为存储介质，形成覆盖分割槽内壁的存储介质层110，然后在存储介质的表面沉积缓冲层180。
后续步骤相同。
实施例3
本实施例包括下述步骤：
C1.在底部电路43上形成基础结构体：以第一导电介质层41和绝缘介质层42交错重叠的方式，设置预定层数的第一导电介质层和绝缘介质层，形成基础结构体，第一导电介质层41包括上下重叠设置的低阻半导体层411和低阻硅化物层410，参见图2、图3；
C2.对基础结构体开槽：在基础结构体上开设一道自顶层到底层贯穿的曲线状分割槽，由此分割槽将基础结构体分割为两个交错且相互分离的指叉结构401和402，参见图4、图5；
C3.在分割槽内壁，对金属硅化物层进行刻蚀，形成凹槽，然后以绝缘材料填充于分割槽内，包括步骤A形成的凹槽，参见图19。
C4、采用掩膜下刻蚀工艺，沿填充有绝缘介质的分割槽刻蚀出存储单元孔，基础结构体暴露于刻蚀出的存储单元孔内。参见图20、图21；
C5.在存储单元孔现在的内壁沉积绝缘材料作为存储介质，形成覆盖分割槽内壁的存储介质层110，然后在存储介质层表面沉积缓冲层；参见图22和图23。
C6、深孔刻蚀，暴露底部电路，参见图24。
C7.在存储单元孔内设置垂直电极141，参见图25和图26。
实施例4
D1.在底部电路43上形成基础结构体：以第一导电介质层41和绝缘介质层42交错重叠的方式，设置预定层数的第一导电介质层和绝缘介质层，形成基础结构体，第一导电介质层41包括上下重叠设置的低阻半导体层411和低阻硅化物层410，参见图2、图3；
D2.对基础结构体开槽：在基础结构体上开设一道自顶层到底层贯穿的曲线状分割槽，由此分割槽将基础结构体分割为两个交错且相互分离的指叉结构401和402，参见图4、图5；
D3.在分割槽内壁，对金属硅化物层进行选择性刻蚀，形成凹槽，然后以绝缘材料各向同性地沉积于分割槽内壁，填充步骤A形成的凹槽，形成绝缘区71，参见图6、图7。
D4.以纵向刻蚀的方式清除分割槽内壁多余的绝缘介质，暴露出基础结构体，参见图8、图9。
D5.在分割槽内壁沉积绝缘材料作为存储介质，形成覆盖分割槽内壁的存储介质层110，参见图10、图11；
D6.在分割槽内壁沉积缓冲材料，形成缓冲层，然后深孔刻蚀暴露底部电路，然后在分割槽内填充低阻半导体作为电极材料，参见图27、图28；
D7.采用掩膜下刻蚀工艺，沿填充有电极材料的分割槽刻蚀出隔离槽，形成垂直电极，参见图29；
D8.在隔离槽内设置绝缘材料，形成隔离柱，如图30。

Claims (7)

1.低阻硅化物互联三维多层存储器，包括底层电路部分以及设置于底层电路部分上方的基础结构体，所述基础结构体由曲线状分割槽分为彼此独立的两个指叉结构，分别称为第一指叉结构和第二指叉结构，所述基础结构体包括自下向上交错重叠的第一导电介质层和绝缘介质层，曲线状分割槽内并列设置有至少3个存储单元孔，每个存储单元孔内设置有一个垂直电极，相邻两个存储单元孔之间为绝缘隔离柱；
第一导电介质层内包括低阻半导体，垂直电极和指叉结构的低阻半导体以及二者之间的存储介质形成存储器结构，
所述存储器为PN结型半导体存储器、肖特基半导体存储器、阻变存储器、磁变存储器、相变存储器或铁电存储器，所述存储介质为绝缘介质；
其特征在于，
所述第一导电介质层包括上下重叠的低阻半导体层和低阻硅化物层；
在低阻硅化物层内、靠近存储介质的区域，设置有绝缘区，所述绝缘区将低阻硅化物层内的低阻硅化物隔离于存储介质。
2.如权利要求1所述的低阻硅化物互联三维多层存储器，其特征在于，所述垂直电极与存储介质之间设置有缓冲层。
3.如权利要求1所述的低阻硅化物互联三维多层存储器，其特征在于，
所述低阻硅化物为金属硅化物；
所述低阻半导体层为重掺杂多晶硅。
4.低阻硅化物互联三维多层存储器的制备方法，包括下述步骤：
1)形成基础结构体：以第一导电介质层和绝缘介质层交错重叠的方式，设置预定层数的第一导电介质层和绝缘介质层，形成基础结构体；
2)对基础结构体开槽：在基础结构体上开设一道自顶层到底层贯穿的曲线状分割槽，由此分割槽将基础结构体分割为两个交错且相互分离的指叉结构；
3)在分割槽内设置预定数量的存储单元孔，相邻存储单元孔之间为绝缘介质，存储单元孔内设置垂直电极，垂直电极和指叉结构之间为存储介质层；垂直电极、存储介质和第一导电介质的材料为符合预设的存储器所需的材料，所述存储器为PN结型半导体存储器、肖特基半导体存储器、阻变存储器、磁变存储器、相变存储器或铁电存储器；
其特征在于，所述步骤1)中，所述第一导电介质层包括上下重叠的低阻半导体层和低阻硅化物层；
所述步骤2)之后、步骤3)之前，还有下述步骤：
A)在分割槽内壁，对金属硅化物层进行刻蚀，形成凹槽；
B)以绝缘材料填充步骤A形成的凹槽。
5.如权利要求4所述的低阻硅化物互联三维多层存储器的制备方法，其特征在于，所述步骤3)中，所述存储单元孔为穿透基础结构体的通孔。
6.如权利要求4所述的低阻硅化物互联三维多层存储器的制备方法，其特征在于，
所述步骤B)为：以绝缘材料填充分割槽和步骤A形成的凹槽；
所述步骤3)为：
3.1纵向刻蚀填充的绝缘介质至暴露分割槽内壁，形成沿分割槽排列的存储单元孔，相邻存储单元孔之间为绝缘材料；
3.2在存储单元孔的内壁沉积绝缘材料作为存储介质；
3.3在存储单元孔的内壁沉积缓冲材料；
3.4清除存储单元孔底部区域的绝缘材料和缓冲材料，暴露底部电路；
3.5在存储单元孔内填充垂直电极材料。
7.如权利要求4所述的低阻硅化物互联三维多层存储器的制备方法，其特征在于，
所述步骤B)为：以绝缘材料沉积于分割槽内壁，同时填充步骤A形成的凹槽；
所述步骤3)为：
3.1清除覆盖于分割槽内壁的绝缘材料，保留填充于凹槽内的绝缘材料；
3.2在分割槽的内壁沉积绝缘材料作为存储介质；
3.3在分割槽的内壁沉积缓冲材料；
3.4清除分割槽对应于底部区域对应于电路连接点位置的绝缘材料和缓冲材料，暴露底部电路；
3.5分割槽内填充垂直电极材料；
3.6纵向刻蚀分割槽内填充的垂直电极材料和缓冲材料，形成由隔离孔分隔的各个独立的垂直电极；
3.7绝缘材料填充隔离孔。
CN202111451938.1A 2021-12-01 2021-12-01 低阻硅化物互联三维多层存储器及制备方法 Pending CN114400215A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111451938.1A CN114400215A (zh) 2021-12-01 2021-12-01 低阻硅化物互联三维多层存储器及制备方法
PCT/CN2022/082219 WO2023097935A1 (zh) 2021-12-01 2022-03-22 低阻硅化物互联三维多层存储器及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111451938.1A CN114400215A (zh) 2021-12-01 2021-12-01 低阻硅化物互联三维多层存储器及制备方法

Publications (1)

Publication Number Publication Date
CN114400215A true CN114400215A (zh) 2022-04-26

Family

ID=81225181

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111451938.1A Pending CN114400215A (zh) 2021-12-01 2021-12-01 低阻硅化物互联三维多层存储器及制备方法

Country Status (2)

Country Link
CN (1) CN114400215A (zh)
WO (1) WO2023097935A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114649327A (zh) * 2022-05-13 2022-06-21 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956968B2 (en) * 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
CN110707209B (zh) * 2019-09-03 2022-03-18 华中科技大学 一种三维堆叠相变存储器及其制备方法
CN112542465B (zh) * 2020-11-17 2024-04-23 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN113644074B (zh) * 2021-06-04 2023-12-15 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法
CN113540097A (zh) * 2021-07-02 2021-10-22 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114649327A (zh) * 2022-05-13 2022-06-21 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法
WO2023216632A1 (zh) * 2022-05-13 2023-11-16 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Also Published As

Publication number Publication date
WO2023097935A1 (zh) 2023-06-08

Similar Documents

Publication Publication Date Title
CN112151546B (zh) 半导体存储器件
KR100718255B1 (ko) 디램 장치 및 그 제조 방법
US10083971B1 (en) Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts
CN109545787B (zh) 三维可编程存储器的制备方法
US8497541B2 (en) Memory having buried digit lines and methods of making the same
US20220139920A1 (en) Methods of Making Novel Three-Dimensional DRAM
KR100672673B1 (ko) 커패시터 구조 및 그 제조방법
WO2022174593A1 (zh) 全自对准高密度3d多层存储器的制备方法
CN113644074B (zh) 高密度三维多层存储器及制备方法
CN113540097A (zh) 高密度三维多层存储器及制备方法
CN114400215A (zh) 低阻硅化物互联三维多层存储器及制备方法
CN114649327B (zh) 低阻互联高密度三维存储器件及制备方法
CN113035874A (zh) 高密度三维可编程存储器的制备方法
KR102657082B1 (ko) 반도체 메모리 소자
US11456254B2 (en) Three-dimensional semiconductor memory device
US8587046B2 (en) System with logic and embedded MIM capacitor
US11974426B2 (en) Semiconductor device having transistor device of three-dimensional structure
CN114023749A (zh) 半导体结构及其制备方法、三维存储器
US20220320178A1 (en) Methods of manufacturing programmable memory devices
US20240196596A1 (en) Semiconductor memory devices
US11930631B2 (en) Semiconductor memory device and method of fabricating the same
US20240224546A1 (en) High-density three-dimensional multilayer memory and fabrication method
KR20240098821A (ko) 반도체 장치
CN116801621A (zh) 半导体结构及其制作方法
CN114613782A (zh) 三维存储器及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB03 Change of inventor or designer information

Inventor after: Wang Ke

Inventor after: Peng Zezhong

Inventor before: Peng Zezhong

Inventor before: Wang Ke

CB03 Change of inventor or designer information