CN114388436A - 封装方法及封装结构 - Google Patents

Abstract

一种封装方法及封装结构，封装方法包括：提供基底、以及第一芯片，基底具有第一待键合面，第一待键合面上形成有第一互连电极，第一芯片具有第二待键合面，第二待键合面上形成有第二互连电极；利用键合层使第一待键合面和第二待键合面相键合，第一互连电极与第二互连电极错位相对，或者，第一互连电极在横向上避开第二互连电极设置，且第一互连电极与第二互连电极在纵向上具有间隙，键合层避开第一互连电极和第二互连电极设置；在第一互连电极与第二互连电极之间形成互连结构，互连结构包覆第一互连电极和第二互连电极，并填充于间隙中，用于实现第一互连电极与第二互连电极之间的电连接。本发明提高了封装可靠性。

Description

封装方法及封装结构

技术领域

本发明实施例涉及半导体封装技术领域，尤其涉及一种封装方法及封装结构。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(ball gridarray，BGA)、芯片尺寸封装(chip scale package，CSP)、晶圆级封装(wafer levelpackage，WLP)、三维封装(3D)和系统封装(system in package，SiP)。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用三维立体堆叠模式的晶圆级系统封装(wafer level package systemin package，WLPSIP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

在晶圆级系统封装工艺中，不仅需要将两片裸芯片键合在一起以实现物理连接，同时还需要实现两者的电性连接。

发明内容

本发明实施例解决的问题是提供一种封装方法及封装结构，提高封装可靠性。

为解决上述问题，本发明实施例提供一种封装方法，包括：提供基底、以及第一芯片，所述基底具有第一待键合面，所述第一待键合面上形成有第一互连电极，所述第一芯片具有第二待键合面，所述第二待键合面上形成有第二互连电极；利用键合层使所述第一待键合面和第二待键合面相键合，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙，所述键合层避开所述第一互连电极和第二互连电极设置；在所述第一互连电极与第二互连电极之间形成互连结构，所述互连结构包覆所述第一互连电极和第二互连电极，并填充于所述间隙中，用于实现第一互连电极与第二互连电极之间的电连接。

相应的，本发明实施例还提供一种封装结构，包括：基底，所述基底具有第一待键合面，所述第一待键合面上形成有第一互连电极；键合于所述基底上的第一芯片，所述第一芯片具有朝向所述第一待键合面的第二待键合面，所述第二待键合面上形成有第二互连电极，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙；键合层，位于所述第一待键合面和第二待键合面之间，用于使所述第一待键合面和第二待键合面相键合，所述键合层避开所述第一互连电极和第二互连电极设置；互连结构，位于所述第一互连电极与第二互连电极之间，并填充于所述间隙中，所述互连结构包覆所述第一互连电极和第二互连电极，用于实现第一互连电极与第二互连电极之间的电连接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的封装方法中，利用键合层使所述第一待键合面和第二待键合面相键合，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙；相比于第一互连电极与第二互连电极完全正对的方案，本发明实施例减小了所述第一互连电极和第二互连电极的正对面积，从而减小了因所述第一互连电极和第二互连电极的正对位置的空间较小，而在所述第一互连电极与第二互连电极之间填充互连结构时产生孔隙缺陷的概率，而且，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，则所述第一互连电极与第二互连电极具有非正对的错位空间，使得所述互连结构易于进入所述第一互连电极与第二互连电极在纵向上的间隙，有利于所述互连结构在所述间隙中生长，从而能够进一步减小形成所述互连结构时产生孔隙缺陷的概率，进而有利于降低所述第一互连电极和第二互连电极之间电连接的电阻，并提高所述基底和第一芯片之间电连接的可靠性，相应提高了封装可靠性。

本发明实施例提供的封装结构中，第一芯片键合于所述基底上，所述第一芯片具有朝向所述第一待键合面的第二待键合面，所述第二待键合面上形成有第二互连电极，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙；相比于第一互连电极与第二互连电极完全正对的方案，本发明实施例减小了所述第一互连电极和第二互连电极的正对面积，从而减小了因所述第一互连电极和第二互连电极的正对位置的空间较小，而在所述第一互连电极与第二互连电极之间填充互连结构时产生孔隙缺陷的概率，而且，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，则所述第一互连电极与第二互连电极具有非正对的错位空间，使得所述互连结构易于进入所述第一互连电极与第二互连电极在纵向上的间隙，有利于所述互连结构在所述间隙中生长，从而能够进一步减小形成所述互连结构时产生孔隙缺陷的概率，进而有利于降低所述第一互连电极和第二互连电极之间电连接的电阻，并提高所述基底和第一芯片之间电连接的可靠性，相应提高了封装可靠性。

附图说明

图1至图3是一种封装方法中各步骤对应的结构示意图；

图4至图10是本发明封装方法一实施例中各步骤对应的结构示意图；

具体实施方式

由背景技术可知，目前封装可靠性有待提高。现结合一种封装方法分析封装可靠性有待提高的原因。

图1至图3是一种封装方法中各步骤对应的结构示意图。

结合参考图1和图2，提供形成有多个第一芯片11的晶圆10(如图1所示)、以及多个第二芯片20(如图2所示)，所述第一芯片11具有第一待键合面01，所述第二芯片20具有第二待键合面02，所述第一待键合面01上形成有第一互连电极22，所述第二待键合面02上形成有第二互连电极21。

参考图3，利用键合层40使所述第一待键合面01和第二待键合面02相键合，所述第一互连电极22与第二互连电极21上下相对，且具有间隙，所述键合层40避开所述第一互连电极22和第二互连电极21设置。

继续参考图3，采用化学镀(Electroless plating)工艺，在所述第一互连电极22与第二互连电极21之间形成互连结构50，所述互连结构50填充于所述间隙中，用于实现第一互连电极22与第二互连电极21之间的电连接。

化学镀是一种在没有电流的情况下，利用化学方法形成特定镀层的一种方法。

所述第一互连电极22与第二互连电极21上下相对，则所述第一互连电极22和第二互连电极21的侧部位置相对于中间位置更为外露，从而在形成所述互连结构50的步骤中，所述互连结构50易于先在所述第一互连电极22和第二互连电极21的侧部位置处形成，也就是说，在形成所述互连结构50的过程中，容易导致还未将所述第一互连电极22和第二互连电极21中间位置处的间隙填充满的时候，却已经将所述第一互连电极22和第二互连电极21侧部位置处的间隙填充满了，从而导致在第一互连电极22和第二互连电极21的中间位置处，所述互连结构50容易产生孔隙缺陷(如图3中虚线圈所示)，增大了所述第一互连电极22与第二互连电极21之间电连接的电阻，并且影响了所述晶圆10和第二芯片20之间电连接的可靠性，进而导致封装可靠性下降。

尤其是，所述互连结构50采用化学镀工艺形成，化学镀是一种不需要通电，依据氧化还原反应原理，利用强还原剂在含有金属离子的溶液中，将金属离子还原成金属而沉积在各种材料表面形成致密镀层的方法，因此，在所述第一互连电极22和第二互连电极21上进行氧化还原反应的过程中，化学镀层的生长速度与化学镀液的浓度直接相关，当第一互连电极22与第二互连电极21正对时，电极边缘化镀金属离子更易得到补充，因此边缘镀层生长更快，当上下边缘镀层接触后，电极中部化镀金属离子无法得到补充，最终在所述第一互连电极22和第二互连电极21上的化学镀块的连接界面容易出现孔隙缺陷，也就是说，在所述互连结构50中，容易产生孔隙缺陷，影响封装的可靠性。

为解决上述问题，本发明实施例提供一种封装方法，包括：提供基底、以及第一芯片，所述基底具有第一待键合面，所述第一待键合面上形成有第一互连电极，所述第一芯片具有第二待键合面，所述第二待键合面上形成有第二互连电极；利用键合层使所述第一待键合面和第二待键合面相键合，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙，所述键合层避开所述第一互连电极和第二互连电极设置；在所述第一互连电极与第二互连电极之间形成互连结构，所述互连结构包覆所述第一互连电极和第二互连电极，并填充于所述间隙中，用于实现第一互连电极与第二互连电极之间的电连接。

本发明实施例提供的封装方法中，利用键合层使所述第一待键合面和第二待键合面相键合，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙；相比于第一互连电极与第二互连电极完全正对的方案，本发明实施例减小了所述第一互连电极和第二互连电极的正对面积，从而减小了因所述第一互连电极和第二互连电极的正对位置的空间较小，而在所述第一互连电极与第二互连电极之间填充互连结构时产生孔隙缺陷的概率，而且，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，则所述第一互连电极与第二互连电极具有非正对的错位空间，使得所述互连结构易于进入所述第一互连电极与第二互连电极在纵向上的间隙，有利于所述互连结构在所述间隙中生长，从而能够进一步减小形成所述互连结构时产生孔隙缺陷的概率，进而有利于降低所述第一互连电极和第二互连电极之间电连接的电阻，并提高所述基底和第一芯片之间电连接的可靠性，相应提高了封装可靠性。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图7是本发明封装方法第一实施例中各步骤对应的结构示意图。

结合参考图4至图7，图6为图4的俯视图，图7为图5的俯视图，提供基底300、以及第一芯片200，所述基底300具有第一待键合面101，所述第一待键合面101上形成有第一互连电极130，所述第一芯片200具有第二待键合面201，所述第二待键合面201上形成有第二互连电极210。

其中，图4是基底300，图5是第一芯片200。

所述基底300中具有电路结构，后续实现基底300和第一芯片200的键合后，能够实现第一芯片200与基底300中电路结构的电连接，从而实现封装结构的正常功能。

本实施例中，所述基底300为形成有多个第二芯片110的第一晶圆100，所述第二芯片110具有第一待键合面101，所述封装方法用于实现晶圆级系统封装，第一晶圆100用于在后续工艺中与待集成芯片进行键合。

在其他实施例中，所述基底还可以为电路板，所述电路板具有第一待键合面，所述封装方法用于实现板级系统封装，电路板用于在后续工艺中与待集成芯片进行键合，在另一些实施例中，所述基底还可以为第二芯片，所述第二芯片具有第一待键合面。

本实施例中，第一晶圆100采用集成电路制作技术所制成，第一晶圆100包括半导体衬底120。作为一种示例，半导体衬底120为硅衬底。在其他实施例中，半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述第一晶圆100中形成有多个第二芯片110，在所述第二芯片110的其中一表面形成有第一互连电极130，与其他芯片或电路结构形成电连接。其中，形成第一互连电极130的表面为第一待键合面101。

本实施例中，所述第二芯片110包括第二芯片背面、以及与第二芯片背面相对的第二芯片正面，第二芯片背面指的是第一晶圆100露出的半导体衬底120的表面。

具体地，根据封装工艺的需求，第一待键合面101可以是第二芯片背面，也可以是第二芯片正面。本实施例中，以第一待键合面101为第二芯片正面为例进行说明，也就是说，所述第一晶圆100露出的第二芯片110表面为第一待键合面101。

需要说明的是，为了便于图示，图4中仅以所述第一晶圆100中的一个第二芯片110作为示例，但第一晶圆100中第二芯片110的数量不限定。

本实施例中，所述第一互连电极130凸出且被裸露于所述第一待键合面101。

所述第一互连电极130为第二芯片110的互连引线焊盘(Pad)，用于实现第二芯片110与其他芯片或电路结构的电连接。

本实施例中，第一互连电极130可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。

结合参考图4和图6，本实施例中，所述第一互连电极130与第二互连电极210错位相对，所述第一互连电极130的形状为方形，所述第一互连电极130的边长中最小尺寸w1不宜过大。所述第一互连电极130的边长中，较大尺寸的边长可以保障所述第一互连电极130的必要形貌，并为后续与其他芯片电连接提供足够的互连面积，而如果所述第一互连电极130的边长中最小尺寸w1过大，则导致所述第一互连电极130的面积过大，容易导致后续将所述第二待键合面201和第一待键合面101相键合后，当所述第一互连电极130与第二互连电极210错位相对时，所述第一互连电极130和第二互连电极210的正对面积过大，又因所述第一互连电极130和第二互连电极210的正对位置的空间较小，从而容易在所述第一互连电极130与第二互连电极210之间填充互连结构时产生孔隙缺陷。为此，本实施例中，所述第一互连电极130的形状为方形，所述第一互连电极130的边长中最小尺寸w1小于或等于20μm。

在其他实施例中，所述第一互连电极的形状为圆形，所述第一互连电极的直径小于或等于20μm。在另一些实施例中，所述第一互连电极的形状为椭圆形，所述第一互连电极的短轴小于或等于20μm。

需要说明的是，在其他实施例中，当所述第一互连电极在横向上避开所述第二互连电极设置时，所述第一互连电极和第二互连电极不存在正对面积，则无需限定所述第一互连电极的边长中最小尺寸。

本实施例中，所述第一互连电极130的材料为导电材料。本实施例中，所述第一互连电极130的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

具体地，形成所述第一互连电极130的步骤包括：形成覆盖所述第一待键合面101的第一电极材料层(未示出)；采用刻蚀工艺，图形化所述第一电极材料层，形成第一互连电极130。

具体地，利用光刻工艺，定义所述第一电极材料层中待刻蚀的区域，从而图形化所述第一电极材料层，形成第一互连电极130。

所述第一芯片200作为晶圆级系统封装中的待集成芯片。

第一芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第一芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片等功能芯片。

后续将多个第一芯片200集成于第一晶圆100上，并在第一晶圆100上完成封装集成制程，以实现晶圆级封装，从而大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。

本实施例中，第一芯片200的数量与第二芯片110的数量相同。在其他实施例中，第二芯片和第二片的数量也可以不同。

需要说明的是，为了便于图示，图5中仅示出了一个第一芯片200。

本实施例中，所述第一芯片200采用集成电路制作技术所制成，第一芯片200也包括半导体衬底(图5中未示出)。对第一芯片200的半导体衬底的描述，可结合参考前述对第一晶圆100中半导体衬底120的相关描述，在此不再赘述。

在所述第一芯片200的其中一表面形成有第二互连电极210，与其他芯片或电路结构形成电连接。其中，用于形成第二互连电极210的表面为第二待键合面201。

本实施例中，所述第一芯片200包括第一芯片背面、以及与第一芯片背面相对的第一芯片正面，第一芯片背面指的是所述第一芯片200露出的半导体衬底表面。具体地，根据封装需求，所述第二待键合面201可以是第一芯片背面，也可以是第一芯片正面。

在其他实施例中，所述提供多个第一芯片的步骤还可以包括：提供形成有多个第一芯片的第二晶圆。后续将第一芯片以晶圆级的方式键合于第一晶圆上，再对所述第二晶圆进行晶圆切割，获得多个分立的第一芯片。

本实施例中，所述第二互连电极210凸出且被裸露于所述第二待键合面201。

所述第二互连电极210为第一芯片200的互连引线焊盘，用于实现第一芯片200与其他芯片或电路结构的电连接。

本实施例中，第二互连电极210可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。

结合参考图5和图7，本实施例中，所述第一互连电极130与第二互连电极210错位相对，所述第二互连电极210的形状为方形，所述第二互连电极210的边长中最小尺寸w2不宜过大。所述第二互连电极210的边长中，较大尺寸的边长可以保障所述第二互连电极210的必要形貌，并为后续与其他芯片电连接提供足够的互连面积，而如果所述第二互连电极210的边长中最小尺寸w2过大，则导致所述第二互连电极210的面积过大，容易导致后续将所述第二待键合面201和第一待键合面101相键合后，当所述第一互连电极130与第二互连电极210错位相对时，所述第二互连电极210和第一互连电极130的正对面积过大，又因所述第二互连电极210和第一互连电极130的正对位置的空间较小，从而容易在所述第二互连电极210与第一互连电极130之间填充互连结构时产生孔隙缺陷。为此，本实施例中，所述第二互连电极210的形状为方形，所述第二互连电极210的边长中最小尺寸w2小于或等于20μm。

在其他实施例中，所述第二互连电极的形状为圆形，所述第二互连电极的直径小于或等于20μm。在另一些实施例中，所述第二互连电极的形状为椭圆形，所述第二互连电极的短轴小于或等于20μm。

需要说明的是，在其他实施例中，当所述第一互连电极在横向上避开所述第二互连电极设置时，所述第一互连电极和第二互连电极不存在正对面积，则无需限定所述第二互连电极的边长中最小尺寸。

本实施例中，所述第二互连电极210的材料为导电材料。本实施例中，所述第二互连电极210的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

具体地，形成所述第二互连电极210的步骤包括：形成覆盖所述第二待键合面201的第二电极材料层(未示出)；采用刻蚀工艺，图形化所述第二电极材料层，形成第二互连电极210。

具体地，利用光刻工艺，定义所述第二电极材料层中待刻蚀的区域，从而图形化所述第二电极材料层，形成第二互连电极210。

结合参考图8和图9，图9为图8的俯视图，利用键合层400使所述第一待键合面101和第二待键合面201相键合，所述第一互连电极130与第二互连电极210错位相对，且所述第一互连电极130与第二互连电极210在纵向(如图8中Z方向所示)上具有间隙，所述键合层400避开所述第一互连电极130和第二互连电极210设置。

为了便于图示，图9中仅示出第一晶圆100、第一互连电极130和第二互连电极210。

需要说明的是，所述纵向为所述第一待键合面101的法线方向。

本实施例中，所述第一互连电极130与第二互连电极210错位相对。在其他实施例中，所述第一互连电极还可以在横向上避开所述第二互连电极设置，其中，所述横向指的是，平行于所述第一待键合面101的方向(如图8中X方向所示)。

相比于第一互连电极与第二互连电极完全正对的方案，本实施例减小了所述第一互连电极130和第二互连电极210的正对面积，从而减小了因所述第一互连电极130和第二互连电极210的正对位置的空间较小，而在所述第一互连电极130与第二互连电极210之间填充互连结构时产生孔隙缺陷的概率，而且，所述第一互连电极130与第二互连电极210错位相对，或者，在其他实施例中，所述第一互连电极在横向上避开所述第二互连电极设置，则所述第一互连电极130与第二互连电极210具有非正对的错位空间，使得后续形成的互连结构易于进入所述第一互连电极130与第二互连电极210在纵向上的间隙，有利于所述互连结构在所述间隙中生长，从而能够进一步减小形成所述互连结构时产生孔隙缺陷的概率，进而有利于降低所述第一互连电极130和第二互连电极210之间电连接的电阻，并提高所述基底300和第一芯片200之间电连接的可靠性，相应提高了封装可靠性。

本实施例中，所述第一互连电极130与第二互连电极210在纵向上具有间隙。本实施例中，所述第一互连电极130与第二互连电极210错位相对，所述间隙使得后续形成的互连结构易于进入所述第一互连电极130和第二互连电极210之间，并为形成互连结构提供足够的空间。在其他实施例中，所述第一互连电极还可以在横向上避开所述第二互连电极设置，所述间隙使得后续包覆所述第一互连电极130和第二互连电极210的互连结构，能够在纵向上较好地相互接触，并为形成互连结构提供足够的空间。

参考图9，所述第一互连电极130与第二互连电极210错位相对，所述第一互连电极130与第二互连电极210包括正对面S0。

需要说明的是，所述正对面S0的面积不宜过大。如果所述正对面S0的面积过大，又因所述第二互连电极210和第一互连电极130的正对位置的空间较小，从而所述正对面S0的面积过大，容易在所述第二互连电极210与第一互连电极130之间填充互连结构时产生孔隙缺陷，影响所述第一晶圆100与第一芯片200之间电连接的可靠性。为此，本实施例中，所述第一互连电极130与第二互连电极210包括正对面S0，所述正对面S0的面积至多为所述第一互连电极130表面积或第二互连电极210表面积的50％。

需要说明的是，在其他实施例中，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，所述第一互连电极在横向上避开所述第二互连电极设置，所述第一互连电极与第二互连电极在水平方向上的间距不宜过大，如果所述第一互连电极与第二互连电极在横向上的间距过大，则容易导致在所述第二互连电极与第一互连电极之间难以填充互连结构，对所述第一互连电极和第二互连电极的电连接造成困难。为此，在其他实施例中，所述第一互连电极在横向上避开所述第二互连电极设置，所述第一互连电极和第二互连电极在水平方向的间距小于或等于所述第一互连电极和第二互连电极在垂直方向的间距。

通过使所述第一待键合面101和第二待键合面201相键合，实现第一芯片200与第一晶圆100的系统集成。

本实施例中，键合层400具有一定厚度，利用键合层400将第一芯片200键合于第一晶圆100上，以便于在键合后，第二互连电极210和第一互连电极130上下相对，且具有间隙，所述间隙用于填充互连结构，从而通过互连结构实现第二互连电极210和第一互连电极130的电连接。

本实施例中，所述键合层400的材料包括：可光刻键合材料、芯片粘结膜、介质材料、玻璃和聚合物材料中的一种或多种，所述可光刻材料包括干膜(Dry Film)，所述介质材料包括氧化硅或者氮化硅。作为一种示例，所述键合层400为干膜。

本实施例中，键合层400具有粘性，从而能够实现黏着键合，黏着键合的键合温度低，有利于减小对芯片性能的影响，而且，黏着键合的工艺简单。

具体地，键合层400的材料为光敏材料，从而能够通过光刻工艺实现图形化，进而降低对电极的损伤。

作为一种示例，所述键合层400为干膜。干膜的粘接力较强，且干膜的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小第一芯片200与第一晶圆100之间的结合应力。

本实施例中，在第一互连电极130露出的第一待键合面101上形成键合层400后，将第一芯片200键合至第一待键合面101上。键合层400形成于第一晶圆100上，从而能够在同一步骤中，在多个第二芯片110上形成键合层400，进而提高封装效率。

在其他实施例中，也可以在第一芯片上形成键合层后，再将第一芯片键合至第二芯片上。

需要说明的是，键合层400的厚度不宜过小，也不宜过大。

键合层400的厚度会影响键合层400的粘接力，如果键合层400的厚度过小，容易导致键合层400的粘接力不足，从而降低第一芯片200与第一晶圆100的键合强度。

键合层400的厚度会影响间隙的高度，后续互连结构会填充于间隙中，间隙的高度相应会影响互连结构的高度，且间隙的高度越大，互连结构的体积也越大。如果键合层400的厚度过小，则容易导致间隙的高度过小，从而增加后续互连结构填充于间隙中的难度，且容易导致互连结构的体积过小，影响所述第一晶圆100和第一芯片200的电连接；如果厚度过大，则相应会导致后续所形成封装结构的厚度过大，不利于器件小型化的发展。为此，本实施例中，键合层400的厚度为5微米至50微米。

本实施例中，利用光学对准工艺实现键合。在第一芯片200和第一晶圆100的制备过程中，第一芯片200和第二芯片110的表面有相对应的光学对准标记，因此，能够采用光学对准工艺实现键合，从而有利于提高键合精度。

其中，所述光学对准工艺采用的光源包括红外光源或可见光源。作为一种示例，所述光学对准工艺采用红外光源，以进一步提高对准精度。

在其他实施例中，根据实际情况，也可以采用机械对准的方式实现键合。例如，当芯片表面未形成有对准标记时。

需要说明的是，本实施例以黏着键合为例进行说明，在其他实施例中，还可以采用其他键合方式将第一芯片键合至第一器件晶圆上，例如，通过氧化硅-氧化硅熔融键合的方式实现键合。

本实施例中，每个第一芯片200以芯片级的方式单独与第一晶圆100上对应的第二芯片110实施键合，以便于能够精准地将每个第一芯片200键合至预设的位置处。

在其他实施中，提供形成有多个第一芯片的第二晶圆，将第一芯片以晶圆级的方式键合于第一晶圆上，则利用键合层使所述第一待键合面和第二待键合面相键合后，后续形成所述互连结构之前，还包括：切割所述第二晶圆，获得多个分立的所述第一芯片。通过先切割第二晶圆，能够更好地暴露间隙，以便于后续在所述间隙中形成互连结构。

需要说明的是，本实施例中，提供基底300和第一芯片200的步骤包括：制备所述基底300和第一芯片200，且在制备的过程中，调整所述第一互连电极130在所述基底300上的位置，和/或所述第二互连电极210在第一芯片200上的位置，用于使所述第一待键合面101和第二待键合面201相键合后，所述第一互连电极130与第二互连电极210错位相对，或者，所述第一互连电极130在横向上避开所述第二互连电极210设置。也就是说，在设计所述第一互连电极130在所述第二芯片110上的位置、以及所述第二互连电极210在所述第一芯片210上的位置时，根据工艺需求，调整所述第一互连电极130和第二互连电极210的位置，从而在所述第二芯片110和第一芯片210正对时，实现所述第一互连电极130和第二互连电极210错位设计，通过错位相对，可以不改变键合所述第一待键合面101和第二待键合面201的工艺流程，不改变所述第一芯片200在所述第一晶圆100上的键合位置，而达到使得所述第一互连电极130与第二互连电极210错位相对的效果，工艺兼容性较好，并且所述第一互连电极130与第二互连电极210错位相对位置关系的精准度较高。

在其他实施例中，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，调整所述第一芯片和所述基底在所述横向上的相对位置，用于使所述第一互连电极与第二互连电极错位相对，或者，使所述第一互连电极在横向上避开所述第二互连电极设置。也就是说，不更改所述第一互连电极在所述第二芯片上的位置、以及所述第二互连电极在所述第一芯片上的位置，在键合所述第一待键合面和第二待键合面时，通过改变所述第一芯片在所述基底上的键合位置，使得所述第一互连电极与第二互连电极错位相对。

参考图10，在所述第一互连电极130与第二互连电极210之间形成互连结构500，所述互连结构500包覆所述第一互连电极130和第二互连电极210，并填充于所述间隙中，用于实现第一互连电极130与第二互连电极210之间的电连接。

所述互连结构500用于实现第一互连电极130和第二互连电极210之间的电连接，从而实现第一芯片200和第一晶圆100的互连封装。

本实施例中，采用化学镀工艺形成所述互连结构500。具体地，将键合后的第一芯片200和第一晶圆100放置到含有金属离子的溶液(例如，化学镀银、镀镍、镀铜等溶液)中，不需要通电，根据氧化还原反应原理，利用强还原剂使金属离子还原成金属而沉积在第一互连电极130和第二互连电极210的表面，形成致密金属镀层，经过一段反应时间之后，金属镀层将间隙填满，从而形成互连结构500。

通过采用化学镀工艺，不需要通电，金属镀层沉积在裸露的电极表面，从而减小对电极在芯片内部的互连方式的要求，工艺灵活性更高。

本实施例中，所述互连结构500的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种。

相应的，本发明还提供一种封装结构。图10是本发明封装结构一实施例的结构示意图。

所述封装结构包括：基底300，所述基底300具有第一待键合面101，所述第一待键合面101上形成有第一互连电极130；键合于所述基底300上的第一芯片200，所述第一芯片200具有朝向所述第一待键合面101的第二待键合面201，所述第二待键合面201上形成有第二互连电极210，所述第一互连电极130与第二互连电极210错位相对，且所述第一互连电极130与第二互连电极210在纵向(如图10中Z方向所示)上具有间隙；键合层400，位于所述第一待键合面101和第二待键合面201之间，用于使所述第一待键合面101和第二待键合面201相键合，所述键合层400避开所述第一互连电极130和第二互连电极210设置；互连结构500，位于所述第一互连电极130与第二互连电极210之间，并填充于所述间隙中，所述互连结构500包覆所述第一互连电极130和第二互连电极210，用于实现第一互连电极130与第二互连电极210之间的电连接。

需要说明的是，所述纵向为所述第一待键合面101的法线方向。

本实施例中，所述第一互连电极130与第二互连电极210错位相对。在其他实施例中，所述第一互连电极还可以在横向上避开所述第二互连电极设置，其中，所述横向指的是，平行于所述第一待键合面101的方向(如图10中X方向所示)。

相比于第一互连电极与第二互连电极完全正对的方案，本发明实施例减小了所述第一互连电极130和第二互连电极210的正对面积，从而减小了因所述第一互连电极130和第二互连电极210的正对位置的空间较小，而在所述第一互连电极130与第二互连电极210之间填充互连结构500时产生孔隙缺陷的概率，而且，所述第一互连电极130与第二互连电极210错位相对，或者，在其他实施例中，所述第一互连电极在横向上避开所述第二互连电极设置，则所述第一互连电极130与第二互连电极210具有非正对的错位空间，使得所述互连结构500易于进入所述第一互连电极130与第二互连电极210在纵向上的间隙，有利于所述互连结构500在所述间隙中生长，从而能够进一步减小形成所述互连结构500时产生孔隙缺陷的概率，进而有利于降低所述第一互连电极130和第二互连电极210之间电连接的电阻，并提高所述基底300和第一芯片200之间电连接的可靠性，相应提高了封装可靠性。

本实施例中，所述第一互连电极130与第二互连电极210在纵向上具有间隙。本实施例中，所述第一互连电极130与第二互连电极210错位相对，所述间隙使得后续形成的互连结构易于进入所述第一互连电极130和第二互连电极210之间，并为形成互连结构提供足够的空间。在其他实施例中，所述第一互连电极还可以在横向上避开所述第二互连电极设置，所述间隙使得后续包覆所述第一互连电极130和第二互连电极210的互连结构，能够在纵向上较好地相互接触，并为形成互连结构提供足够的空间。

本实施例中，所述第一互连电极130与第二互连电极210错位相对，所述第一互连电极130与第二互连电极210包括正对面。

需要说明的是，所述正对面的面积不宜过大。如果所述正对面的面积过大，又因所述第二互连电极210和第一互连电极130的正对位置的空间较小，从而所述正对面S0的面积过大，容易在所述第二互连电极210与第一互连电极130之间填充互连结构时产生孔隙缺陷，影响所述第一晶圆100与第一芯片200之间电连接的可靠性。为此，本实施例中，所述第一互连电极130与第二互连电极210包括正对面，所述正对面的面积至多为所述第一互连电极130表面积或第二互连电极210表面积的50％。

需要说明的是，在其他实施例中，所述第一互连电极在横向上避开所述第二互连电极设置，所述第一互连电极与第二互连电极在水平方向上的间距不宜过大，如果所述第一互连电极与第二互连电极在横向上的间距过大，则容易导致在所述第二互连电极与第一互连电极之间难以填充互连结构，对所述第一互连电极和第二互连电极的电连接造成困难。为此，在其他实施例中，所述第一互连电极在横向上避开所述第二互连电极设置，所述第一互连电极和第二互连电极在水平方向的间距小于或等于所述第一互连电极和第二互连电极在垂直方向的间距。

所述基底300中具有电路结构，后续实现基底300和第一芯片200的键合后，能够实现第一芯片200与基底300中电路结构的电连接，从而实现封装结构的正常功能。

本实施例中，所述基底300为形成有多个第二芯片110的晶圆100，所述第二芯片110具有第一待键合面101，所述封装方法用于实现晶圆级系统封装，晶圆100用于在后续工艺中与待集成芯片进行键合。

在其他实施例中，所述基底还可以为电路板，所述电路板具有第一待键合面，所述封装方法用于实现板级系统封装，电路板用于在后续工艺中与待集成芯片进行键合，在另一些实施例中，所述基底还可以为第二芯片，所述第二芯片具有第一待键合面。

本实施例中，晶圆100采用集成电路制作技术所制成，晶圆100包括半导体衬底120。作为一种示例，半导体衬底120为硅衬底。在其他实施例中，半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述晶圆100中形成有多个第二芯片110，所述第二芯片110的其中一表面形成第一互连电极130，与其他芯片或电路结构形成电连接，其中，形成有第一互连电极130的表面为第一待键合面101。

本实施例中，所述第二芯片110包括第二芯片背面、以及与第二芯片背面相对的第二芯片正面，第二芯片背面指的是晶圆100露出的半导体衬底120的表面。

具体地，根据封装工艺的需求，第一待键合面101可以是第二芯片背面，也可以是第二芯片正面。本实施例中，以第一待键合面101为第二芯片正面为例进行说明，也就是说，所述晶圆100的第二芯片110表面为第一待键合面101。

需要说明的是，为了便于图示，图7中仅以所述晶圆100中的一个第二芯片110作为示例，但晶圆100中第二芯片110的数量不限定。

所述第一互连电极130为第二芯片110的互连引线焊盘(Pad)，用于实现第二芯片110与其他芯片或电路结构的电连接。

本实施例中，第一互连电极130可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。

本实施例中，所述第一互连电极130的形状为方形，所述第一互连电极130的边长中最小尺寸不宜过大。所述第一互连电极130的边长中，较大尺寸的边长可以保障所述第一互连电极130的必要形貌，并为与其他芯片电连接提供足够的互连面积，而如果所述第一互连电极130的边长中最小尺寸过大，则导致所述第一互连电极130的面积过大，容易导致将所述第二待键合面201和第一待键合面101相键合后，当所述第一互连电极130与第二互连电极210错位相对时，所述第一互连电极130和第二互连电极210的正对面积过大，又因所述第一互连电极130和第二互连电极210的正对位置的空间较小，从而容易在所述第一互连电极130与第二互连电极210之间填充互连结构时产生孔隙缺陷。为此，本实施例中，所述第一互连电极130的形状为方形，所述第一互连电极130的边长中最小尺寸小于或等于20μm。

在其他实施例中，所述第一互连电极的形状为圆形，所述第一互连电极的直径小于或等于20μm。在另一些实施例中，所述第一互连电极的形状为椭圆形，所述第一互连电极的短轴小于或等于20μm。

需要说明的是，在其他实施例中，当所述第一互连电极在横向上避开所述第二互连电极设置时，所述第一互连电极和第二互连电极不存在正对面积，则无需限定所述第一互连电极的边长中最小尺寸。

本实施例中，所述第一互连电极130的材料为导电材料。本实施例中，所述第一互连电极130的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

所述第一芯片200作为晶圆级系统封装结构中的集成芯片。

第一芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，第一芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片等功能芯片。

将多个第一芯片200集成于晶圆100上，并在晶圆100上完成封装集成制程，以实现晶圆级封装，从而大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显降低工作量与设备需求。

本实施例中，第一芯片200的数量与第二芯片110的数量相同。在其他实施例中，第二芯片和第一芯片的数量也可以不同。

需要说明的是，为了便于图示，图10中仅示出了一个第一芯片200。

本实施例中，所述第一芯片200采用集成电路制作技术所制成，第一芯片200也包括半导体衬底(图10中未示出)。对第一芯片200的半导体衬底的描述，可结合参考前述对晶圆100中半导体衬底120的相关描述，在此不再赘述。

在所述第一芯片200的其中一表面形成第二互连电极210，与其他芯片或电路结构形成电连接，其中，形成有第二互连电极210的表面为第二待键合面201。

本实施例中，所述第一芯片200包括第一芯片背面、以及与第一芯片背面相对的第一芯片正面，第一芯片背面指的是所述第一芯片200露出的半导体衬底表面。具体地，根据封装需求，所述第二待键合面201可以是第一芯片背面，也可以是第一芯片正面。

所述第二互连电极210为第一芯片200的互连引线焊盘，用于实现第一芯片200与其他芯片或电路结构的电连接。

本实施例中，第二互连电极210可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。

本实施例中，所述第二互连电极210的形状为方形，所述第二互连电极210的边长中最小尺寸不宜过大。所述第二互连电极210的边长中，较大尺寸的边长可以保障所述第二互连电极210的必要形貌，并为与其他芯片电连接提供足够的互连面积，而如果所述第二互连电极210的边长中最小尺寸过大，则导致所述第二互连电极210的面积过大，容易导致将所述第二待键合面201和第一待键合面101相键合后，当所述第一互连电极130与第二互连电极210错位相对时，所述第二互连电极210和第一互连电极130的正对面积过大，又因所述第二互连电极210和第一互连电极130的正对位置的空间较小，从而容易在所述第二互连电极210与第一互连电极130之间填充互连结构时产生孔隙缺陷。为此，本实施例中，所述第二互连电极210的形状为方形，所述第二互连电极210的边长中最小尺寸小于或等于20μm。

在其他实施例中，所述第二互连电极的形状为圆形，所述第二互连电极的直径小于或等于20μm。在另一些实施例中，所述第二互连电极的形状为椭圆形，所述第二互连电极的短轴小于或等于20μm。

需要说明的是，在其他实施例中，当所述第一互连电极在横向上避开所述第二互连电极设置时，所述第一互连电极和第二互连电极不存在正对面积，则无需限定所述第二互连电极的边长中最小尺寸。

本实施例中，所述第二互连电极210的材料为导电材料。本实施例中，所述第二互连电极210的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的一种或多种，具有较好的导电效果。

本实施例中，利用键合层400将第一芯片200键合于晶圆100上，键合层400具有一定厚度，以便于在键合后，第二互连电极210和第一互连电极130上下相对，且具有间隙，所述间隙用于形成互连结构500，从而电连接第二互连电极210和第一互连电极130。

本实施例中，键合层400的材料包括：可光刻键合材料、芯片粘结膜、介质材料、玻璃和聚合物材料中的一种或多种，可光刻材料包括干膜(Dry Film)，所述介质材料包括氧化硅或者氮化硅。作为一种示例，所述键合层400为干膜。

本实施例中，键合层400具有粘性，从而能够实现黏着键合，黏着键合的键合温度低，有利于减小对芯片性能的影响，而且，黏着键合的工艺简单。

具体地，键合层400的材料为光敏材料，从而能够通过光刻工艺实现图形化，进而降低对电极的损伤。

作为一种示例，所述键合层400为干膜。干膜的粘接力较强，且干膜的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小第一芯片200与晶圆100之间的结合应力。

需要说明的是，键合层400的厚度不宜过小，也不宜过大。

键合层400的厚度会影响键合层400的粘接力，如果键合层400的厚度过小，容易导致键合层400的粘接力不足，从而降低第一芯片200与晶圆100的键合强度。

键合层400的厚度会影响间隙的高度，间隙的高度相应会影响互连结构的高度，且间隙的高度越大，互连结构的体积也越大。如果键合层400的厚度过小，则容易导致间隙的高度过小，从而增加互连结构500填充于间隙中的难度，且容易导致互连结构500的体积过小，影响所述晶圆100和第一芯片200的电连接；如果厚度过大，则相应会导致封装结构的厚度过大，不利于器件小型化的发展。为此，本实施例中，键合层400的厚度为5微米至50微米。

需要说明的是，本实施例以黏着键合为例进行说明，在其他实施例中，还可以采用其他键合方式将第一芯片键合至第一器件晶圆上，例如，通过氧化硅-氧化硅熔融键合的方式实现键合。

所述互连结构500用于实现第一互连电极130和第二互连电极210之间的电连接，从而实现第一芯片200和晶圆100的互连封装。

本实施例中，所述互连结构500为化学镀互连结构。也就是说，采用化学镀工艺形成所述互连结构500。具体地，键合后的第一芯片200和晶圆100放置到含有金属离子的溶液(例如，化学镀银、镀镍、镀铜等溶液)中，不需要通电，根据氧化还原反应原理，利用强还原剂使金属离子还原成金属而沉积在第一互连电极130和第二互连电极210的表面，形成致密金属镀层，经过一段反应时间之后，金属镀层将间隙填满，从而形成互连结构500。

通过采用化学镀工艺，不需要通电，金属镀层沉积在裸露的电极表面，从而减小对电极在芯片内部的互连方式的要求，工艺灵活性更高。

本实施例中，所述互连结构500的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种。

需要说明的是，本实施例中，在制备基底300和第一芯片200的过程中，调整第一互连电极130在基底300上的位置，和/或第二互连电极210在第一芯片200上的位置，用于使所述第一待键合面101和第二待键合面201相键合后，所述第一互连电极130与第二互连电极210错位相对，或者，所述第一互连电极130在横向上避开所述第二互连电极210设置。也就是说，在设计所述第一互连电极130在所述第二芯片110上的位置、以及所述第二互连电极210在所述第一芯片210上的位置时，根据工艺需求，调整所述第一互连电极130和第二互连电极210的位置，从而在所述第二芯片110和第一芯片210正对时，实现所述第一互连电极130和第二互连电极210错位相对，通过错位设计，可以不改变键合所述第一待键合面101和第二待键合面201的工艺流程，不改变所述第一芯片200在所述第一晶圆100上的键合位置，而达到使得所述第一互连电极130与第二互连电极210错位相对的效果，工艺兼容性较好，并且所述第一互连电极130与第二互连电极210错位相对位置关系的精准度较高。

在其他实施例中，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，调整所述第一芯片和所述基底在所述横向上的相对位置，用于使所述第一互连电极与第二互连电极错位相对，或者，使所述第一互连电极在横向上避开所述第二互连电极设置。也就是说，不更改所述第一互连电极在所述第二芯片上的位置、以及所述第二互连电极在所述第一芯片上的位置，在键合所述第一待键合面和第二待键合面时，通过改变所述第一芯片在所述基底上的键合位置，使得所述第一互连电极与第二互连电极错位相对。

对本实施例所述封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种封装方法，其特征在于，包括：

提供基底、以及第一芯片，所述基底具有第一待键合面，所述第一待键合面上形成有第一互连电极，所述第一芯片具有第二待键合面，所述第二待键合面上形成有第二互连电极；

利用键合层使所述第一待键合面和第二待键合面相键合，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙，所述键合层避开所述第一互连电极和第二互连电极设置；

在所述第一互连电极与第二互连电极之间形成互连结构，所述互连结构包覆所述第一互连电极和第二互连电极，并填充于所述间隙中，用于实现第一互连电极与第二互连电极之间的电连接。

2.如权利要求1所述的封装方法，其特征在于，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，所述第一互连电极与第二互连电极错位相对，所述第一互连电极与第二互连电极包括正对面，所述正对面的面积至多为所述第一互连电极表面积或第二互连电极表面积的50％。

3.如权利要求1所述的封装方法，其特征在于，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，所述第一互连电极在横向上避开所述第二互连电极设置，所述第一互连电极和第二互连电极在水平方向的间距小于或等于所述第一互连电极和第二互连电极在垂直方向的间距。

4.如权利要求1所述的封装方法，其特征在于，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，所述第一互连电极与第二互连电极错位相对；

所述第一互连电极的形状为方形，所述第一互连电极的边长中最小尺寸小于或等于20μm；

或者，所述第一互连电极的形状为圆形，所述第一互连电极的直径小于或等于20μm；

或者，所述第一互连电极的形状为椭圆形，所述第一互连电极的短轴小于或等于20μm。

5.如权利要求1所述的封装方法，其特征在于，利用键合层使所述第一待键合面和第二待键合面相键合的步骤中，所述第一互连电极与第二互连电极错位相对；

所述第二互连电极的形状为方形，所述第二互连电极的边长中最小尺寸小于或等于20μm；

或者，所述第二互连电极的形状为圆形，所述第二互连电极的直径小于或等于20μm；

或者，所述第二互连电极的形状为椭圆形，所述第二互连电极的短轴小于或等于20μm。

6.如权利要求1所述的封装方法，其特征在于，提供基底步骤中，所述基底为形成有多个第二芯片的第一晶圆，所述第二芯片具有第一待键合面，所述第一芯片的数量为多个；

或者，所述基底为电路板，所述电路板具有第一待键合面；

或者，所述基底为第二芯片，所述第二芯片具有第一待键合面。

7.如权利要求1所述的封装方法，其特征在于，在所述第一互连电极与第二互连电极之间形成互连结构的步骤中，采用化学镀工艺形成所述互连结构。

8.如权利要求1所述的封装方法，其特征在于，所述提供第一芯片的步骤包括：提供形成有多个第一芯片的第二晶圆；

利用键合层使所述第一待键合面和第二待键合面相键合后，形成所述互连结构之前，还包括：切割所述第二晶圆，获得多个分立的所述第一芯片。

9.一种封装结构，其特征在于，包括：

基底，所述基底具有第一待键合面，所述第一待键合面上形成有第一互连电极；

键合于所述基底上的第一芯片，所述第一芯片具有朝向所述第一待键合面的第二待键合面，所述第二待键合面上形成有第二互连电极，所述第一互连电极与第二互连电极错位相对，或者，所述第一互连电极在横向上避开所述第二互连电极设置，且所述第一互连电极与第二互连电极在纵向上具有间隙；

键合层，位于所述第一待键合面和第二待键合面之间，用于使所述第一待键合面和第二待键合面相键合，所述键合层避开所述第一互连电极和第二互连电极设置；

互连结构，位于所述第一互连电极与第二互连电极之间，并填充于所述间隙中，所述互连结构包覆所述第一互连电极和第二互连电极，用于实现第一互连电极与第二互连电极之间的电连接。

10.如权利要求9所述的封装结构，其特征在于，所述第一互连电极与第二互连电极错位相对，所述第一互连电极与第二互连电极包括正对面，所述正对面的面积为所述第一互连电极表面积或所述第二互连电极表面积的50％。

11.如权利要求9所述的封装结构，其特征在于，所述第一互连电极在横向上避开所述第二互连电极设置，所述第一互连电极和第二互连电极在水平方向的间距小于或等于所述第一互连电极和第二互连电极在垂直方向的间距。

12.如权利要求9所述的封装结构，其特征在于，所述第一互连电极与第二互连电极错位相对；

所述第一互连电极的形状为方形，所述第一互连电极的边长中最小尺寸小于或等于20μm；

或者，所述第一互连电极的形状为圆形，所述第一互连电极的直径小于或等于20μm；

或者，所述第一互连电极的形状为椭圆形，所述第一互连电极的短轴小于或等于20μm。

13.如权利要求9所述的封装结构，其特征在于，所述第一互连电极与第二互连电极错位相对；

所述第二互连电极的形状为方形，所述第二互连电极的边长中最小尺寸小于或等于20μm；

或者，所述第二互连电极的形状为圆形，所述第二互连电极的直径小于或等于20μm；

所述第二互连电极的形状为椭圆形，所述第二互连电极的短轴小于或等于20μm。

14.如权利要求9所述的封装结构，其特征在于，所述基底为形成有多个第二芯片的晶圆，所述第二芯片具有第一待键合面，所述第一芯片的数量为多个；

或者，所述基底为电路板，所述电路板具有第一待键合面；

或者，所述基底为第二芯片，所述第二芯片具有第一待键合面。

15.如权利要求9所述的封装结构，其特征在于，所述互连结构为化学镀互连结构。

16.如权利要求9所述的封装结构，其特征在于，所述第一互连电极的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种；所述第二互连电极的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种；所述互连结构的材料包括铜、钛、铝、金、镍、铁、锡、银、锌和铬中的一种或多种。

17.如权利要求9所述的封装结构，其特征在于，所述键合层的材料包括：可光刻键合材料、芯片粘结膜、介质材料、玻璃和聚合物材料中的一种或多种，所述可光刻材料包括干膜，所述介质材料包括氧化硅或者氮化硅。

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