CN114361192A

CN114361192A - Spad像素

Info

Publication number: CN114361192A
Application number: CN202111185973.3A
Authority: CN
Inventors: F·居亚代; S·佩莱格里尼; B·雷
Original assignee: STMicroelectronics Crolles 2 SAS; STMicroelectronics Research and Development Ltd
Current assignee: STMicroelectronics Crolles 2 SAS; STMicroelectronics Research and Development Ltd
Priority date: 2020-10-12
Filing date: 2021-10-12
Publication date: 2022-04-15
Also published as: US20220115419A1; US20230369359A1; US11843008B2; US20240063235A1; FR3115158B1; CN217306505U; FR3115158A1

Abstract

本公开的实施例涉及SPAD像素。一种电子器件包括具有SPAD的第一级、具有用于所述SPAD的猝灭电路的第二级、以及具有用于处理由所述SPAD生成的数据的电路的第三级的堆叠。一种用于制造该器件的方法包括：a)形成第一级；b)通过分子键合在第一级上键合包括半导体层的层的堆叠；以及c)在半导体层中形成第二级的猝灭电路。

Description

SPAD像素

优先权要求

本申请要求在2020年10月12日提交的法国专利2010400号申请的优先权权益，其内容通过引用以法律允许的最大程度整体并入本文。

技术领域

本公开涉及电子器件，并且更具体地涉及包括基于SPAD的像素的器件及其制造方法。

背景技术

光电二极管是一种半导体组件，具有捕获光域中的辐射并将该辐射转换成电信号的能力。

单光子雪崩二极管或SPAD是光电二极管。SPAD是在击穿电压以上工作的雪崩光电二极管，并且到达倍增区域的光子可单独开始雪崩并导致结的击穿。

需要具有比当前SPAD像素更小的表面积的SPAD像素。

发明内容

本文的实施例克服了已知SPAD像素的全部或部分缺点。

一个实施例提供了一种制造电子器件的方法，所述电子器件包括第一级、第二级和第三级的堆叠，所述第一级包括SPAD，所述第二级包括用于所述SPAD的猝灭电路，所述第三级包括用于处理由所述 SPAD生成的数据的电路，所述方法包括：a)形成第一级；b)通过分子键合，在第一级上键合包括半导体层的层的堆叠；以及c)在半导体层中形成第二级的猝灭电路。

根据实施例，第二级和第三级通过混合键合而键合。

根据实施例，在步骤b)之后，蚀刻半导体层以形成多个不同区域。

根据实施例，该方法包括形成第三级的步骤，该步骤包括：在衬底内部和顶部形成晶体管；形成第一互连网络和形成第一暴露金属焊盘。

根据实施例，该方法包括，在步骤c)之后，在猝灭电路上形成第二互连网络，并且在第二级的与第一级相对的侧面上形成第二暴露金属焊盘的步骤。

根据实施例，在第二级和第三级的键合期间，第一和第二焊盘能够被布置成接触放置。

根据实施例，第一级的表面覆盖有由绝缘材料构成的第一层，并且形成层的堆叠包括在SOI结构上形成由所述绝缘材料构成的第二层的步骤，通过将第一绝缘层和第二绝缘层放置成接触来执行分子键合。

根据实施例，该方法包括在SOI结构和第二绝缘层之间形成导电层，该导电层形成接地平面。

另一实施例提供了一种电子器件，电子器件包括第一级、第二级和第三电路的堆叠，所述第一级包括SPAD，所述第二级包括用于所述SPAD的猝灭电路，所述第三电路包括用于处理由所述SPAD生成的数据的电路，其中，第一级通过分子键合而被键合到第二级，并且第二级通过混合键合而被键合到第三级。

根据实施例，第一级包括单个SPAD。

根据实施例，第一级不包括SPAD以外的电子组件。

根据实施例，第二级仅包括猝灭电路。

附图说明

将在以下参照附图对以例示和非限制性的方式给出的具体实施例的描述中详细描述上述特征和优点以及其他特征和优点，在附图中：

图1示出SPAD像素的示例；

图2非常示意性地示出SPAD像素的实施例；

图3示出SPAD像素的一部分的示例；

图4是示意性地示出SPAD像素的实施例的横截面视图；

图5是示意性地示出SPAD像素的另一实施例的横截面视图；

图6A示出制造图5的实施例的方法的步骤；

图6B示出制造图5的实施例的方法的另一步骤；

图6C示出制造图5的实施例的方法的另一步骤；

图6D示出制造图5的实施例的方法的另一步骤；

图6E示出制造图5的实施例的方法的另一步骤；

图6F示出制造图5的实施例的方法的另一步骤；

图6G示出制造图5的实施例的方法的另一步骤；以及

图6H示出制造图5的实施例的方法的另一步骤。

具体实施方式

在各个附图中，相同的特征由相同的附图标记表示。尤其，在各种实施例中共同的结构特征和/或功能特征可以具有相同的附图标记，并且可以设置相同的结构特性、尺寸特性和材料特性。

为了清楚起见，仅详细例示和描述了对理解本文所述的实施例有用的步骤和元件。

除非另外指出，当提及两个元件连接在一起时，这表示没有除了导体外的任何中间元件的直接连接，并且当提及两个元件耦联在一起时，这表示这两个元件可以连接或者它们可以通过一个或多个其他元件耦联。

在以下公开中，除非另有指定，当提及绝对位置限定词时，例如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等，或者提及相对位置限定词时，例如术语“上方”、“下方”、“较高”、“较低”等，或者提及取向限定词时，例如“水平”、“垂直”等，则参考图中所示的取向。

除非另有指定，表述“约”、“近似”、“基本”和“以…的数量级”表示在10％内，并且优选在5％内。

图1示出SPAD像素10的示例。

像素10包括SPAD电路102、SPAD电路被配置成在检测到光子时开始雪崩。电路102优选地包括单个SPAD。

像素10还包括猝灭电路104(QU)。电路104被配置成检测流过光电二极管的电流，并且通过将结的偏置降低到击穿电压以下而将光电二极管关断。然后，电路104通过重新施加初始电压来对结进行再充电，从而能够检测新的光子。

电路104包括模拟组件。因此，电路104包括诸如晶体管、电阻元件、电容元件等的组件。

像素10还包括电路106(DIG)，例如用于处理SPAD产生的信息。该电路优选地是包括晶体管的数字电路，优选地仅由晶体管形成。

电路104是模拟电路，该电路的组成使其小型化比电路106的小型化更复杂。因此，像素10的表面积减小特别受限于SPAD和电路 104的尺寸的总和、换句话说面积。

图2非常示意性地示出SPAD像素20的实施例。

与图1的像素10一样，像素包括SPAD电路102、猝灭电路104 (QU)和用于处理所获得的信息的电路106(DIG)。

在图2的实施例中，SPAD电路102以及电路104和106彼此堆叠。因此，电路102位于电路104上，并且电路104位于电路106上。

像素20因此包括三个堆叠的级。堆叠的较高级是仅包括SPAD 电路102的级。较低级是包括、优选只包括用于处理SPAD产生的信息的电路106的级。处于较高级和较低级之间的中间级优选仅包括猝灭电路104。因此，猝灭电路的组件不处于较高级102或较低级106中。类似地，电路106的元件不处于较高级或中间级中。

优选地，较高级包括单个SPAD。优选地，较高级不包括电子组件，尤其是不包括晶体管、电容器、电阻器等。优选地，中间级包括单个猝灭电路，猝灭电路被配置成与较高级的单个SPAD一起操作。优选地，较低级包括数据处理电路，所述数据处理电路被配置成仅处理由较高级的单个SPAD生成的数据。优选地，像素20，换句话说 SPAD电路102、猝灭电路104和用于处理所获得的信息的电路106，仅包括与SPAD相关的元件。换句话说，没有与SPAD无关的电子元件、例如没有电子电路处于像素20中。

因此，电路20的表面积仅由电路102、104和106中具有最大表面积的电路限制。

图3示出SPAD像素的一部分的示例。更具体地，图3示出SPAD 电路102的示例和猝灭电路104的示例。

在图3的示例中，电路102包括保护二极管122和SPAD光电二极管124。二极管122是所谓的“上拉”二极管。二极管122耦联、优选连接在电压VP的施加节点和节点126之间。二极管122的阴极耦联到、优选连接到节点126，并且二极管122的阳极耦联到、优选连接到电压VP的施加节点。二极管122是禁用二极管，当SPAD二极管被晶体管132禁用时，允许SPAD 124的阳极节点保持在例如等于7V的电压值。禁用电压VP具有的值例如比施加到SPAD上的超过击穿电压的过量偏压大至少2V。

SPAD 124耦联到、优选连接到节点126和节点128之间。SPAD 128的阴极耦联到、优选连接到节点128，并且SPAD 124的阳极耦联到、优选连接到节点126。电路102还包括耦联到、优选连接到节点 128和电压VH的施加节点之间的电阻器130。

与猝灭电路相对应的电路104包括晶体管132和晶体管134，这些晶体管串联耦联到、优选连接到节点136和电压VL的施加节点、例如接地之间。更具体地，晶体管132通过其导电端子(例如，源极和漏极)耦联到、优选连接到节点136和节点138之间。晶体管134 通过其导电端子耦联到、优选连接到节点138和电压VL的施加节点之间。

晶体管132和134优选是N型场效应(MOS)晶体管。

电路104还包括晶体管140，晶体管通过其导电端子耦联到、优选连接到节点142和电源电压VDD的施加节点之间。晶体管140优选是P型场效应晶体管。电路104还包括电容元件或电容器144和 146。电容器144耦联到、优选连接到节点142和节点148之间。电容器146耦联到、优选连接到节点142和电压VL的施加节点之间。电路104还包括耦联到、优选连接到节点142和节点152之间的反相器电路150。

电路102处于图2的像素20的较高级，并且电路104处于中间级。较高级的节点128耦联到、优选连接到中间级的节点148。节点 152优选耦联到、优选连接到较低级的节点(未示出)。较高级的节点126耦联到、优选连接到中间级的节点136。节点126和相应节点 136、以及节点128和相应节点148之间的链路对应于各级之间的连接，例如通过导电迹线、导电通孔和接触焊盘实现。在图4和图5的实施例中将更详细地描述不同级之间的链路。

图4是示意地示出SPAD像素20的实施例的横截面视图。像素 20A与关于图2描述的像素20一样包括堆叠，该堆叠包括：由SPAD 电路102形成的较高级，或级102；由猝灭电路104形成的中间级，或级104；以及由处理电路106形成的较低级，或级106。

级106包括衬底200。衬底200优选地由半导体材料构成，例如由硅构成。晶体管202形成在衬底200的内部和顶部。在图4中，晶体管202由处于衬底200的表面204上并对应于晶体管202的栅极的块示出。

电路106是用于处理由SPAD产生的数据的数字电路。电路106 中包含的电子组件优选主要是晶体管，优选排他性地是晶体管。

绝缘层206覆盖衬底200的表面204并且因此覆盖晶体管202。导电通孔207穿过层206。

绝缘层的堆叠208覆盖层206。导电迹线210处于堆叠208中，通过导电通孔212彼此耦联。堆叠208以及导电迹线210和导电通孔 212形成互连网络，该互连网络能够通过通孔207互连电路106的组件。

电路106还包括金属焊盘214。金属焊盘处于堆叠208中，在堆叠208的上表面的水平。换句话说，除了与堆叠208的上表面齐平的每个焊盘的表面，即，离衬底200最远的表面外，金属焊盘被设置成埋入堆叠208中。

优选地，至少某些焊盘214通过导电通孔212耦联到导电迹线210。因此，电子组件、例如晶体管可以经由通孔207、互连网络和焊盘214 耦联到电路106外部的元件。

电路104包括层223，该层包括由半导体材料例如硅构成的区域 224。电子组件形成在半导体区域224的内部和顶部。在图4中，尽管仅示出区域224内部和顶部的晶体管，但是在区域224的至少一些区域中形成了除了晶体管外的模拟组件。晶体管226处于区域224的内部和顶部。更具体地，晶体管形成在区域224中和层223的表面228 上。层223还包括由绝缘材料构成的区域229，该区域将区域224彼此分开。层223因此由区域224和区域229形成。

层223的表面228覆盖有绝缘层230。层230因此覆盖晶体管226 和形成在表面228上的其他组件(未示出)。导电通孔232穿过层230。

最远离层223的层230的表面覆盖有互连网络，更具体地，由绝缘层、处于堆叠216中的导电迹线218、以及将导电迹线彼此耦联并耦联到通孔232的导电通孔220的堆叠216覆盖该表面。

电路104还包括金属焊盘222，其与堆叠216的离区域224最远的表面齐平。

电路106和104通过混合键合而彼此键合。更具体地，堆叠208 和216彼此接触，使得每个焊盘214与焊盘222接触。

层223的与表面228相对的表面覆盖有绝缘层227。电路102被键合到层227。更具体地，电路102键合到层227的表面，该表面与层227的接触层223的表面相对。

电路102包括衬底250。SPAD 252形成在衬底250中。优选地， SPAD 252与电路104接触。衬底250例如可以包括绝缘壁(未示出)。

优选地，电路102包括单个SPAD 252。优选地，电路102不包括其他电子组件，例如晶体管、电阻器、电容器等。可能的是，未示出的滤光器或透镜可以处于衬底250上。

衬底250，并且更具体地是SPAD 252，可以通过导电通孔254 耦联到电路104，并且更具体地是耦联到电路104的互连网络。通孔 254至少穿过层227、223和230，以在端部的水平处到达金属迹线218。通孔254的另一端部例如与接触该电路102的层227的表面齐平，以将所述金属迹线218连接到电路102，例如连接到SPAD的端子。其他通孔254(未示出)可以在电路102中延伸，例如以到达SPAD的其他端子。

图5是示意地示出SPAD像素20B的另一实施例的横截面视图。

像素20B与像素20A的不同之处在于，每个半导体区域224均通过绝缘区域260和接地平面262与层227分离。更具体地，区域224 的表面处于区域260的表面上，例如，由与区域229相同的材料构成。层260的相对表面处于导电区域226上，被偏压至接地。区域262处于层227上。

处于每个区域224对面的区域260通过区域229彼此分开。优选地，区域260和262具有的水平尺寸大于与该区域相对的区域244的水平尺寸。

优选地，区域262经由通孔(未示出)耦联到参考电压的施加节点、优选接地，将区域262耦联到电路104的互连网络的导电迹线218。

作为变体方案，至少某些层262通过区域229彼此分开。换句话说，至少某些层262不被区域229彼此分开。优选地，至少某些层262 在区域224之间延伸以耦联在一起。层262优选地耦联到接地。

图6A、图6B和图6C示出图5的像素20B的制造步骤。更具体地，图6A、图6B和图6C是沿垂直面的横截面视图。这些步骤可以一个接一个地进行或并行地进行。

图6A示出制造图5的实施例的方法的步骤。更具体地，图6A 示出电路102的形成。

在该步骤中，SPAD 252在衬底250中形成。SPAD可以是垂直的 SPAD，即SPAD的PN结具有垂直或水平方向，即SPAD的PN结具有水平方向。绝缘壁(未示出)形成在衬底250中。

此外，在衬底250的旨在最接近级104的表面上还形成绝缘层300。优选地，层300完全覆盖衬底的所述表面。

层300由层227的材料构成。层300例如由氧化硅构成。层300 具有小于层227的厚度。

优选地，也可以形成未示出的导电通孔，以耦联衬底250的两个相对表面。

图6B示出制造图5的实施例的方法的另一步骤。更具体地，图 6B示出形成级104的步骤。

由该步骤得到的结构包括具有基本相同的水平尺寸(即，俯视图中的尺寸)的层的堆叠。该结构包括覆盖有绝缘层304的半导体衬底 302，绝缘层304覆盖有由半导体材料构成的层306，优选地，该半导体材料与衬底302的材料相同，例如硅。衬底302和层304和306形成绝缘体上半导体或SOI类型的结构307。层304因此形成掩埋氧化物或BOX类型的层。优选地，结构307是绝缘体上完全耗尽半导体或FDSOI类型的结构。层304完全覆盖衬底302。层306完全覆盖层 304。

半导体材料的层306覆盖有绝缘层308。绝缘层308完全覆盖半导体层306。

绝缘层308覆盖有导电层310。导电层310完全覆盖绝缘层308。导电层310优选由掺杂多晶硅构成。

导电层310覆盖有绝缘层312。绝缘层312完全覆盖导电层310。绝缘层312优选由与图6A的层300相同的材料构成。层312的厚度小于图5的层227的厚度。层300(图6A)和312的厚度的总和基本等于层227的厚度。

图6C示出制造图5的实施例的方法的另一步骤。更具体地，图 6A示出电路106的形成。因此，图6C示出在衬底200上形成晶体管 202和形成互连网络。

更具体地，图6C的制造步骤包括：在衬底200内部和顶部形成晶体管202；在衬底200上和晶体管202上形成绝缘层206；形成穿过层206到达例如晶体管202的传导和控制端子的通孔207；形成互连网络，包括形成堆叠208的、导电迹线210的和导电通孔212的绝缘层；以及形成适于混合键合的金属焊盘214，焊盘214与堆叠208 的上表面、即与衬底200最远的表面齐平。

图6D、图6E、图6F、图6G和图6H示出图5的像素20B的制造步骤，优选是连续的制造步骤。图6D、图6E、图6F、图6G和图 6H的步骤在图6A、图6B和图6C的步骤之后执行。更具体地，图 6D、图6E和图6F是沿垂直面的横截面视图。

图6D示出制造图5的实施例的方法的另一步骤。

在该步骤期间，关于图6B描述的结构和关于图6A描述的结构，即电路102，通过层300和312键合在一起。更具体地，层300和312 通过分子键合而键合在一起。层300和层312形成图5的绝缘层227。

图6D的步骤还包括去除层304和衬底302(图6B)。层302因此形成了能够在固定图6A的结构之前移动图6B的结构的途径 (handle)。层304因此在去除层302时形成蚀刻停止层。

在图6D的步骤期间键合两个结构之前，在层306中没有形成电子组件。优选地，在层306上没有执行掺杂步骤。因此，层306是由单一材料构成的均匀层。

此外，在图6B的结构的层上没有进行结构化步骤。换句话说，图6B的结构的每个层优选在其整个表面上具有基本相等的厚度。优选地，不进行蚀刻步骤来蚀刻图6B的结构的层中的一个或多个层的某些区域，并且避免不蚀刻相同的一个或多个层的其他区域。层300、 312、310、308和306中的每个层与衬底250和形成在衬底250中的元件(例如SPAD)的组合件相对地连续延伸，并且可能在未示出的绝缘壁上延伸。

图6E示出制造图5的实施例的方法的另一步骤。

在该步骤期间，层306被蚀刻以形成半导体材料区域224。优选地，在该步骤期间仅蚀刻层306。尤其，在该步骤期间优选不蚀刻导电层310。

此外，电路104的电子组件形成于区域224中。在图6E中，示出两个晶体管226，每个晶体管处于区域224的内部和顶部。更一般地，形成猝灭电路的不同模拟组件形成在区域224上。因此，诸如电容器、电阻器等的组件形成在区域224的内部和顶部。

在结构的键合之后形成组件能够确保组件的适当对准。实际上，在键合期间，层306的位移可以导致层306的畸变。一旦层306已经键合到电路102就形成组件，这使得能够避免这种畸变而导致组件之间的位移。

图6F示出制造图5的实施例的方法的另一步骤。

在该步骤期间，蚀刻层308和310以形成处于区域224对面的区域260和262。优选地，每个区域224与区域260和区域262相对，与相对其他区域224定位的区域260和262分离。优选地，每个区域 262的水平尺寸大于相对所述区域262存在的区域224的水平尺寸。因此，每个区域262的至少一部分未覆盖有对应的区域224。

优选地，区域260的水平尺寸基本等于支撑该区域的区域262的水平尺寸。

图6G示出制造图5的实施例的方法的另一步骤。

在该步骤期间，在图6F的结构上形成绝缘材料的层270。更具体地，层270在整个层227上延伸并且覆盖包括区域260、262、224和电子组件的堆叠。

在层270中形成例如由钨构成的导电通孔254和232。通孔232 从层270的上表面，即最远离层227的表面延伸，并且到达在区域224 内部和顶部形成的组件。通孔254延伸穿过层270和穿过层227以到达电路102，例如，到达SPAD的第一端子。某些通孔254可以到达先前已经在衬底250中形成的通孔(未示出)，以能够将层270的上表面耦联到SPAD的第二端子。

可以形成通孔(未示出)以穿过层270并到达区域262。

图6H示出制造图5的实施例的方法的另一步骤。

在该步骤期间，电路104的互连网络形成在层270上。更具体地，形成互连网络包括形成堆叠216的、导电迹线218的和导电通孔220 的绝缘层。图6H的步骤还包括形成适于混合键合的金属焊盘222，金属焊盘与堆叠216的上表面、即离层270最远的表面齐平。

在图6H的步骤之后的步骤期间，电路106，即关于图6C描述的结构，被键合到电路104，即被键合到关于图6H描述的结构。更具体地，电路106的堆叠208的暴露表面被键合到堆叠216的暴露表面。换句话说，电路104的堆叠216被键合到电路106的堆叠208。换句话说，通过将电路106的焊盘214和电路104的焊盘222放置成接触，电路106通过混合键合被键合到电路104。优选地，选择焊盘222和214的位置，使得当电路104和106彼此键合时，每个焊盘222与焊盘214接触。

滤光器和/或透镜形成步骤可以例如在图6A的步骤期间或在图 6H的步骤之后执行。

已经描述了各种实施例和变体方案。本领域技术人员将理解，这些各种实施例和变体方案的某些特征可以组合，并且本领域技术人员将想到其他变体方案。尤其是层223、即区域224和区域229可以用由半导体材料构成的单个连续层代替，该单个连续层在整个层227上延伸，具有形成在该单个连续层中的电路104的所有组件。

在图5的实施例中，替代图4的实施例中的层223的层通过未被蚀刻的层310和308与层227分开。实际上，在制造方法期间，不执行层306、308和310的蚀刻步骤。

最后，基于上文给出的功能指示，所描述的实施例和变型的实际实施在本领域技术人员的能力内。

Claims

1.一种制造电子器件的方法，所述电子器件包括第一级、第二级和第三级的堆叠，所述第一级包括SPAD，所述第二级包括用于所述SPAD的猝灭电路，所述第三级包括用于处理由所述SPAD生成的数据的电路，所述方法包括：

a)利用所述SPAD形成第一级；

b)通过分子键合，在所述第一级上键合包括半导体层的层的堆叠；以及

c)在所述半导体层中形成所述第二级的所述猝灭电路。

2.根据权利要求1所述的方法，其中所述第二级和所述第三级通过混合键合而键合。

3.根据权利要求1所述的方法，其中在步骤b)之后，蚀刻所述半导体层以形成多个不同的区域。

4.根据权利要求1所述的方法，包括通过以下项形成所述第三级：在衬底的内部和衬底的顶部形成晶体管；形成第一互连网络；并且形成第一暴露金属焊盘。

5.根据权利要求4所述的方法，在步骤c)之后包括：在所述猝灭电路上形成第二互连网络；并且在所述第二级的与所述第一级相对的侧面上形成第二暴露金属焊盘。

6.根据权利要求5所述的方法，还包括：在所述第二级与所述第三级的所述键合期间，将所述第一焊盘与所述第二焊盘布置成接触放置。

7.根据权利要求1所述的方法，其中所述第一级的表面覆盖有由绝缘材料构成的第一层，并且其中形成所述层的堆叠包括：在SOI结构上形成由所述绝缘材料构成的第二层，其中通过将所述第一绝缘层和所述第二绝缘层放置成接触来执行分子键合。

8.根据权利要求7所述的方法，包括在所述SOI结构与所述第二绝缘层之间形成导电层，所述导电层形成接地平面。

9.根据权利要求1所述的方法，其中所述第一级包括单个SPAD。

10.根据权利要求1所述的方法，其中所述第一级不包括SPAD以外的电子组件。

11.根据权利要求1所述的方法，其中所述第二级仅包括猝灭电路。

12.一种电子器件，包括：

堆叠，所述堆叠包括第一级、第二级和第三级，所述第一级包括SPAD，所述第二级包括用于所述SPAD的猝灭电路，所述第三级包括用于处理由所述SPAD生成的数据的电路；

其中所述第一级通过分子键合而被键合到所述第二级，并且所述第二级通过混合键合而被键合到所述第三级。

13.根据权利要求12所述的器件，其中所述第一级包括单个SPAD。

14.根据权利要求12所述的器件，其中所述第一级不包括SPAD以外的电子组件。

15.根据权利要求12所述的器件，其中所述第二级仅包括猝灭电路。