KR20080010834A - 이미지 센서의 배치 구조 - Google Patents

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Abstract

이미지 센서의 배치 구조가 개시된다. 이미지 센서에 구비되는 플로팅 노드는 금속 배선으로 형성되며, 포토 다이오드가 형성되는 레이어(layer)와 다른 레이어 상에 형성된다. 플로팅 노드는 금속 배선으로 구성된다. 선택 트랜지스터, 소스 폴로워 및 리셋 트랜지스터는 동일한 p웰 상에 형성된다. 특히, 리셋 트랜지스터는 p웰 상에 형성됨에 따라 인접한 영역에 배치된 포토 다이오드와 전기적인 절연된다. 또한, 전송 트랜지스터의 게이트 전극과 금속 배선을 전기적으로 연결하는 콘택은 게이트 전극의 중심 부위 상에 형성된다.

Description

이미지 센서의 배치 구조{Lay-out of Image Sensor}
도 1은 종래 기술에 따른 이미지 센서의 화소 회로도이다.
도 2는 종래 기술에 따라 상기 도 1에 도시된 화소 회로의 배치 구조를 도시한 평면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 화소 구조를 도시한 배치도이다.
도 4는 본 발명의 바람직한 실시예에 따른 화소 구조를 도시한 배치도이다.
<도면의 주요 부분에 대한 부호의 설명>
530 : 제1 활성 영역 540 : 제1 게이트 전극
542 : 제2 게이트 전극 550 : 제2 활성 영역
552 : 선택 게이트 전극 554 : 폴로워 게이트 전극
560 : 제3 활성 영역 562 : 리셋 게이트 전극
570 : p웰 601 : 제1 콘택
603 : 제1 금속 배선 611 : 제2 콘택
613 : 제2 금속 배선 621 : 제1 플로팅 노드 콘택
623 : 제2 플로팅 노드 콘택 625 : 제3 플로팅 노드 콘택
630 : 플로팅 노드
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 이미지 센서의 화소에 대한 배치 구조에 관한 것이다.
이미지 센서는 영상을 전기적 신호로 변환하는 장치이다. 특히, CMOS를 이용하는 이미지 센서는 포토 다이오드로부터 발생된 전자-정공쌍(Electron Hole Pair; 이하 EPH라 한다)을 이용하여, 영상을 전압의 형태로 변환한 다음, 이를 소신호 증폭하여 출력한다. 특히, 이미지 센서는 포토 다이오드를 통해 영상을 전기적 신호로 변환하여야 하므로, 외부광에 노출되는 포토 다이오드의 면적이 넓어야 한다.
그러나, 이미지 센서는 제한된 면적에 다수의 화소를 가져야 하므로 포토 다이오드의 면적을 넓히는데 한계를 가진다. 또한, 이미지 센서에 구비되는 화소수는 지속적으로 증가하고 있으므로, 개개의 화소에 대해 포토 다이오드가 가지는 면적비인 개구율을 증가시키는 것이 이에 대한 효율적인 개선책이 될 수 있다.
따라서, 동일한 화소 회로라 하더라도, 상기 화소 회로를 이루는 포토 다이오드, 트랜지스터들 및 금속 배선들을 배치하는 배치 기술이 중요한 문제로 떠오르고 있다. 상술한 화소 회로들의 구성 요소들을 배치하는 방법에 따라 화소의 성능이 좌우되며, 이미지 센서의 수율에 영향을 미치기도 한다. 즉, 반도체 제조 공정에서 허용하는 여유도인 공정 마진(process margin)을 감안한 배치가 수행되는 경우, 이미지 센서의 수율은 증가하나, 공정 마진에 근접하거나 매우 낮은 공정 마진을 가지는 배치 구조를 이용하여 이미지 센서를 생산하는 경우, 수율은 감소하게 된다.
도 1은 종래 기술에 따른 이미지 센서의 화소 회로도이다.
도 1을 참조하면, 화소 회로는 2개의 화소들(110, 120)로 구성된다. 또한, 2개의 화소들(110, 120)은 3개의 트랜지스터들 RX, DX, SX를 공유한다.
즉, 제1 화소(110)는 제1 포토 다이오드 PD1, 제1 전송 트랜지스터 TX1, 리셋 트랜지스터 RX, 소스 폴로워 DX 및 선택 트랜지스터 SX로 구성된다. 특히, 제1 화소(110)와 제2 화소(120)는 상기 리셋 트랜지스터 RX, 소스 폴로워 DX 및 선택 트랜지스터 SX를 공유한다. 따라서, 제2 화소(120)에는 제2 포토 다이오드 PD2 및 제2 전송 트랜지스터 TX2가 배타적으로 속하며, 상기 리셋 트랜지스터 RX, 소스 폴로워 DX 및 선택 트랜지스터 SX는 제1 화소(120)와 공유된다.
또한, 제1 및 제2 전송 트랜지스터들 TX1, TX2, 리셋 트랜지스터 RX, 소스 폴로워 DX 및 선택 트랜지스터 SX는 플로팅 노드 FD에 공통으로 연결된다.
도 2는 종래 기술에 따라 상기 도 1에 도시된 화소 회로의 배치 구조를 도시한 평면도이다.
도 2를 참조하면, 제1 포토 다이오드(200)와 제2 포토 다이오드(210)는 2개의 전송 트랜지스터들 TX1, TX2를 중심으로 서로 대칭된 배치를 가진다. 또한, 각각의 포토 다이오드(200, 210)는 포토 다이오드의 외곽을 정의하는 저농도 도핑 영역인 n- 영역(202) 내에 p+ 영역(204)이 배치된 형상을 가진다.
또한, 플로팅 노드(220)와 제1 포토 다이오드(200) 사이에는 제1 전송 트랜지스터 TX1이 배치된다. 상기 제1 전송 트랜지스터 TX1은 제1 포토 다이오드(200) 의 n- 영역(202)과 고농도인 n+로 구성된 플로팅 노드(220) 사이에 제1 게이트 전극(230)을 형성함에 의해 구현된다. 따라서, 플로팅 노드(220)는 제1 전송 트랜지스터 TX1의 소스/드레인 전극이 된다. 제2 전송 트랜지스터 TX2는 플로팅 노드(220)를 사이에 두고, 상기 제1 전송 트랜지스터 TX1과 마주보는 형상을 취한다. 즉, 제2 포토 다이오드(210)의 n- 영역(212)과 플로팅 노드(220) 사이에 제2 게이트 전극(240)이 형성됨을 통해 제2 전송 트랜지스터 TX2는 구현된다.
따라서, 플로팅 노드(220)는 제1 포토 다이오드(200)의 n- 영역(212)과 제2 포토 다이오드(210)의 n- 영역(212)을 연결하는 형상을 취하며, 2개의 포토 다이오드 영역들을 가로지르는 형상을 가진다. 또한, 플로팅 노드(220)는 포토 다이오드 영역을 가로지르면서, 제2 포토 다이오드(210)의 외곽을 따라, 직각으로 꺽여지는 형상으로 신장된다. 상기 플로팅 노드(220)는 다수의 트랜지스터들의 형성을 위해 고농도로 도핑된 n+ 영역이다.
플로팅 노드(220)로부터 신장된 제1 활성 영역(222)에는 리셋 트랜지스터 RX가 형성된다. 상기 제1 활성 영역(222)은 n+로 고농도 도핑된 영역이다. 즉, 제1 활성 영역(222) 상부를 가로지르는 리셋 게이트 전극(250)을 형성하여 리셋 트랜지스터 RX를 구현한다.
상기 포토 다이오드들(200, 210), 전송 트랜지스터들 TX1, TX2 및 리셋 트랜지스터 RX는 p형 기판 상에 직접 형성된다.
또한, 소스 폴로워 DX 및 선택 트랜지스터 SX는 제1 포토 다이오드(200)의 측면에 형성된다. 소스 폴로워 DX 및 선택 트랜지스터 SX는 직렬로 연결된 구조를 가지므로, 제2 활성 영역(260)을 공유한다. 상기 제2 활성 영역(260)은 p웰(p-well) (262) 상에 형성된다. 또한, 제2 활성 영역(260) 상에 선택 트랜지스터 SX의 선택 게이트 전극(270) 형성되고, 선택 게이트 전극(270)과 평행하게 소스 폴로워 DX의 폴로워 게이트 전극(280)이 형성된다. 따라서, 소스 폴로워 DX 및 선택 트랜지스터 SX는 제2 활성 영역(260)을 공유하는 구조를 가지며, 소스/드레인을 서로 공유하는 구조를 가진다.
상술한 포토 다이오드들(200, 210), 트랜지스터들 RX, SX, DX, TX1, TX2 및 플로팅 노드는 동일한 레이어(layer) 상에 형성된다. 즉, 반도체 기판 상에 직접 형성된다. 또한, 게이트 전극들에 신호를 공급하기 위한 금속 배선들 및 트랜지스터들에 전원 전압들을 공급하기 위한 금속 배선들은 층을 달리하여 형성된다. 먼저, 포토 다이오드들(200, 210), 트랜지스터들 TX1, TX2, RX, DX, SX 및 플로팅 노드(220)의 전면을 매립하는 층간 절연막이 도포된다.
또한, 층간 절연막을 관통하는 다수의 콘택홀들 형성하고 콘택홀을 도전체로 매립하여 다수의 콘택들을 형성한다. 또한, 콘택들에 금속 배선들을 연결하여 게이트 및 소스/드레인들을 금속 배선들과 전기적으로 연결한다.
먼저, 제1 전송 트랜지스터 TX1을 형성하는 제1 게이트 전극(230)의 일측면 상으로 제1 콘택홀을 형성하고, 제1 콘택홀을 매립하는 제1 콘택(301)이 형성된다. 즉, 제1 콘택(301)은 층간 절연막을 관통하여 형성되고, 층간 절연막 상의 제1 금속 배선(303)과 제1 게이트 전극(230)을 전기적으로 연결한다. 상기 제1 금속 배선(303)은 제1 방향으로 신장되며, 제1 포토 다이오드(220) 상부를 가로지르지 않 도록 배치되어야 한다.
마찬가지로, 제2 콘택(311)은 층간 절연막을 관통하여 형성되며, 층간 절연막 상의 제2 금속 배선(313)과 제2 게이트 전극(240)을 전기적으로 연결한다. 상기 제2 금속 배선(313)은 제1 방향으로 신장되며, 상기 제1 금속 배선(313)과 평행하게 배치된다. 또한, 상기 제2 금속 배선(313)은 제2 포토 다이오드(210) 상부를 가로지르지 않도록 배치되어야 하며, 동일한 레이어에 배치된 제1 금속 배선(303)과 일정한 간격을 유지하여야 한다.
또한, 제1 활성 영역(222)에 형성된 리셋 트랜지스터 RX의 드레인 영역에는 제1 VDD 콘택(321)이 형성된다. 상기 제1 VDD 콘택(321)은 층간 절연막을 관통하여 형성되며, 리셋 트랜지스터 RX의 드레인 영역과 제1 VDD 배선(323)을 전기적으로 연결한다. 상기 제1 VDD 배선(323)은 제1 방향으로 형성됨이 바람직하다.
제2 활성 영역(260)에 형성된 소스 폴로워 DX의 드레인 영역 상에는 제2 VDD 콘택(331)이 형성된다. 제2 VDD 콘택(331)은 층간 절연막을 관통하여 형성되며, 층간 절연막 상에 형성되는 제2 VDD 배선(333)과 소스 폴로워 DX의 드레인 영역을 전기적으로 연결한다. 또한, 상기 제2 VDD 배선(333)은 제1 방향으로 형성된다.
또한, 소스 폴로워 DX의 폴로워 게이트 전극(280)은 플로팅 노드(220)에 전기적으로 연결되어야 한다.
상술한 바와 같이 층간 절연막 상부에 형성되는 제1 금속 배선(303), 제2 금속 배선(313), 제1 VDD 배선(323) 및 제2 VDD 배선(333)은 제1 방향으로 형성된다. 그러나, 상기 도 2에 도시된 바대로 소스 폴로워 DX의 폴로워 게이트 전극(280)과 플로팅 노드(220)를 연결하는 제3 금속 배선(400)은 제2 방향으로 형성되어야 한다. 따라서, 제3 금속 배선(400)은 제1 금속 배선(303)과 교차하는 배치를 가지므로 제1 금속 배선(303)과 전기적인 절연을 유지하기 위해 새로운 층간 절연막이 금속 배선들 상부에 개재되어야 한다.
즉, 상기 도 2에 도시된 배치 구조를 실현하기 위해서는 적어도 2개의 층간 절연막이 요구되며, 2개의 금속 배선층이 요구된다.
금속 배선층이 증가할수록 제조 공정은 복잡해지며, 복잡한 제조 공정에 의해 수율은 감소하는 경향을 가진다.
또한, 플로팅 노드(220)가 포토 다이오드들(200, 210) 사이에 개재되는 형상을 취하므로, 포토 다이오드들(200, 210) 사이에는 충분한 이격 공간이 요구된다. 제한된 화소 크기에서 플로팅 노드(220)의 형성을 위해 이격 공간을 남기는 경우, 포토 다이오드의 면적은 상대적으로 축소되어야 한다. 포토 다이오드의 면적의 축소는 화소의 개구율의 감소를 유발하며, 영상을 전기적 신호로 원할하게 변환하지 못하는 문제를 유발한다.
특히, 플로팅 노드(220)가 제1 방향 및 제2 방향을 따라 구부러진 형상을 취하는 경우, 공정 마진은 감소하는 경향을 가진다. 즉, n+ 영역인 플로팅 노드(220)의 형성을 위해서는 이온 주입 공정이 수행되는데, 이온 주입시 마스크로는 포토 레지스트를 사용한다.
상기 도 2에 도시된 플로팅 노드(220)를 형성하기 위해서는 패터닝되는 포토 레지스트 패턴도 복잡한 형상을 가져야한다. 그러나, 미세 선폭을 실현하고자 하는 경우, 패터닝되는 포토 레지스트 패턴이 복잡할수록 정확한 패턴의 형성이 곤란해지는 경향이 있다.
따라서, 본 발명의 목적은 공정 마진을 증가시키고, 미세 선폭을 실현하기에 용이한 이미지 센서를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 제1 포토 다이오드; 상기 제1 포토 다이오드와 마주 보며 배치되는 제2 포토 다이오드; 상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 이격 공간에 배치된 제1 활성 영역; 상기 제1 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제1 전송 트랜지스터; 상기 제2 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제2 전송 트랜지스터; 상기 제1 포토 다이오드의 일측면에 형성된 제2 활성 영역 상에 형성되는 선택 트랜지스터; 상기 제2 활성 영역 상에 형성되고 상기 선택 트랜지스터와 소스/드레인 영역을 공유하는 소스 폴로워; 상기 제2 포토 다이오드의 일측면에 배치된 제3 활성 영역 상에 형성되는 리셋 트랜지스터; 및 상기 제1 포토 다이오드, 상기 제2 포토 다이오드, 상기 제1 활성 영역, 제2 활성 영역이 형성된 레이어와 다른 레이어에 형성되고, 콘택들을 통해 상기 제1 활성 영역, 상기 소스 폴로워 및 상기 리셋 트랜지스터에 전기적으로 연결되는 플로팅 노드를 포함하는 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 제1 포토 다이오드; 상기 제1 포토 다이오드와 마주 보며 배치되는 제2 포토 다이오드;
상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 이격 공간에 배치된 제1 활성 영역; 상기 제1 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제1 전송 트랜지스터; 상기 제2 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제2 전송 트랜지스터; 상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 일측면에 배치된 p웰; 상기 p웰 내에 형성된 제2 활성 영역에 배치되는 선택 트랜지스터; 상기 제2 활성 영역에 배치되고 상기 선택 트랜지스터와 소스/드레인 영역을 공유하는 소스 폴로워; 상기 p웰 내에 형성된 제3 활성 영역에 배치되는 리셋 트랜지스터; 및 상기 제1 포토 다이오드 및 상기 제2 포토 다이오드가 형성된 레이어와 다른 레이어에 형성되고, 콘택들을 통해 상기 제1 활성 영역, 상기 소스 폴로워 및 상기 리셋 트랜지스터에 전기적으로 연결되는 플로팅 노드를 포함하는 이미지 센서를 제공한다.
또한, 본 발명의 상기 목적은, 반도체 기판 상에 형성된 제1 포토 다이오드; 상기 제1 포토 다이오드와 마주 보며 배치되는 제2 포토 다이오드; 상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 이격 공간에 배치된 제1 활성 영역; 상기 제1 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제1 전송 트랜지스터; 상기 제2 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제2 전송 트랜지스터; 상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 일측면에 배치된 p웰; 상기 p웰 내에 형성된 제2 활성 영역에 배치되는 선택 트랜지스터; 상기 제2 활성 영역에 배치되고 상기 선택 트랜지스터와 소스/드레인 영역을 공유하는 소스 폴로 워; 상기 p웰 내에 형성된 제3 활성 영역에 배치되는 리셋 트랜지스터; 상기 제1 포토 다이오드, 상기 제2 포토 다이오드, 상기 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역이 형성된 레이어와 다른 레이어에 형성되는 플로팅 노드; 상기 플로팅 노드가 형성된 레이어와 동일한 레이어에 형성되고, 상기 제1 전송 트랜지스터의 제1 게이트 전극의 중심 부위상에 형성되는 제1 콘택을 통해 상기 제1 전송 트랜지스터에 전기적으로 연결되는 제1 금속 배선; 및 상기 플로팅 노드가 형성된 레이어와 동일한 레이어에 형성되고, 상기 제2 전송 트랜지스터의 제2 게이트 전극의 중심 부위상에 형성되는 제2 콘택을 통해 상기 제2 전송 트랜지스터에 전기적으로 연결되는 제2 금속 배선을 포함하는 이미지 센서의 제공을 통해서도 달성될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예
도 3은 본 발명의 바람직한 실시예에 따른 화소 구조를 도시한 배치도이다.
도 3을 참조하면, 2개의 화소는 리셋 트랜지스터, 선택 트랜지스터 및 소스 폴로워를 공유한다. 즉, 상기 도 3에 도시된 배치도는 상기 도 1에 도시된 회로도를 반도체 기판 상에 구현한 것이다.
제1 포토 다이오드(510)와 제2 포토 다이오드(520)는 2개의 전송 트랜지스터 들 TX1, TX2를 중심으로 서로 대칭된 배치를 가진다. 또한, 각각의 포토 다이오드는 포토 다이오드의 외곽을 정의하는 저농도 도핑 영역인 n- 영역 내에 p+ 영역이 배치된 형상을 가진다.
또한, 제1 포토 다이오드 TX1과 제2 포토 다이오드 TX2 사이에는 제1 활성 영역(530)이 배치된다. 상기 제1 활성 영역(530)은 제1 포토 다이오드 TX1의 n-영역과 제2 포토 다이오드 TX2의 n-영역을 연결하는 형상을 가진다. 상기 제1 활성 영역(530)은 저농도로 도핑된 n-영역일 수 있고, 고농도로 도핑된 n+영역일 수 있다.
또한, 제1 활성 영역(530)과 제1 포토 다이오드(510) 사이에는 제1 전송 트랜지스터 TX1이 배치된다. 상기 제1 전송 트랜지스터 TX1은 제1 포토 다이오드(510)의 n-영역과 제1 활성 영역(530) 사이에 제1 게이트 전극(540)을 형성함에 의해 구현된다.
제2 전송 트랜지스터 TX2는 제1 활성 영역(530)을 사이에 두고, 상기 제1 전송 트랜지스터 TX1과 마주보는 형상을 취한다. 즉, 제2 포토 다이오드(520)의 n- 영역과 제1 활성 영역(530) 사이에 제2 게이트 전극(542)이 형성됨을 통해 제2 전송 트랜지스터 TX2는 구현된다.
제1 포토 다이오드(510)의 측면에는 선택 트랜지스터 SX 및 소스 폴로워 DX가 구비된다. 먼저, 제1 포토 다이오드(510)의 측면에 제2 활성 영역(550)이 구비된다. 상기 제2 활성 영역(550)은 고농도로 도핑된 n+영역임이 바람직하다.
제2 활성 영역(550)을 가로질러 선택 게이트 전극(552)이 형성된다. 제2 활 성 영역(550)을 가로지르는 선택 게이트 전극(552)의 구비에 의해 선택 트랜지스터 SX는 구현된다. 또한, 상기 선택 게이트 전극(552)은 제2 활성 영역(550)의 측면을 따라 신장된다.
또한, 제2 활성 영역(550)을 가로지르되, 상기 선택 게이트 전극(552)과 평행한 방향으로 폴로워 게이트 전극(554)이 배치된다.
기 제2 활성 영역(550)을 가로지르는 폴로워 게이트 전극(554)에 의해 소스 폴로워 DX는 구현된다. 또한, 폴로워 게이트 전극(554)은 제2 활성 영역(550)의 측면을 따라 신장된다.
상기 폴로워 게이트 전극(554)이 신장되는 방향은 선택 게이트 전극(552)이 신장되는 방향과 반대임이 바람직하다.
따라서, 소스 폴로워 DX 및 선택 트랜지스터 SX는 제1 포토 다이오드(510)의 측면에 형성된다. 소스 폴로워 DX 및 선택 트랜지스터 SX는 직렬로 연결된 구조를 가지므로, 제2 활성 영역(550)을 공유하는 구조를 가지며, 소스/드레인을 서로 공유하는 구조를 가진다.
제3 활성 영역(560)은 제2 포토 다이오드(520)의 일측면에 구비된다. 상기 제3 활성 영역(560)은 제1 포토 다이오드(510)의 측면에 형성되는 제2 활성 영역(550)과 동일한 방향으로 형성된다. 즉, 제2 활성 영역(550)이 제1 포토 다이오드(510)의 좌측에 형성되는 경우, 제3 활성 영역(560)은 제2 포토 다이오드(520)의 좌측에 형성된다.
제3 활성 영역(560)에는 리셋 트랜지스터 RX가 형성된다. 즉, 제3 활성 영 역(560)을 가로지르는 리셋 게이트 전극(562)의 형성을 통해 리셋 트랜지스터 RX는 구현된다.
또한, 리셋 게이트 전극(562)은 상기 제3 활성 영역(560)의 측면을 따라 신장된다. 바람직하게는 제3 활성 영역(560)의 측면과 제2 포토 다이오드(520)의 이격 공간을 따라 신장된다.
상술한 포토 다이오드들(510, 520), 트랜지스터들 TX1, TX2, SX, DX, RX는 동일한 레이어(layer) 상에 형성된다. 즉, 반도체 기판 상에 직접 형성된다. 또한, 게이트 전극들에 신호를 공급하기 위한 금속 배선들, 트랜지스터들에 전원 전압들을 공급하기 위한 금속 배선들 및 플로팅 노드는 층을 달리하여 형성된다.
또한, 제2 활성 영역(550) 및 제3 활성 영역(560)은 p웰(570) 상에 형성된다. 상기 p웰(570)은 화소를 이루는 다른 구성 요소들과의 전기적 절연을 달성하기 위해 구비된다.
특히, 종래 기술에 비해 리셋 트랜지스터 RX는 p웰(570)에 의해 인접한 포토 다이오드와의 절연 특성을 유지한다.
먼저, 포토 다이오드들(510, 520), 트랜지스터들 TX1, TX2, SX, DX, RX의 전면을 매립하는 층간 절연막이 도포된다.
또한, 층간 절연막을 관통하는 다수의 콘택홀들 형성하고 콘택홀을 도전체로 매립하여 다수의 콘택들을 형성한다. 또한, 콘택들에 금속 배선들을 연결하여 게이트 및 소스/드레인들을 금속 배선들과 전기적으로 연결한다.
먼저, 제1 전송 트랜지스터 TX1을 형성하는 제1 게이트 전극(540)의 중심 부 위 상으로 제1 콘택홀을 형성하고, 제1 콘택홀을 매립하는 제1 콘택(601)이 형성된다. 즉, 제1 콘택(601)은 층간 절연막을 관통하여 형성되고, 제1 게이트 전극(540)과 층간 절연막 상의 제1 금속 배선(603)을 전기적으로 연결한다. 상기 제1 금속 배선(603)은 제1 방향으로 신장되며, 제1 포토 다이오드(510) 상부를 가로지르지 않도록 배치되어야 한다.
마찬가지로, 제2 콘택(611)은 층간 절연막을 관통하여 형성되며, 층간 절연막 상의 제2 금속 배선(613)과 제2 게이트 전극(542)을 전기적으로 연결한다. 상기 제2 금속 배선(613)은 제1 방향으로 신장되며, 상기 제1 금속 배선(603)과 평행하게 배치된다. 또한, 상기 제2 금속 배선(613)은 제2 포토 다이오드(520) 상부를 가로지르지 않도록 배치되어야 하며, 동일한 레이어에 배치된 제1 금속 배선(603)과 일정한 간격을 유지하여야 한다.
또한, 제1 활성 영역(530)의 중심 부위에는 층간 절연막을 관통하는 제1 플로팅 노드 콘택(621)이 형성되고, 폴로워 게이트 전극(554)이 신장된 부위에는 제2 플로팅 노드 콘택(623)이 형성되며, 리셋 트랜지스터 RX의 소스 영역에는 제3 플로팅 노드 콘택(625)이 형성된다. 바람직하게는 제1 플로팅 노드 콘택(621), 제2 플로팅 노드 콘택(623) 및 제3 플로팅 노드 콘택(625)은 제1 방향으로 동일 직선 상에 구비된다. 또한, 층간 절연막 상에는 금속 배선으로 구성된 플로팅 노드(630)가 구비된다. 상기 플로팅 노드(630)는 제1 플로팅 노드 콘택(621)을 통해 제1 활성 영역(530)과 전기적으로 연결되고, 제2 플로팅 노드 콘택(623)을 통해 폴로워 게이트 전극(554)과 전기적으로 연결되며, 제3 플로팅 노드 콘택(625)을 통해 리셋 트 랜지스터 RX의 소스 영역과 전기적으로 연결된다. 상기 플로팅 노드(630)가 형성되는 방향은 제1 방향이며, 제1 금속 배선(603)과 제2 금속 배선(613) 사이의 이격 공간에 형성된다.
또한, 선택 게이트 전극(552)의 신장된 부위에는 제3 콘택(631)이 형성된다. 즉, 제3 콘택(631)은 층간 절연막을 관통하여 선택 게이트 전극(552)과 제3 금속 배선(633)을 전기적으로 연결한다. 상기 제3 금속 배선(633)은 제1 방향으로 형성되며 제1 포토 다이오드(510) 영역의 외곽을 따라 형성된다.
리셋 게이트 전극(562)의 신장된 부위에는 제4 콘택(641)이 형성된다. 상기 제4 콘택(641)은 층간 절연막을 관통하며, 리셋 게이트 전극(562)과 제4 금속 배선(643)을 전기적으로 연결한다. 또한, 제4 금속 배선(643)은 제2 포토 다이오드(520) 영역을 피하여 형성되어야 한다. 따라서, 경우에 따라 상기 제4 금속 배선(643)은 제4 콘택(641)과 전기적으로 연결되면서 제2 방향으로 신장되면서 제1 방향으로 배치된 "ㅗ" 형으로 구성될 수도 있다. 그러나, 제3 활성 영역(560)의 배치를 상하로 조절하거나, 제3 활성 영역(560)의 크기를 조절하여 제4 금속 배선(643)이 제1 방향으로만 형성되더라도, 제2 포토 다이오드(520) 영역의 상부를 피하여 형성되도록 할 수 있다.
상술한 배치 구조를 따를 경우, 플로팅 노드(630)는 포토 다이오드들(510, 520) 사이에 형성되되, 포토 다이오드들(510, 520)이 형성되는 레이어와 다른 레이어 상에 형성된다. 따라서, 포토 다이오드들(510, 520) 사이의 이격 공간에 대한 고려는 포토 다이오드가 형성된 레이어 상에서 이루어지는 것이 아니라, 층간 절연 막 상에서 이루어진다. 따라서, 포토 다이오드(510, 520)와 플로팅 노드(630) 사이의 이격 공간을 고려할 필요가 없으며, 플로팅 노드(630)를 제1 금속 배선(603)과 제2 금속 배선(613) 사이에 형성하는 것만 고려한다. 따라서, 공정 마진은 상대적으로 증가한다. 또한, 포토 다이오드의 면적을 증가시킬 수 있는 잇점이 있다.
또한, 플로팅 노드(630)를 고농도 도핑된 활성 영역으로 구성하지 않으며, 도전성 금속 배선으로 형성한다. 고농도로 도핑된 활성 영역에 비해 도전성 금속 배선이 낮은 선저항을 가지므로 플로팅 노드(630)에서의 저항 성분에 의한 전압 강하는 감소된다. 따라서, 포토 다이오드(510, 520)에 의해 형성된 전기적 성분은 소스 폴로워 DX에 보다 정확히 전달될 수 있다. 특히, 플로팅 노드(630)가 고농도로 도핑된 활성 영역으로 구성되는 경우, p 타입의 기판과 공핍 영역을 형성하며, 공핍 영역에 의한 접합 커패시턴스(Junction Capacitance)를 유발한다. 접합 커패시턴스는 저항 성분과 함께 플로팅 노드의 임피던스를 형성하고, 신호의 지연 및 왜곡을 발생시킨다. 그러나, 플로팅 노드(630)가 금속 배선으로 형성되는 경우, 접합 커패시턴스는 제거된다. 따라서, 접합 커패시턴스에 의한 신호의 지연 및 왜곡은 방지된다.
또한, 제1 전송 트랜지스터 TX1의 제1 게이트 전극(540) 상에 형성되는 제1 콘택(601)은 제1 게이트 전극(540)의 중심 부위에 형성되며, 제2 콘택(611)은 제2 게이트 전극(542)의 중심 부위에 형성된다. 즉, 게이트 전극(540, 542)과 금속 배선(603, 613)과의 연결을 위해 게이트 전극(540, 542)으로부터 별도의 돌출부를 형성하지 아니하고, 게이트 전극(540, 542)의 중심 부위에 직접 콘택(601, 611)을 형 성하여, 층간 절연막 상부에 형성되는 금속 배선들(603, 613) 사이의 이격 공간을 확보할 수 있다.
플로팅 노드(630)에 전기적으로 연결되는 제1 플로팅 노드 콘택(621), 제2 플로팅 노드 콘택(623) 및 제3 플로팅 노드 콘택(625)은 제1 방향으로 일직선 상에 배치된다. 따라서, 금속 배선인 플로팅 노드(630)에 연결하기 위해 신호 라인들이 서로 교차하는 현상은 제거된다.
또한, 상기 도 3에서 리셋 트랜지스터 RX는 p웰(570)을 통해 인접한 제2 포토 다이오드(520)와 격리된다. 즉, 종래의 경우, 리셋 트랜지스터 RX 및 제2 포토 다이오드(520)가 p웰(570)의 개재없이 동일한 기판상에 구비가 되었으나, 본 실시예에서 리셋 트랜지스터 RX는 p웰(570) 상에 형성된다. 따라서, 웰을 구비하지 아니하는 경우보다 누설 전류는 현저히 감소한다.
도 4는 본 발명의 바람직한 실시예에 따른 화소 구조를 도시한 배치도이다.
상기 도 4는 전송 트랜지스터들의 전송 게이트 전극의 구조 및 이에 따른 금속 배선 구조를 제외하고는 상기 도 3에 도시된 배치도와 사실상 동일하다.
따라서, 중복된 기재를 피하고, 용이한 이해를 위해 전송 게이트 전극의 구조 및 이에 따른 금속 배선 구조를 설명한다.
도 4를 참조하면, 제1 전송 트랜지스터 TX1의 제1 게이트 전극(540)은 제1 포토 다이오드(510)와 제1 활성 영역(530)을 가로질러 형성된다. 또한, 금속 배선을 형성하기 위해 상기 제1 게이트 전극(540)의 일측면으로는 제1 콘택 노드(541)가 구비된다. 상기 제1 콘택 노드(541)는 제1 콘택(601)을 통해 제1 금속 배 선(603)과 전기적으로 연결된다. 즉, 상기 제1 콘택(601)은 층간 절연막을 관통하여 제1 금속 배선(603)과 제1 게이트 전극(540)을 전기적으로 연결한다.
또한, 제2 전송 트랜지스터 TX2의 제2 게이트 전극(542)은 제2 포토 다이오드(520)와 제1 활성 영역(530)을 가로질러 형성된다. 또한, 상기 제2 게이트 전극(542)의 일측면에는 제2 콘택 노드(543)가 구비된다. 상기 제2 콘택 노드(543)는 제1 콘택 노드(541)와 마주보는 위치에 구비됨이 바람직하다. 제2 콘택 노드(543) 상에는 층간 절연막을 관통하고, 제2 금속 배선(613)과 전기적으로 연결되는 제2 콘택(611)이 형성된다. 따라서, 제2 콘택(611)을 통해 제2 게이트 전극(542)은 제2 금속 배선(613)과 전기적으로 연결된다.
또한, 상기 도 3 및 도 4에서 리셋 트랜지스터, 소스 폴로워 및 선택 트랜지스터는 포토 다이오드들이 좌측에 배치되는 것으로 도시되었으나, 상기 트랜지스터들은 포토 다이오드들의 우측에 배치될 수도 있다.
또한, 선택 트랜지스터 및 소스 폴로워는 p웰의 상부 영역에 배치되고, 리셋 트랜지스터는 p웰의 하부 영역에 배치되는 것으로 도시되었으나, 이들 트랜지스터들은 서로 위치를 바꾸어 형성될 수도 있다.
상술한 바에 따르면, 플로팅 노드는 포토 다이오드들 및 트랜지스터들이 형성되는 레이어와 다른 레이어에 형성되어 공정 마진을 넓힐 수 있다. 또한, 플로팅 노드는 금속 배선으로 형성되므로 선저항 또는 임피던스를 감소시킬 수 있다.
또한, 금속 배선인 플로팅 노드에 연결되는 소스 폴로워의 폴로워 게이트 전극은 별도의 레이어 상에 구비되지 아니하고, 트랜지스터들이 형성되는 레이어 상 에 구비된다. 따라서, 별도의 층간 절연막을 형성하고, 층간 절연막 상에 금속 배선을 형성해야 하는 번거러움이 없어진다.
또한, 리셋 트랜지스터, 소스 폴로워 및 선택 트랜지스터는 p웰 상에 형성된다. 특히, 리셋 트랜지스터가 p웰 상에 형성됨에 따라 인접한 포토 다이오드 사이의 전기적 절연을 달성할 수 있다.
상기와 같은 본 발명에 따르면, 플로팅 노드는 금속 배선으로 형성된다. 또한, 포토 다이오드들이 형성되는 레이어와 다른 레이어에 형성된다. 따라서, 포토 다이오드들을 형성하기 위한 공정 마진은 증가하며, 금속 배선으로 인해 임피던스는 감소한다. 플로팅 노드의 임피던스 감소로 인해 신호의 지연은 감소한다. 또한, p웰 내에 리셋 트랜지스터가 형성되므로 인접한 포토 다이오드와의 전기적 절연을 효율적으로 달성할 수 있다.
특히, 제1 금속 배선 및 제2 금속 배선이 제1 게이트 전극 및 제2 게이트 전극의 중심 부위에 연결되므로, 플로팅 노드를 형성할 수 있는 이격 공간을 용이하게 확보할 수 있다.
상술한 본 발명에 따라, 이미지 센서를 구성하는 경우, 상기 도 2에 도시된 종래의 배치 구조에 비해 적어도 10% 이상의 개구율의 증가를 가져올 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 반도체 기판 상에 형성된 제1 포토 다이오드;
    상기 제1 포토 다이오드와 마주 보며 배치되는 제2 포토 다이오드;
    상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 이격 공간에 배치된 제1 활성 영역;
    상기 제1 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제1 전송 트랜지스터;
    상기 제2 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제2 전송 트랜지스터;
    상기 제1 포토 다이오드의 일측면에 형성된 제2 활성 영역 상에 형성되는 선택 트랜지스터;
    상기 제2 활성 영역 상에 형성되고 상기 선택 트랜지스터와 소스/드레인 영역을 공유하는 소스 폴로워;
    상기 제2 포토 다이오드의 일측면에 배치된 제3 활성 영역 상에 형성되는 리셋 트랜지스터; 및
    상기 제1 포토 다이오드, 상기 제2 포토 다이오드, 상기 제1 활성 영역, 제2 활성 영역이 형성된 레이어와 다른 레이어에 형성되고, 콘택들을 통해 상기 제1 활성 영역, 상기 소스 폴로워 및 상기 리셋 트랜지스터에 전기적으로 연결되는 플로팅 노드를 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 플로팅 노드는 금속 배선인 것을 특징으로 하는 이미지 센서.
  3. 제2항에 있어서, 상기 플로팅 노드는,
    제1 플로팅 노드 콘택을 통해 상기 제1 활성 영역과 전기적으로 연결되고,
    제2 플로팅 노드 콘택을 통해 상기 소스 폴로워의 폴로워 게이트 전극과 전기적으로 연결되고,
    제3 플로팅 노드 콘택을 통해 상기 리셋 트랜지스터가 형성된 제3 활성 영역과 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  4. 제3항에 있어서, 상기 제1 플로팅 노드 콘택, 상기 제2 플로팅 노드 콘택 및 상기 제3 플로팅 노드 콘택은 상기 플로팅 노드에 상응하여 일직선 상에 배치되는 것을 특징으로 하는 이미지 센서.
  5. 제3항에 있어서, 상기 플로팅 노드는 제1 콘택을 통해 상기 제1 전송 트랜지스터의 제1 게이트 전극과 전기적으로 연결되는 제1 금속 배선과,
    제2 콘택을 통해 상기 제2 전송 트랜지스터의 제2 게이트 전극과 전기적으로 연결되는 제2 금속 배선 사이의 이격 공간에 배치되는 것을 특징으로 하는 이미지 센서.
  6. 제5항에 있어서, 상기 제1 콘택은 상기 제1 게이트 전극의 중심 부위 상에 형성되고, 상기 제2 콘택은 상기 제2 게이트 전극의 중심 부위 상에 형성되는 것을 특징으로 하는 이미지 센서.
  7. 제5항에 있어서, 상기 제1 게이트 전극은 일측면에 형성된 제1 콘택 노드를 더 포함하며, 상기 제2 게이트 전극은 일측면에 형성된 제2 콘택 노드를 더 포함하고,
    상기 제1 콘택은 상기 제1 콘택 노드 상에 형성되고, 상기 제2 콘택은 상기 제2 콘택 노드 상에 형성되는 것을 특징으로 하는 이미지 센서.
  8. 반도체 기판 상에 형성된 제1 포토 다이오드;
    상기 제1 포토 다이오드와 마주 보며 배치되는 제2 포토 다이오드;
    상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 이격 공간에 배치된 제1 활성 영역;
    상기 제1 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제1 전송 트랜지스터;
    상기 제2 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제2 전송 트랜지스터;
    상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 일측면에 배치된 p웰;
    상기 p웰 내에 형성된 제2 활성 영역에 배치되는 선택 트랜지스터;
    상기 제2 활성 영역에 배치되고 상기 선택 트랜지스터와 소스/드레인 영역을 공유하는 소스 폴로워;
    상기 p웰 내에 형성된 제3 활성 영역에 배치되는 리셋 트랜지스터; 및
    상기 제1 포토 다이오드 및 상기 제2 포토 다이오드가 형성된 레이어와 다른 레이어에 형성되고, 콘택들을 통해 상기 제1 활성 영역, 상기 소스 폴로워 및 상기 리셋 트랜지스터에 전기적으로 연결되는 플로팅 노드를 포함하는 이미지 센서.
  9. 제8항에 있어서, 상기 p웰 내에 형성되는 제2 활성 영역은 상기 제1 포토 다이오드의 일측면에 배치되고,
    상기 p웰 내에 형성되는 제3 활성 영역은 상기 제2 포토 다이오드의 일측면에 배치되는 것을 특징으로 하는 이미지 센서.
  10. 제8항에 있어서, 상기 플로팅 노드는,
    층간 절연막을 관통하는 제1 콘택을 통해 상기 제1 전송 트랜지스터의 제1 게이트 전극에 전기적으로 연결되는 제1 금속 배선과,
    상기 층간 절연막을 관통하는 제2 콘택을 통해 상기 제2 전송 트랜지스터의 제2 게이트 전극에 전기적으로 연결되는 제2 금속 배선이 형성된 레이어와 동일한 레이어에 형성되는 것을 특징으로 하는 이미지 센서.
  11. 제10항에 있어서, 상기 플로팅 노드는 금속 배선이며, 상기 제1 금속 배선과 상기 제2 금속 배선 사이의 이격 공간에 배치되는 것을 특징으로 하는 이미지 센서.
  12. 제11항에 있어서, 상기 플로팅 노드는,
    제1 플로팅 노드 콘택을 통해 상기 제1 활성 영역과 전기적으로 연결되고,
    제2 플로팅 노드 콘택을 통해 상기 소스 폴로워의 폴로워 게이트 전극과 전기적으로 연결되고,
    제3 플로팅 노드 콘택을 통해 상기 리셋 트랜지스터가 형성된 제3 활성 영역과 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  13. 제12항에 있어서, 상기 제1 플로팅 노드 콘택, 상기 제2 플로팅 노드 콘택 및 상기 제3 플로팅 노드 콘택은 상기 플로팅 노드에 상응하여 일직선 상에 배치되는 것을 특징으로 하는 이미지 센서.
  14. 제8항에 있어서, 상기 p웰은 상기 제2 포토 다이오드의 측면에 형성되고, 상기 리셋 트랜지스터를 상기 제2 포토 다이오드와 전기적으로 절연시키는 것을 특징으로 하는 이미지 센서.
  15. 반도체 기판 상에 형성된 제1 포토 다이오드;
    상기 제1 포토 다이오드와 마주 보며 배치되는 제2 포토 다이오드;
    상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 이격 공간에 배치된 제1 활성 영역;
    상기 제1 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제1 전송 트랜지스터;
    상기 제2 포토 다이오드와 상기 제1 활성 영역 사이에 배치되는 제2 전송 트랜지스터;
    상기 제1 포토 다이오드 및 상기 제2 포토 다이오드의 일측면에 배치된 p웰;
    상기 p웰 내에 형성된 제2 활성 영역에 배치되는 선택 트랜지스터;
    상기 제2 활성 영역에 배치되고 상기 선택 트랜지스터와 소스/드레인 영역을 공유하는 소스 폴로워;
    상기 p웰 내에 형성된 제3 활성 영역에 배치되는 리셋 트랜지스터;
    상기 제1 포토 다이오드, 상기 제2 포토 다이오드, 상기 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역이 형성된 레이어와 다른 레이어에 형성되는 플로팅 노드;
    상기 플로팅 노드가 형성된 레이어와 동일한 레이어에 형성되고, 상기 제1 전송 트랜지스터의 제1 게이트 전극의 중심 부위상에 형성되는 제1 콘택을 통해 상기 제1 전송 트랜지스터에 전기적으로 연결되는 제1 금속 배선; 및
    상기 플로팅 노드가 형성된 레이어와 동일한 레이어에 형성되고, 상기 제2 전송 트랜지스터의 제2 게이트 전극의 중심 부위상에 형성되는 제2 콘택을 통해 상 기 제2 전송 트랜지스터에 전기적으로 연결되는 제2 금속 배선을 포함하는 이미지 센서.
  16. 제15항에 있어서, 상기 플로팅 노드는 금속 배선이며, 상기 제1 금속 배선과 상기 제2 금속 배선 사이의 이격 공간에 배치되는 것을 특징으로 하는 이미지 센서.
  17. 제16항에 있어서, 상기 플로팅 노드는,
    제1 플로팅 노드 콘택을 통해 상기 제1 활성 영역과 전기적으로 연결되고,
    제2 플로팅 노드 콘택을 통해 상기 소스 폴로워의 폴로워 게이트 전극과 전기적으로 연결되고,
    제3 플로팅 노드 콘택을 통해 상기 리셋 트랜지스터가 형성된 제3 활성 영역과 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  18. 제17항에 있어서, 상기 제1 플로팅 노드 콘택, 상기 제2 플로팅 노드 콘택 및 상기 제3 플로팅 노드 콘택은 상기 플로팅 노드에 상응하여 일직선 상에 배치되는 것을 특징으로 하는 이미지 센서.
  19. 제15항에 있어서, 상기 p웰 내에 형성되는 제2 활성 영역은 상기 제1 포토 다이오드의 일측면에 배치되고,
    상기 p웰 내에 형성되는 제3 활성 영역은 상기 제2 포토 다이오드의 일측면에 배치되는 것을 특징으로 하는 이미지 센서.
  20. 제15항에 있어서, 상기 p웰은 상기 리셋 트랜지스터를 상기 제2 포토 다이오드와 전기적으로 절연시키는 것을 특징으로 하는 이미지 센서.
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