CN114334686A - 在多芯片封装（mcp）中实现的存储设备的测试方法和包括测试方法的制造mcp的方法 - Google Patents

在多芯片封装（mcp）中实现的存储设备的测试方法和包括测试方法的制造mcp的方法 Download PDF

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Abstract

提供了一种制造多芯片封装(MCP)的方法。MCP包括第一类型半导体芯片、第二类型半导体芯片和被配置为控制第二类型半导体芯片的存储器控制器。该方法包括：将第一类型半导体芯片和存储器控制器安装在基板上，将第二类型半导体芯片安装在第一类型半导体芯片上，形成模塑层以覆盖第一类型半导体芯片和第二类型半导体芯片以及存储器控制器，对第一类型半导体芯片执行功能测试，以及同时确定第二类型半导体芯片中是否出现裂纹缺陷。当在第二类型半导体芯片的低功率模式测试中测量的电流大于或等于测试参考值时，确定第二类型半导体芯片的裂纹缺陷。

Description

在多芯片封装(MCP)中实现的存储设备的测试方法和包括测 试方法的制造MCP的方法
相关申请的交叉引用
本申请基于并要求分别在2020年9月29日、2020年11月2日和2021年2月22日在韩国知识产权局递交的韩国专利申请No.10-2020-0127540、No.10-2020-0144725和No.10-2021-0023694的优先权，其公开内容以全文引用的方式并入本文中。
技术领域
本发明构思涉及半导体设备，并且更具体地，涉及在多芯片封装(MCP)中的第一类型半导体芯片的测试期间确定第二类型半导体芯片中是否出现裂纹缺陷的测试方法，其中在该多芯片封装(MCP)中实现了包括多个半导体芯片的存储设备。
背景技术
电子设备包括多个半导体集成电路(或半导体芯片)，并且其硬件配置变得更加复杂。根据对电子设备的小型化和轻量化的需求，已经开发了将多个半导体芯片安装在一个封装中的多芯片封装(MCP)以减少安装部件的数量。利用半导体芯片的系统使用动态随机存取存储器(DRAM)作为系统的操作存储器或主存储器，并且还使用存储设备作为存储介质以存储系统中由主机使用的数据或指令和/或执行计算操作。存储设备可以包括多个非易失性存储器(NVM)。随着存储设备的容量的增加，为了稳定、快速地实时处理大量数据，NVM芯片、控制NVM芯片的存储器控制器芯片以及临时存储(缓冲)要被写入NVM的数据或从NVM读取的数据的DRAM芯片可以被实现为MCP。
在这样的MCP中，存储器控制器芯片和NVM芯片可以通过接合线在内部彼此连接，而DRAM芯片可以不连接到存储器控制器芯片和NVM芯片。在执行功能测试时，包括诸如DRAM芯片和NVM芯片之类的两种类型存储器芯片的MCP可以对第一类型存储器芯片执行测试，然后对第二类型存储器芯片执行测试。在第二类型半导体芯片中，在测试第一类型半导体芯片的过程中可能出现裂纹缺陷。只有在第一类型半导体芯片的测试完成后，才可识别第二类型存储器芯片中的裂纹缺陷。因此，MCP测试的生产率可能会降低。
当在对MCP的第一类型半导体芯片进行测试的同时可识别第二类型半导体芯片中是否出现裂纹缺陷时，如果这种设施可行，则可以提高测试效率，这有利于提高测试生产率。
发明内容
本公开提供了一种在多芯片封装(MCP)中的第一类型半导体芯片的测试期间确定第二类型半导体芯片中是否出现裂纹缺陷的测试方法，其中在该多芯片封装(MCP)中实现了包括多个半导体芯片的存储设备。
根据本发明构思的一方面，提供了一种制造包括第一类型半导体芯片和第二类型半导体芯片的多芯片封装(MCP)的方法。该方法包括：将第一类型半导体芯片安装在基板上；将第二类型半导体芯片安装在第一类型半导体芯片上；形成模塑层以覆盖第一类型半导体芯片和第二类型半导体芯片；将MCP放置在测试设备上，其中，测试设备包括被配置为测试MCP的测试主机；使用测试设备的第一通道端子对第一类型半导体芯片执行功能测试，其中，测试主机向第一通道端子施加与第一类型半导体芯片的功能测试相关的信号；使用测试设备的第二通道端子对第二类型半导体芯片执行低功率模式测试，其中测试主机向第二通道端子施加与第二类型半导体芯片的低功率模式测试相关的信号；以及分析在第二通道端子中测量的电流以确定第二类型半导体芯片中是否存在裂纹缺陷。第一类型半导体芯片的功能测试和第二类型半导体芯片的低功率模式测试并行地执行。
根据本发明构思的另一个方面，提供了一种制造多芯片封装(MCP)的方法，该MCP实现了包括第一类型存储器设备、第二类型存储器设备和被配置为控制第二类型存储器设备的存储器控制器的存储设备。该方法包括：将第一类型存储器设备和存储器控制器安装在基板上；将第二类型存储器设备安装在第一类型存储器设备上；形成模塑层以覆盖第一类型存储器设备和第二类型存储器设备以及存储器控制器；将MCP放置在测试设备上，该测试设备包括被配置为测试MCP的测试主机；由测试主机，使用测试设备的第一通道端子对第一类型存储器设备执行第一功能测试，并且同时使用测试设备的第二通道端子对第二类型存储器设备执行低功率模式测试；分析在第二通道端子中测量的电流以确定第二类型存储器设备中是否存在裂纹缺陷；以及使用测试设备的第二通道端子对存储器控制器和第二类型存储器设备执行第二功能测试，并且同时使用测试设备的第一通道端子对第一类型存储器设备执行漏电流测试。
根据本发明构思的另一个方面，提供了一种用于测试多芯片封装(MCP)的测试板，该MCP实现了包括第一类型存储器设备、第二类型存储器设备和被配置为控制第二类型存储器设备的存储器控制器的存储设备，该测试板包括：面向MCP的第一表面，该第一表面包括电连接到MCP的相应封装端子的上端子，并且上端子包括连接到与第一类型存储器设备相关的第一封装端子的第一上端子和连接到与存储器控制器和第二类型存储器设备相关的第二封装端子的第二上端子；以及面向被配置为测试MCP的测试设备的第二表面，该测试设备包括被配置为测试MCP的测试主机，并且该第二表面包括连接到测试设备的第一通道端子的第一下端子和连接到测试设备的第二通道端子的第二下端子。测试主机被配置为：使用测试设备的第一通道端子对第一类型存储器设备执行第一功能测试，并且同时使用测试设备的第二通道端子对第二类型存储器设备执行低功率模式测试，以确定低功率模式测试的通过或失败。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的实施例的在多芯片封装(MCP)中实现存储设备的示例的图；
图2是示出了根据本发明构思的实施例的图1的存储设备的存储器接口的图；
图3A和图3B是示出了根据本发明构思的实施例的图1的存储设备的操作状态的图；
图4是示出了根据本发明构思的实施例的在MCP中实现的存储设备的测试方法的图；
图5是示出了根据本发明构思的实施例的在MCP中实现的存储设备的测试方法的流程图；
图6是示出了根据本发明构思的实施例的在MCP中实现的存储设备的测试方法的图；
图7是示出了根据本发明构思的实施例的在MCP中实现的存储设备的测试方法的流程图；
图8是示出了根据本发明构思的实施例的图1的第一非易失性存储器(NVM)的示例框图；
图9至图11是示出了根据示例实施例的适用于图1的第一NVM的3D V-NAND结构的图；
图12是示出了根据本发明构思的实施例的存储设备的框图；
图13是示出了根据本发明构思的实施例的应用了存储设备的系统的图；
图14是示出了根据本发明构思的实施例的通用闪存(UFS)系统的图；以及
图15是示出了根据本发明构思的实施例的应用了存储器设备的数据中心的图。
具体实施方式
图1是示出了根据本发明构思的实施例的在多芯片封装(MCP)10中实现存储设备的示例的图。在下文中，术语“MCP 10”和“存储设备10”可以互换使用。
参照图1，MCP 10包括封装基板11、存储器控制器芯片20、非易失性存储器(NVM)芯片30和31、DRAM芯片40和41、第一导线13、第二导线14、外部连接端子B11至B14、P1和P2以及B21至B26、以及模塑层50。这里，外部连接端子B11至B14、P1和P2以及B21至B26可以被称为封装端子或封装球。在图1中，MCP 10中示出了两个NVM芯片30和31以及两个DRAM芯片40和41，但是本发明构思不限于此，并且其他配置也是可能的。例如，MCP 10中可以包括2n个NVM芯片(n是等于或大于0的自然数)和一个或多个DRAM芯片。DRAM芯片40和41中的每一个可以是第一类型半导体芯片，NVM芯片30和31中的每一个可以是第二类型半导体芯片，并且存储器控制器芯片20可以是第三类型半导体芯片。
在MCP 10中，存储器控制器芯片20与NVM芯片30和31在封装中彼此连接，并且可以通过它们之间的连接关系来执行存储功能(图2)。因此，存储器控制器芯片20和NVM芯片30和31可以被称为eStorage 23，其用作嵌入式存储功能。在以下实施例中，为了描述的方便，术语“存储器控制器芯片20和NVM芯片30和31”与“eStorage 23”可以互换使用。
封装基板11可以包括由绝缘层隔开的多个导电层和其中的贯通电极。封装基板11的导电层和贯通电极可以连接到基板焊盘12和外部连接端子B11至B14、P1和P2以及B21至B26。例如，外部连接端子B11至B14、P1和P2以及B21至B26可以包括封装球(例如，焊球)B11至B14和B21至B26以及封装引脚P1和P2。封装引脚P1和P2是指具有直接测试MCP 10的功能的直接引脚。例如，封装引脚P1和P2可以用于直接测试NVM芯片30和31。在图1所示的示例实施例中，尽管仅示出了两个封装引脚P1和P2，但是本发明不限于此，例如封装引脚的数量是3个或更多。
DRAM芯片40和41可以彼此间隔开并且附接到(或安装在)封装基板11的上表面。可以在封装基板11的顶表面与DRAM芯片40和41之间设置粘合层(未示出)。DRAM芯片40和41可以具有第一导线13。第一导线13将DRAM芯片40和41的端子电连接到封装基板11的基板焊盘12。
存储器控制器芯片20可以附接到(或安装在)封装基板11的上表面并且布置在彼此间隔开的DRAM芯片40和41之间。可以在封装基板11的顶表面和存储器控制器芯片20之间设置粘合层(未示出)。存储器控制器芯片20可以物理连接到和电连接到NVM芯片30和31。
NVM芯片30和31可以具有堆叠结构，并且堆叠的NVM芯片30和31可以附接到(或安装在)DRAM芯片40和41的上表面。可以在NVM芯片30和31之间设置粘合层(未示出)。NVM芯片30和31可以具有第二导线14。第二导线14将NVM芯片30和31的端子电连接到封装基板11的基板焊盘12。基板焊盘12作为多个基板焊盘存在，但将被描述为单个焊盘。尽管图1中未示出，但是第二导线14可以将存储器控制器芯片20的端子电连接到封装基板11的基板焊盘12。
可以设置模塑层50以封装存储器控制器芯片20、非易失性存储器(NVM)芯片30和31以及DRAM芯片40和41。模塑层50可以具有侧表面和顶表面。模塑层50可以由绝缘聚合物材料形成或包括绝缘聚合物材料，例如环氧模塑料(EMC)。
封装球B11至B14和B21至B26可以分为第一组B10和第二组B20。封装球B11至B14所属的第一组B10可以通过封装基板11、基板焊盘12和第二导线14连接到存储器控制器芯片20以及NVM芯片30和31。第一组B10的封装球B11至B14可以对应于与eStorage 23相关的信号和电源，该eStorage 23包括存储器控制器芯片20以及NVM芯片30和31。与eStorage 23相关的信号和电源可以包括参考时钟信号REF_CLK、硬件复位信号RST_n、差分输入信号DIN_T/C、差分输出信号DOUT_T/C、主电源电压VCC、电源电压VCCQ以及地电压VSS。差分输入信号DIN_T/C作为一对DIN_T和DIN_C信号存在，但将被描述为单个信号。此外，差分输出信号DOUT_T/C作为一对DOUT_T和DOUT_C信号存在，但将被描述为单个信号。
例如，主电源电压VCC可以对应于封装球B11，电源电压VCCQ可以对应于封装球B12，并且硬件复位信号RST_n可以对应于封装球B13。为了简化附图，地电压VSS和与eStorage 23相关的剩余信号(例如，参考时钟信号REF_CLK、差分输出信号DOUT_T/C和差分输入信号DIN_T/C)可以对应于封装球B14。实际上，封装球B14将是多个封装球。
在示例实施例中，主电源电压VCC可以通过封装球B11提供给NVM芯片30和31，而电源电压VCCQ可以通过封装球B12提供给存储器控制器芯片20。
封装球B21至B26所属的第二组B20可以电连接到基板焊盘12，该基板焊盘12连接到DRAM芯片40和41。第二组B20的封装球B21至B26可以对应于与DRAM芯片40和41相关的信号和电源。与DRAM芯片40和41相关的信号和电源可以包括时钟使能信号CKE、时钟信号CLK、芯片选择信号CS、命令/地址信号CA、数据选通信号DQS、数据信号DQ、第一电源电压VDD1、第二电源电压VDD2和地电压VSS。命令/地址信号CA和数据信号DQ中的每一个以复数提供，但将被描述为单个信号。
例如，第一电源电压VDD1可以对应于封装球B21，第二电源电压VDD2可以对应于封装球B22，时钟使能信号CKE可以对应于封装球B23，时钟信号CLK可以对应于封装球B24，并且芯片选择信号CS可以对应于封装球B25。为了简化附图，地电压VSS和与DRAM芯片40和41相关的剩余信号(例如，命令/地址信号CA、数据选通信号DQS和数据输入/输出信号DQ)可以对应于封装球B26。实际上，封装球B26将是多个封装球。
在MCP 10内部，包括存储器控制器芯片20和NVM芯片30和31的eStorage 23与DRAM芯片40和41不彼此连接。可以参照图2详细描述MCP 10的结构。
图2是示出了根据示例实施例的图1的存储设备的存储器接口的图。在图2中，代表性地描述了图1的NVM芯片30和31中的第一NVM芯片30以及DRAM芯片40和41中的第一DRAM芯片40。对第一NVM芯片30和第一DRAM芯片40的描述将同样适用于剩余的NVM芯片31和DRAM芯片41。在以下实施例中，为了描述的方便，术语“存储器控制器芯片20”和“存储器控制器20”、术语“第一NVM芯片30”和“第一NVM 30”、以及术语“第一DRAM芯片40”和“第一DRAM 40”可以互换使用。
参照图1和图2，存储器控制器20连接到第一NVM 30。第一NVM 30可以包括第一端子T31、第二端子T32、第一引脚P31至第八引脚P38、存储器接口电路(存储器I/F)112、控制逻辑电路114和存储器单元阵列116。第一NVM 30可以通过第二端子T32接收施加到封装球B14的地电压VSS。
存储器接口电路112可以通过第一引脚P31从存储器控制器20接收芯片使能信号nCE。存储器接口电路112可以根据芯片使能信号nCE通过第二引脚P32至第八引脚P38向存储器控制器20发送信号和从存储器控制器20接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储器接口电路112可以通过第二引脚P32至第八引脚P38向存储器控制器20发送信号和从存储器控制器20接收信号。
存储器接口电路112可以通过第二引脚P32至第四引脚P34从存储器控制器20接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路112可以通过第七引脚P37从存储器控制器20接收数据信号DQ或将数据信号DQ发送到存储器控制器20。命令CMD、地址ADDR和数据DATA可以通过数据信号DQ发送。例如，数据信号DQ可以通过多条数据信号线发送。在这种情况下，第七引脚P37可以包括分别对应于多个数据信号的多个引脚。
存储器接口电路112可以基于写入使能信号nWE的切换时序从在命令锁存使能信号CLE的使能时间段(例如，高电平状态)中接收的数据信号DQ获得命令CMD。存储器接口电路112可以基于写入使能信号nWE的切换时序从在地址锁存使能信号ALE的使能时间段(例如，高电平状态)中接收的数据信号DQ获得地址ADDR。
在实施例中，写入使能信号nWE可以保持静态(例如，高电平或低电平)并且然后在高电平和低电平之间切换。例如，写入使能信号nWE可以在其中命令CMD或地址ADDR被发送的时间段中进行切换。因此，存储器接口电路112可以基于写入使能信号nWE的切换时序来获得命令CMD或地址ADDR。
存储器接口电路112可以通过第五引脚P35从存储器控制器20接收读取使能信号nRE。存储器接口电路112可以通过第六引脚P36从存储器控制器20接收数据选通信号DQS或将数据选通信号DQS发送到存储器控制器20。
在第一NVM 30的数据DATA输出操作中，存储器接口电路112可以在输出数据DATA之前通过第五引脚P35接收切换的读取使能信号nRE。存储器接口电路112可以产生基于读取使能信号nRE的切换而切换的数据选通信号DQS。例如，存储器接口电路112可以产生数据选通信号DQS，该数据选通信号DQS相对于读取使能信号nRE的切换开始时间，在预先确定的延迟(例如，tDQSRE)之后开始切换。存储器接口电路112可以基于数据选通信号DQS的切换时序来发送包括数据DATA的数据信号DQ。因此，数据DATA可以与数据选通信号DQS的切换时序对齐并被发送到存储器控制器20。
在第一NVM 30的数据DATA输入操作中，当从存储器控制器20接收到包括数据DATA的数据信号DQ时，存储器接口电路112可以从存储器控制器20接收数据选通信号DQS，该数据选通信号DQS与数据DATA一起切换。存储器接口电路112可以基于数据选通信号DQS的切换时序从数据信号DQ获得数据DATA。例如，存储器接口电路112可以通过在数据选通信号DQS的上升沿和/或下降沿对数据信号DQ进行采样来获得数据DATA。
存储器接口电路112可以通过第八引脚P38将就绪/忙碌输出信号R/nB发送到存储器控制器20。存储器接口电路112可以通过就绪/忙碌输出信号R/nB将第一NVM 30的状态信息发送到存储器控制器20。当第一NVM 30处于忙碌状态时(即，当第一NVM 30的内部操作正在执行时)，存储器接口电路112可以将指示忙碌状态的就绪/忙碌输出信号R/nB发送到存储器控制器20。当第一NVM 30处于就绪状态时(即，当第一NVM 30的内部操作未执行或完成时)，存储器接口电路112可以将指示就绪状态的就绪/忙碌输出信号R/nB发送到存储器控制器20。例如，当第一NVM 30响应于页读取命令从存储器单元阵列116读取数据DATA时，存储器接口电路112可以将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号R/nB发送到存储器控制器20。例如，当第一NVM 30响应于编程命令将数据DATA编程到存储器单元阵列116时，存储器接口电路112可以将指示忙碌状态的就绪/忙碌输出信号R/nB发送到存储器控制器20。
在示例实施例中，第一引脚P31至第八引脚P38中的每一个可以连接到多个封装引脚中的相应封装引脚(例如，P1、P2等)。
控制逻辑电路114可以总体控制第一NVM 30的各种操作。控制逻辑电路114可以接收从存储器接口电路112获得的命令/地址CMD/ADDR。控制逻辑电路114可以根据接收到的命令/地址CMD/ADDR产生用于控制第一NVM 30的其他组件的控制信号。例如，控制逻辑电路114可以产生用于将数据DATA编程到存储器单元阵列116或从存储器单元阵列116读取数据DATA的各种控制信号。
存储器单元阵列116可以在控制逻辑电路114的控制下存储从存储器接口电路112获得的数据DATA。存储器单元阵列116可以在控制逻辑电路114的控制下将存储的数据DATA输出到存储器接口电路112。
存储器单元阵列116可以包括多个存储器单元。例如，多个存储器单元可以是闪存单元。然而，本发明构思不限于此，并且存储器单元可以是电阻随机存取存储器(RRAM)单元、铁电RAM(FRAM)单元、相变RAM(PRAM)单元、晶闸管RAM(TRAM)单元和磁性RAM(MRAM)单元。在下文中，将描述本发明构思的实施例，其中存储器单元是NAND闪存单元。
存储器控制器20可以包括第一引脚P21至第八引脚P28、控制器接口电路(控制器I/F)122以及第一端子T11至第六端子T16。第一引脚P21至第八引脚P28可以对应于第一NVM30的第一引脚P31至第八引脚P38，并且第一端子T11至第六端子T16可以连接到MCP 10的第一组B10的封装球。
控制器接口电路122可以通过第一引脚P21将芯片使能信号nCE发送至第一NVM30。控制器接口电路122可以通过第二引脚P22至第八引脚P28向由芯片使能信号nCE选择的第一NVM 30发送信号和从其接收信号。
控制器接口电路122可以通过第二引脚P22至第四引脚P24将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE发送到第一NVM 30。控制器接口电路122可以通过第七引脚P27向第一NVM 30发送数据信号DQ或从第一NVM 30接收数据信号DQ。
控制器接口电路122可以将包括命令CMD或地址ADDR的数据信号DQ与切换的写入使能信号nWE一起发送到第一NVM 30。控制器接口电路122可以在发送具有使能状态的命令锁存使能信号CLE时将包括命令CMD的数据信号DQ发送到第一NVM 30，并且可以在发送具有使能状态的地址锁存使能信号ALE时将包括地址ADDR的数据信号DQ发送到第一NVM 30。
控制器接口电路122可以通过第五引脚P25将读取使能信号nRE发送到第一NVM30。控制器接口电路122可以通过第六引脚P26从第一NVM 30接收数据选通信号DQS或将数据选通信号DQS发送到第一NVM 30。
在第一NVM 30的数据DATA输出操作中，控制器接口电路122可以产生切换的读取使能信号nRE，并将读取使能信号nRE发送到第一NVM 30。例如，控制器接口电路122可以在数据DATA被输出之前产生读取使能信号nRE，该读取使能信号nRE从静态(例如，高电平或低电平)改变为切换状态。因此，可以在第一NVM 30中产生基于读取使能信号nRE切换的数据选通信号DQS。控制器接口电路122可以从第一NVM 30接收包括数据DATA的数据信号DQ连同切换的数据选通信号DQS。控制器接口电路122可以基于数据选通信号DQS的切换时序从数据信号DQ获得数据DATA。
在第一NVM 30的数据DATA输入操作中，控制器接口电路122可以产生切换的数据选通信号DQS。例如，控制器接口电路122可以在发送数据DATA之前产生数据选通信号DQS，该数据选通信号DQS从静态(例如，高电平或低电平)改变为切换状态。控制器接口电路122可以基于数据选通信号DQS的切换时序将包括数据DATA的数据信号DQ发送到第一NVM 30。
控制器接口电路122可以通过第八引脚P28从第一NVM 30接收就绪/忙碌输出信号R/nB。控制器接口电路122可以基于就绪/忙碌输出信号R/nB来确定第一NVM 30的状态信息。
存储器控制器20的第一端子T11至第六端子T16可以通过第二导线14、基板焊盘12和封装基板11连接到第一组B10的封装球。
第一NVM 30可以通过第一NVM 30的第一端子T31接收施加到封装球B11的主电源电压VCC。存储器控制器20可以通过存储器控制器20的第一端子T11接收施加到封装球B12的电源电压VCCQ，并通过第六端子T16接收施加到封装球B14的地电压VSS。存储器控制器20可以通过第二端子T12接收施加到封装球B13的硬件复位信号RST_n。此外，存储器控制器20可以接收施加到封装球B14的与eStorage 23相关的剩余信号，通过第三端子T13接收参考时钟信号REF_CLK，通过第四端子T14接收差分输出信号DOUT_T/C，并且通过第五端子T15接收差分输入信号DIN_T/C。
在MCP 10中，eStorage 23和第一DRAM 40彼此不连接。第一DRAM 40可以被配置为低功率双倍数据速率(LPDDR)DRAM，并且可以包括第一端子T21至第八端子T28。第一DRAM40的第一端子T21至第八端子T28可以通过第一导线13、基板焊盘12和封装基板11连接到第二组B20的封装球。
第一DRAM 40可以通过第一端子T21接收施加到封装球B21的第一电源电压VDD1，并且可以通过第二端子T22接收施加到封装球B22的第二电源电压VDD2。第一DRAM 40可以通过第三端子T23接收施加到封装球B23的时钟使能信号CKE，通过第四端子T24接收施加到封装球B24的时钟信号CLK，并且通过第五端子T25接收施加到封装球B25的芯片选择信号CS。此外，第一DRAM 40可以接收施加到封装球B26的与第一DRAM 40相关的剩余信号，通过第六端子T26接收命令/地址信号CA，通过第七端子T27接收数据选通信号DQS，并通过第八端子T28接收数据输入/输出信号DQ。
尽管图2中未示出，但是第一DRAM芯片40可以包括第九端子T29。第一DRAM芯片40可以通过第九端子T29接收施加到封装球B26的地电压VSS。
图3A和图3B是示出了根据示例实施例的图1的存储设备10的操作状态的图。图3A示出了存储设备10中eStorage 23的功率模式状态机的一部分，而图3B是当eStorage 23处于空闲功率状态时的信号图。
参照图1和图3A，当向存储设备10供电时，存储设备10可以被通电。当主电源电压VCC和电源电压VCCQ被提供给存储设备10时，eStorage 23进入通电状态S310。例如，主电源电压VCC可以具有约2.4至3.6V的值，并且电源电压VCCQ可以具有比主电源电压VCC低的约1.14至1.26V的值。
当准备好开始通电初始化时，eStorage 23可以从通电状态S310转变到活动功率状态S320。当在活动功率状态S320下以低电平施加硬件复位信号RST_n时，eStorage 23可以转变到空闲功率状态S330。
参照图2和图3B，当硬件复位信号RST_n以低电平被施加到存储设备10时，eStorage 23进入空闲功率状态S330，并且存储器控制器20可以产生高电平的芯片使能信号nCE并将芯片使能信号nCE发送到第一NVM 30。在这方面，存储器控制器20还可以将高电平的芯片使能信号nCE发送到第二NVM 31。接收到高电平的芯片使能信号nCE的第一NVM 30和第二NVM 31可以在低功率条件下交错上电。可以设置低功率条件以限制第一NVM 30和第二NVM 31的电流负载。即，当硬件复位信号RST_n以低电平被施加到存储设备10时，因为第一NVM 30和第二NVM 31具有有限的电流负载，所以存储设备10可以进入低功率模式，在该低功率模式中非常小的电流流动或电流几乎不流动。
当第一NVM 30和第二NVM 31在eStorage 23的空闲功率状态S330下处于低功率模式时，如果在对存储设备10的测试期间检测到漏电流，则可以基于漏电流确定在第一NVM30和第二NVM 31中存在裂纹缺陷。
图4是示出了根据本发明构思的实施例的在MCP 10中实现的存储设备的测试方法的图。图4示出了由测试设备400执行的使用测试板420测试MCP 10的方法。
参照图1和图4，MCP 10可以布置在测试设备400上，其中测试板420介入其间。可以从顶部施加预定压力440以提高MCP 10、测试板420和测试设备400之间的粘附力。可以通过匹配板施加预定压力440。由于预定压力440，在堆叠结构的NVM 30和31中可能出现裂纹32。备选地，在将MCP 10装载到测试设备400的过程中或为测试准备的过程中，在NVM 30和31中可能出现裂纹32。
测试板420可以包括在其上表面上的第一组U10的上端子U11至U14和第二组U20的上端子U21至U26。第一组U10的上端子U11至U14可以对应于MCP 10的第一组B10的封装球B11至B14，而第二组U20的上端子U21至U26可以对应于第二组B20的封装球B21至B26。
测试板420可以包括在其下表面上的第一组L10的下端子L11至L14和第二组L20的下端子L21至L26。第一组L10的下端子L11至L14可以对应于第一组U10的上端子U11至U14，而第二组L20的下端子L21至L26可以对应于第二组U20的上端子U21至U26。
测试板420的第一组L10的下端子L11至L14可以对应于测试设备400的第一通道端子C11至C14，而第二组L20的下端子L21至L26可以对应于测试设备400的第二通道端子C21至C26。测试设备400可以使用第一通道端子C11至C14来测试包括存储器控制器20和NVM30和31的eStorage 23，并且使用第二通道端子C21至C26来测试DRAM 40和41。
测试设备400可以包括测试MCP 10的测试主机402，其中MCP 10是被测设备(DUT)。测试主机402可以包括控制硬件、软件和固件以对MCP 10执行测试操作的中央处理单元(CPU)404。测试主机402可以将中央处理单元404的测试信号发送到MCP 10或者将MCP 10的执行测试信号的结果的值发送到中央处理单元404。
可以在测试程序中实现测试主机402。测试程序可以包括用于执行测试操作的测试算法或模式。例如，测试主机402可以将特定数据存储在DUT的存储区域中，读取特定数据，然后根据读取的数据是否与特定数据相同来确定测试操作的通过或失败。测试主机402可以测量各种驱动条件下的电压/电流/频率的变化，以测试变化的范围是否为允许范围。
测试主机402可以使用第一通道端子C11至C14来测试MCP 10的NVM 30和31的裂纹32是否是有缺陷的。测试主机402可以向通道端子C11施加主电源电压VCC，向通道端子C12施加电源电压VCCQ，并向剩余通道端子C13和C14施加地电压VSS。施加到通道端子C13的地电压VSS可以提供低电平的存储设备10的硬件复位信号RST_n。因此，当存储设备10转变到空闲功率状态S330并且第一NVM 30和第二NVM 31进入低功率模式时，测试主机402可以测量流过第一通道端子C11至C14的电流。测试主机402可以基于在第一通道端子C11至C14中测量的电流来检测NVM 30和31的裂纹缺陷。当在第一通道端子C11至C14中测量的电流大于或等于测试参考值时，测试主机402可以确定NVM 30和31的裂纹缺陷。
测试主机402可以使用第二通道端子C21至C26来执行DRAM 40和41的功能测试。测试主机402可以向通道端子C21施加第一电源电压VDD1，向通道端子C22施加第二电源电压VDD2，向通道端子C23施加时钟使能信号CKE，向通道端子C24施加时钟信号CLK，向通道端子C25施加芯片选择信号CS，并向剩余通道端子C26施加与DRAM芯片40和41相关的剩余信号(例如，命令/地址信号CA、数据选通信号DQS和数据输入/输出信号DQ)。第一电源电压VDD1可以具有约2.1V的值，而第二电源电压VDD2可以具有比第一电源电压VDD1低的约1.5V的值。测试主机402可以读取DRAM 40和41的测试结果并将测试结果与测试参考值进行比较以确定测试操作的通过或失败。
在测试DRAM 40和41时，测试主机402可以对DRAM 40和41执行低频功能测试，并对已通过低频功能测试的DRAM 40和41执行高频功能测试。通过以最大速度对已通过低频功能测试的DRAM 40和41执行功能测试，可以提高DRAM测试效率。在这种情况下，用于低频功能测试的测试设备和用于高频功能测试的测试设备可以彼此不同。
图5是示出了根据本发明构思的实施例的在MCP 10中实现的存储设备的测试方法的流程图。
参照图4和图5，测试主机402可以并行地执行对MCP 10的DRAM 40和41的功能测试S510以及对NVM 30和31的低功率模式测试S512以检测裂纹32的缺陷。测试主机402可以使用测试设备400的第二通道端子C21至C26对DRAM 40和41执行功能测试S510，并使用第一通道端子C11至C14对NVM 30和31执行低功率模式测试S512。
图6是示出了根据本发明构思的实施例的在MCP 10中实现的存储设备的测试方法的图。在图6中，描述了对eStorage 23的功能测试操作以及对DRAM 40和41的漏电流测试操作，其中该eStorage 23包括图1的MCP 10的存储器控制器20和NVM 30和31。在下文中，省略了与图4的描述冗余的描述。
参照图1和图6，测试主机402可以使用第一通道端子C11至C14来执行包括MCP 10的存储器控制器20和NVM 30和31在内的eStorage 23的功能测试。测试主机402可以向通道端子C11施加主电源电压VCC，向通道端子C12施加电源电压VCCQ，向通道端子C13施加硬件复位信号RST_n，并向剩余通道端子C14施加与eStorage 23相关的信号(例如，参考时钟信号REF_CLK和差分输入信号DIN_T/C)。测试主机402可以读取关于eStorage 23的测试结果并将测试结果与测试参考值进行比较以确定测试操作的通过或失败。例如，测试主机402可以将作为测试操作结果输出的差分输出信号DOUT_T/C与差分输入信号DIN_T/C进行比较，以确定测试操作的通过或失败。
测试主机402可以使用第二通道端子C21至C26来执行DRAM 40和41的漏电流测试。测试主机402可以向通道端子C21施加第一电源电压VDD1，向通道端子C22施加第二电源电压VDD2，并向剩余通道端子C23至C26施加地电压VSS。测试主机402可以测量流过第二通道端子C21至C26的电流。测试主机402可以基于在第二通道端子C21至C26中测量的电流来检测DRAM 40和41的漏电流。
图7是示出了根据本发明构思的实施例的在MCP 10中实现的存储设备的测试方法的流程图。在图7中，由测试主机402根据MCP 10的测试结果执行操作分支。为了便于说明，当确定测试通过时，将操作分支转到通过方向，而当确定测试失败时，将操作分支转到失败方向。
参照图4、图6和图7，在操作S710中，如图4中所述，测试主机402可以使用测试设备400的第二通道端子C21至C26来执行DRAM 40和41的低频功能测试，并且在操作S711中，使用第一通道端子C11至C14并行地执行NVM 30和31的低功率模式测试。在DRAM 40和41的低频功能测试S710期间，测试主机402可以基于在第一通道端子C11至C14中测量的漏电流来检测NVM 30和31的裂纹缺陷。例如，测试主机402可以分析在第一通道端子C11至C14中测量的电流以确定NVM 30和31中是否存在裂纹缺陷。当DRAM 40和41的低频功能测试S710通过并且在NVM 30和31的低功率模式测试S711中未检测到裂纹缺陷时，流程可以转到操作S720和S721。当DRAM 40和41的低频功能测试S710失败或者在NVM 30和31的低功率模式测试S711中检测到裂纹缺陷时，可以确定测试结果失败(S750)。
在操作S720中，如图4中所述，测试主机402可以使用测试设备400的第二通道端子C21至C26来执行DRAM 40和41的高频功能测试，并且在操作S721中，使用第一通道端子C11至C14并行地执行NVM 30和31的低功率模式测试。例如，操作S720和S721中的测试设备400可以不同于操作S710和S711中的测试设备400。在DRAM 40和41的高频功能测试S720期间，测试主机402可以基于在第一通道端子C11至C14中测量的漏电流来检测NVM 30和31的裂纹缺陷。例如，测试主机402可以分析在第一通道端子C11至C14中测量的电流以确定NVM 30和31中是否存在裂纹缺陷。当DRAM 40和41的高频功能测试S720通过并且在NVM 30和31的低功率模式测试S721中未检测到裂纹缺陷时(例如，当在第一通道端子C11至C14中测量的电流小于测试参考值时)，流程可以转到步骤S730和S732。当DRAM 40和41的高频功能测试S720失败或在NVM 30和31的低功率模式测试S721中检测到裂纹缺陷时(例如，当在第一通道端子C11至C14中测量的电流大于或等于测试参考值时)，可以确定测试结果失败(S750)。
在操作S730中，如图6中所述，测试主机402可以使用测试设备400的第一通道端子C11至C14来执行包括存储器控制器20和NVM 30和31的eStorage 23的功能测试，并且并行地在操作S732中，使用第二通道端子C21至C26执行DRAM 40和41的漏电流测试。在eStorage23的功能测试S730期间，测试主机402可以基于在第二通道端子C21至C26中测量的电流来检测DRAM 40和41的漏电流缺陷。当eStorage 23的功能测试S730通过并且未检测到DRAM40和41的漏电流缺陷时，可以确定测试结果通过(S740)。当DRAM 40和41的高频功能测试S720失败或者在NVM 30和31的低功率模式测试S721中检测到裂纹缺陷时，可以确定测试结果失败(S750)。
在通过MCP 10的上述测试方法测试DRAM 40和41的同时，可以执行NVM 30和31的裂纹检测。另外，后续测试是在质量好的MCP 10上进行的，这可以提高测试效率，进而可以提高测试生产率。例如，在执行DRAM 40和41的功能测试期间，测试主机402可以检测NVM 30和31的裂纹缺陷，因此，测试条件可以改变以改善裂纹缺陷，并且可以减少MCP 10的测试时间。
尽管图7中未示出，但可以提供若干操作以将MCP 10放置在测试设备上。例如，在操作S701中，可以准备存储器控制器芯片20、NVM芯片30和31以及DRAM芯片40和41；在操作S702中，可以将所提供的存储器控制器芯片20以及DRAM芯片40和41安装在封装基板11上；在操作S703中，可以将所提供的NVM芯片30和31安装在DRAM芯片40和41上；以及在操作S704中，可以设置模塑层50以覆盖存储器控制器芯片20、NVM芯片30和31以及DRAM芯片40和41。例如，当通过操作S701至S704、S710、S711、S720、S721、S730、S732、S740以及一个或多个附加操作(未示出)确定测试结果通过时，可以制造MCP 10。
图8是示出了图1的第一NVM 30的示例框图。
参照图8，第一NVM 30可以包括控制逻辑电路114、存储器单元阵列116、页缓冲器电路118、电压发生器119和行解码器394。尽管图8中未示出，但是第一NVM 30可以进一步包括命令解码器、地址解码器和输入/输出缓冲器。
控制逻辑电路114可以总体控制第一NVM 30内的各种操作。控制逻辑电路114可以响应于来自存储器控制器20的命令CMD和/或地址ADDR输出各种控制信号。例如，控制逻辑电路114可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。
存储器单元阵列116可以包括多个存储器块BLK1至BLKz，并且多个存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。存储器单元阵列116可以通过位线BL连接到页缓冲器电路118，并通过字线WL、串选择线SSL和地选择线GSL连接到行解码器394。
在实施例中，存储器单元阵列116可以包括3维(3D)存储器单元阵列，并且3D存储器单元阵列可以包括多个存储器NAND串。每个存储器NAND串可以包括竖直堆叠在基板上的连接到字线WL的存储器单元。美国专利No.7,679,133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235和美国专利公开No.2011/0233648通过引用并入本文。在实施例中，存储器单元阵列116可以包括二维存储器单元阵列，并且二维存储器单元阵列可以包括在行和列方向上布置的多个存储器NAND串。
页缓冲器电路118可以包括多个页缓冲器PB1至PBn(n是等于或大于2的整数)，并且多个页缓冲器PB1至PBn可以分别通过多条位线BL连接到存储器单元。页缓冲器电路118可以响应于列地址Y-ADDR从位线BL中选择至少一条位线BL。根据操作模式，页缓冲器电路118可以作为写入驱动器或读出放大器操作。例如，在编程操作期间，页缓冲器电路118可以向所选位线BL施加与要被编程的数据DATA对应的位线电压。在读取操作期间，页缓冲器电路118可以感测所选位线BL的电流或电压以感测存储器单元中存储的数据DATA。
电压发生器119可以基于电压控制信号CTRL_vol产生用于执行编程、读取和擦除操作的各种类型的电压。例如，电压发生器119可以产生编程电压、读取电压、编程验证电压、擦除电压等作为字线电压VWL。
行解码器394可以响应于行地址X-ADDR选择多条字线WL中的一条并且可以选择多条串选择线SSL中的一条。例如，在编程操作期间，行解码器394可以向所选字线WL施加编程电压和编程验证电压，并且可以在读取操作期间向所选字线WL施加读取电压。
图9至图11是用于说明根据示例实施例的适用于图1的第一NVM 30的3D竖直NAND(V-NAND)结构的图。图9示出了存储器块BLKi的等效电路，而图10示出了存储器块BLKi的透视图。图11示出了芯片到芯片(C2C)结构的第一NVM 30。
参照图9，存储器块BLKi可以包括分别连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储器NAND串NS11至NS31、NS12至NS32和NS13至NS33。多个存储器NAND串NS11至NS31、NS12至NS32和NS13至NS33中的每一个串可以包括串选择晶体管SST、多个存储器单元MC1、MC2、...、MC8以及地选择晶体管GST。为了简化附图，在图9中，多个存储器NAND串NS11至NS31、NS12至NS32和NS13至NS33中的每一个串包括八个存储器单元MC1、MC2、...、MC8，但不限于此。
串选择晶体管SST可以连接到相应的串选择线SSL1、SSL2和SSL3。多个存储器单元MC1、MC2、...、MC8可以分别连接到相应的栅极线GTL1、GTL2、...、GTL8。栅极线GTL1、GTL2、...、GTL8可以对应于字线WL(例如，WL1、WL2、...、WL8)，并且栅极线GTL1、GTL2、...、GTL8中的一些可以对应于伪字线。地选择晶体管GST可以连接到相应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可以连接到相应的位线BL1、BL2和BL3，地选择晶体管GST可以连接到公共源极线CSL。
相同高度的栅极线(例如，GTL1)可以被共同连接，并且地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可以彼此分开。在图9中，存储器块BLK连接到八条栅极线GTL1、GTL2、...、GTL8以及三条位线BL1、BL2和BL3，但不限于此。
参照图9和图10，存储器块BLKi在垂直于基板SUB的方向上形成。构成存储器NAND串NS11至NS31、NS12至NS32和NS13至NS33的存储器单元通过在多个半导体层上堆叠而形成。
沿着第一方向(Y方向)延伸的公共源极线CSL设置在基板SUB上。在基板SUB的两条相邻公共源极线CSL之间的区域上，沿第一方向(Y方向)延伸的多个绝缘层IL可以在第三方向(Z方向)上依次设置并且可以在第三方向(Z方向)上间隔开特定的距离。在基板SUB的两条相邻公共源极线CSL之间的区域上，多个支柱P可以在第一方向(Y方向)上依次设置并且可以在第三方向(Z方向)上穿透多个绝缘层IL。多个支柱P可以穿透多个绝缘层IL以接触基板SUB。每个支柱P的表面层S可以包括掺杂有第一导电类型的硅材料，并且可以用作沟道区域。每个支柱P的内层I可以包括诸如氧化硅的绝缘材料或气隙。在两条相邻公共源极线CSL之间的区域中，沿着绝缘层IL、支柱P和基板SUB的暴露表面设置有电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(或称为“隧道绝缘层”)、电荷陷阱层和阻挡绝缘层。此外，在两条相邻公共源极线CSL之间的区域中，在电荷存储层CS的暴露表面上，设置有诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE。漏极或漏极触点DR可以分别设置在多个支柱P上。在第二方向(X方向)上延伸并在第一方向(Y方向)上间隔开特定距离的位线BL1至BL3可以设置在漏极触点DR上。
如图10所示，存储器NAND串NS11至NS31、NS12至NS32和NS13至NS33中的每个串可以实现在其中堆叠了第一存储器堆叠ST1和第二存储器堆叠ST2的结构中。第一存储器堆叠ST1连接到公共源极线CSL，第二存储器堆叠ST2连接到位线BL1至BL3，并且第一存储器堆叠ST1和第二存储器堆叠ST2被堆叠以彼此共享沟道孔。
参照图11，第一NVM 30可以具有芯片到芯片(C2C)结构。C2C结构可以指通过在第一晶片上制造包括单元区域CELL的上芯片、在与第一晶片分开的第二晶片上制造包括外围电路区域PERI的下芯片、然后将上芯片和下芯片相互接合而形成的结构。这里，接合工艺可以包括将形成在上芯片的最上面金属层上的接合金属和形成在下芯片的最上面金属层上的接合金属电连接的方法。例如，接合金属可以包括使用铜对铜接合的铜(Cu)。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(Al)或钨(W)形成。
第一NVM 30的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一基板210、层间绝缘层215、形成在第一基板210上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c、以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在示例实施例中，电路元件220a、220b和220c中的每一个可以对应于一个或多个晶体管。在示例实施例中，第一金属层230a、230b和230c可以由具有相对高电阻率的钨形成，而第二金属层240a、240b和240c可以由具有相对低电阻率的铜形成。
在图11所示的示例实施例中，尽管仅示出和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是示例实施例不限于此，并且可以在第二金属层240a、240b和240c上进一步形成一个或多个附加金属层。形成在第二金属层240a、240b和240c上的一个或多个附加金属层的至少一部分可以由电阻率低于形成第二金属层240a、240b和240c的铜的电阻率的铝等形成。
层间绝缘层215可以布置在第一基板210上并覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属271b和272b可以电接合到单元区域CELL的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属371b和372b可以被称为第一金属焊盘，而外围电路区域PERI中的下接合金属271b和272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二基板310和公共源极线320。在第二基板310上，多条字线331至338(即，330)可以在垂直于第二基板310的上表面的方向(Z轴方向)上堆叠。尽管图11中未示出，但是至少一条串选择线和至少一条地选择线可以分别布置在多条字线330的上面和下面，并且多条字线330可以布置在至少一条串选择线和至少一条地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以沿垂直于第二基板310的上表面的方向(Z轴方向)延伸，并穿过多条字线330、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线触点，而第二金属层360c可以是位线。在示例实施例中，位线360c可以沿平行于第二基板310的上表面的第一方向(Y轴方向)延伸。
在图11所示的示例实施例中，其中布置有沟道结构CH、位线360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以电连接到在外围电路区域PERI中提供页缓冲器393的电路元件220c。位线360c可以连接到单元区域CELL中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到下接合金属271c和272c，下接合金属271c和272c连接到页缓冲器393的电路元件220c。
在字线接合区域WLBA中，多条字线330可以沿平行于第二基板310的上表面并垂直于第一方向的第二方向(X轴方向)延伸，并且可以连接到多个单元接触插塞341至347(即，340)。多条字线330和多个单元接触插塞340可以在由沿第二方向以不同长度延伸的多条字线330的至少一部分提供的焊盘中彼此连接。第一金属层350b和第二金属层360b可以依次连接到与多条字线330连接的多个单元接触插塞340的上部。多个单元接触插塞340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属271b和272b而连接到外围电路区域PERI。
多个单元接触插塞340可以电连接到在外围电路区域PERI中形成行解码器394的电路元件220b。在示例实施例中，行解码器394的电路元件220b的工作电压可以不同于形成页缓冲器393的电路元件220c的工作电压。例如，形成页缓冲器393的电路元件220c的工作电压可以大于形成行解码器394的电路元件220b的工作电压。
公共源极线接触插塞380可以布置在外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以依次堆叠在公共源极线接触插塞380的上部。例如，其中布置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部焊盘接合区域PA。
输入-输出焊盘205和305可以布置在外部焊盘接合区域PA中。参照图11，覆盖第一基板210的下表面的下绝缘膜201可以形成在第一基板210下方，并且第一输入-输出焊盘205可以形成在下绝缘膜201上。第一输入-输出焊盘205可以通过第一输入-输出接触插塞203连接到布置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一基板210分开。此外，可以在第一输入-输出接触插塞203和第一基板210之间布置侧绝缘膜，以将第一输入-输出接触插塞203与第一基板210电分离。
参照图11，覆盖第二基板310的上表面的上绝缘膜301可以形成在第二基板310上，并且第二输入-输出焊盘305可以布置在上绝缘膜301上。第二输入-输出焊盘305可以通过第二输入-输出接触插塞303连接到布置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个。在示例实施例中，第二输入-输出焊盘305电连接到电路元件220a。
根据示例实施例，第二基板310和公共源极线320可以不布置在其中布置有第二输入-输出接触插塞303的区域中。此外，第二输入-输出焊盘305可以不在第三方向(Z轴方向)上与字线330重叠。参照图11，第二输入-输出接触插塞303可以在平行于第二基板310的上表面的方向上与第二基板310分开，并且可以穿过单元区域CELL的层间绝缘层315以连接到第二输入-输出焊盘305。
根据实施例，可以选择性地形成第一输入-输出焊盘205和第二输入-输出焊盘305。例如，第一NVM 30可以仅包括布置在第一基板210上的第一输入-输出焊盘205或布置在第二基板310上的第二输入-输出焊盘305。备选地，第一NVM 30可以包括第一输入-输出焊盘205和第二输入-输出焊盘305两者。
在单元区域CELL和外围电路区域PERI中分别包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一个中，可以将设置在最上面金属层上的金属图案设置为虚设图案，或者可以不存在最上面金属层。
在外部焊盘接合区域PA中，第一NVM 30可以在外围电路区域PERI的最上面金属层中包括下金属图案273a，该下金属图案273a与形成在单元区域CELL的最上面金属层中的上金属图案372a对应，并且具有与单元区域CELL的上金属图案372a相同的截面形状以便彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上面金属层中的下金属图案273a可以不连接到触点。类似地，在外部焊盘接合区域PA中，与形成在外围电路区域PERI的最上面金属层中的下金属图案273a对应并且具有与外围电路区域PERI的下金属图案273a相同的形状的上金属图案372a可以形成在单元区域CELL的最上面金属层中。
下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属271b和272b可以通过铜对铜接合而电连接到单元区域CELL的上接合金属371b和372b。
此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上面金属层中的下金属图案252对应并且具有与外围电路区域PERI的下金属图案252相同的截面形状的上金属图案392可以形成在单元区域CELL的最上面金属层中。可以不在形成于单元区域CELL的最上面金属层中的上金属图案392上形成触点。
在示例实施例中，与在单元区域CELL和外围电路区域PERI之一中的最上面金属层中形成的金属图案相对应地，可以在单元区域CELL和外围电路区域PERI中的另一个中的最上面金属层中形成具有与该金属图案相同的截面形状的增强金属图案。可以不在增强金属图案上形成触点。
在示例实施例中，参照图2和图8至图10所描述的存储器单元阵列或存储器块可以被包括在单元区域CELL中。参照图8所描述的外围电路(例如，控制逻辑电路114、页缓冲器电路118、电压发生器119和行解码器394)可以被包括在外围电路区域PERI中。
图12是示出了根据本发明构思的实施例的存储设备100的框图。
参照图12，存储设备100可以包括存储器设备110和存储器控制器120。在本实施例中，存储设备100中包括多个概念性硬件配置，但不限于此，并且其他配置也是可能的。存储器控制器120可以响应于来自主机的写入请求来控制存储器设备110将数据写入存储器设备110，或者可以响应于来自主机的读取请求来控制存储器设备110读取存储在存储器设备110中的数据。
在一些实施例中，存储设备100可以是嵌入在电子设备中的内部存储器。例如，存储设备100可以是嵌入式通用闪存(UFS)存储器设备、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。然而，本发明构思不限于此，并且存储设备100可以是NVM(例如，一次性可编程ROM(OTPROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、掩膜ROM、闪存ROM等)。在一些实施例中，存储设备100可以是可从电子设备拆卸的外部存储器。例如，存储设备100可以包括UFS存储卡、紧凑型闪存(CF)、安全数字(SD)、微型安全数字(Micro-SD)、迷你安全数字(Mini-SD)、极限数字(xD)和记忆棒中的至少一种。
存储设备100可以支持多个通道CH1至CHm，并且存储器设备110和存储器控制器120可以通过多个通道CH1至CHm彼此连接。这里，m是大于1的自然数。存储器设备110可以包括多个非易失性存储器设备NVM11至NVM1n、NVM21至NVM2n、...、NVMm1至NVMmn。这里，n是大于1的自然数。非易失性存储器设备NVM11至NVM1n、NVM21至NVM2n、...、NVMm1至NVMmn中的每个存储器设备可以通过相应的路径连接到多个通道CH1至CHm之一。例如，非易失性存储器设备NVM11至NVM1n可以通过路径W11至W1n连接到第一通道CH1，并且非易失性存储器设备NVM21至NVM2n可以通过路径W21至W2n连接到第二通道CH2。在实施例中，非易失性存储器设备NVM11至NVM1n、NVM21至NVM2n、...、NVMm1至NVMmn中的每个存储器设备可以实现在能够根据来自存储器控制器120的单独命令进行操作的任意存储器单元中。例如，非易失性存储器设备NVM11至NVM1n、NVM21至NVM2n、...、NVMm1至NVMmn中的每个存储器设备可以实现在芯片或管芯中，但是本发明构思不限于此。
存储器控制器120可以通过多个通道CH1至CHm向存储器设备110发送信号和从存储器设备110接收信号。例如，存储器控制器120可以通过通道CH1至CHm将命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm发送到存储器设备110或者可以从存储器设备110接收数据DATAa至DATAm。
存储器控制器120可以通过每个通道选择连接到相应通道的非易失性存储器设备之一，并且向所选择的非易失性存储器设备发送信号/从所选择的非易失性存储器设备接收信号。例如，存储器控制器120可以从连接到第一通道CH1的非易失性存储器设备NVM11至NVM1n中选择第一非易失性存储器设备NVM11。存储器控制器120可以通过第一通道CH1向所选择的非易失性存储器设备NVM11发送命令CMDa、地址ADDRa和数据DATAa，或者可以从所选择的非易失性存储器设备NVM11接收数据DATAa。
存储器控制器120可以通过不同的通道并行地向存储器设备110发送信号和从存储器设备110接收信号。例如，在通过第一通道CH1向存储器设备110发送命令CMDa的同时，存储器控制器120可以通过第二通道CH2向存储器设备110发送命令CMDb。例如，在通过第一通道CH1从存储器设备110接收数据DATAa的同时，存储器控制器120可以通过第二通道CH2从存储器设备110接收数据DATAb。
存储器控制器120可以控制存储器设备110的整体操作。存储器控制器120可以向通道CH1至CHm发送信号以控制连接到通道CH1至CHm的非易失性存储器设备NVM11至NVM1n、NVM21至NVM2n、...、NVMm1至NVMmn中的每个存储器设备。例如，存储器控制器120可以通过第一通道CH1发送命令CMDa和地址ADDRa以控制非易失性存储器设备NVM11至NVM1n中所选择的一个。
非易失性存储器设备NVM11至NVM1n、NVM21至NVM2n、...、NVMm1至NVMmn中的每个存储器设备可以在存储器控制器120的控制下操作。例如，第一非易失性存储器设备NVM11可以根据通过第一通道CH1提供的命令CMDa、地址ADDRa和数据DATAa对数据DATAa进行编程。例如，第二非易失性存储器设备NVM21可以根据通过第二通道CH2提供的命令CMDb和地址ADDRb读取数据DATAb，并将读取的数据DATAb发送到存储器控制器120。
存储器控制器120可以在通过第一通道CH1中包括的数据信号线接收从连接到一个通道(例如，第一通道CH1)的非易失性存储器设备NVM11至NVM1n中的第一非易失性存储器设备NVM11输出的输出数据的同时，通过第一通道CH1的数据信号线将关于第二非易失性存储器设备NVM12的命令发送到第二非易失性存储器设备NVM12。存储器控制器120可以基于关于第二非易失性存储器设备NVM12的命令来改变第一通道CH1的数据信号线的电压电平。因此，从第一非易失性存储器设备NVM11输出的输出数据可以加载到具有改变的电压电平状态的第一通道CH1的数据信号线上，并且第一非易失性存储器设备NVM11的输出数据和第二非易失性存储器设备NVM12的命令可以在第一通道CH1的数据信号线的两个方向上被发送。
在图12中，存储器设备110通过m个通道与存储器控制器120进行通信，并且存储器设备110包括与每个通道对应的n个非易失性存储器设备，但通道的数量和连接到一个通道的非易失性存储器设备的数量可以不同地改变。
图13是示出了根据本发明构思的实施例的应用了存储设备1300a和1300b的系统1000的图。图13的系统1000可以基本上是诸如移动电话、智能电话、平板个人计算机、可穿戴设备、医疗保健设备或物联网(IOT)设备之类的移动系统。然而，图13的系统1000不一定受限于移动系统，而可以是个人计算机、膝上型计算机、服务器、媒体播放器或诸如导航系统的汽车设备。
参照图13，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储设备1300a和1300b，并且此外，可以包括图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、供电设备1470和连接接口1480中的至少一个。
主处理器1100可以控制系统1000的整体操作，更具体地，构成系统1000的其他组件的操作。主处理器1100可以实现在通用处理器、专用处理器或应用处理器中。
主处理器1100可以包括一个或多个CPU核1110，并且还可以包括用于控制存储器1200a和1200b以及/或者存储设备1300a和1300b的控制器1120。根据实施例，主处理器1100还可以包括加速器块1130，该加速器块1130是用于诸如人工智能(AI)数据操作的高速数据操作的专用电路。这种加速器块1130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且可以实现在物理上独立于主处理器1100的其他组件并与主处理器1100的其他组件分开的芯片中。
存储器1200a和1200b可以用作系统1000的主要存储器设备并且可以包括诸如静态随机存取存储器(SRAM)和/或DRAM的易失性存储器，但是可以包括诸如闪存、PRAM和/或RRAM的非易失性存储器。存储器1200a和1200b可以实现在与主处理器1100相同的封装中。
存储设备1300a和1300b可以用作存储数据而不管是否供电的非易失性存储设备，并且可以具有比存储器1200a和1200b相对更大的存储容量。存储设备1300a和1300b可以包括存储控制器1310a和1310b以及在存储控制器1310a和1310b的控制下存储数据的NVM存储器1320a和1320b。非易失性存储器1320a和1320b可以包括二维(2D)结构或3维(3D)结构的V-NAND闪存，但也可以包括其他类型的非易失性存储器，例如PRAM和/或RRAM。
存储设备1300a和1300b可以被包括在系统1000中，同时与主处理器1100物理分开，或者可以被实现在与主处理器1100相同的封装中。此外，存储设备1300a和1300b具有与存储卡相同的形状，使得存储设备1300a和1300b可以通过接口(例如稍后将描述的连接接口1480)与系统1000的其他组件可拆卸地耦接。存储设备1300a和1300b可以是应用了诸如通用闪存(UFS)的标准规则的设备，但不一定受限于此。
图像捕获设备1410可以捕获静止图像或运动画面，并且可以是相机、便携式摄像机和/或网络摄像头。
用户输入设备1420可以从系统1000的用户接收各种类型的数据输入，并且可以是触摸板、键区、键盘、鼠标和/或麦克风。
传感器1430可以感测可从系统1000外部获得的各种类型的物理量并且将感测到的物理量转换为电信号。传感器1430可以是温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
通信设备1440可以根据各种通信协议与系统1000外部的其他设备发送和接收信号。通信设备1440可以包括天线、收发器和/或调制解调器。
显示器1450和扬声器1460可以用作分别向系统1000的用户输出视觉信息和音频信息的输出设备。
供电设备1470可以适当地转换从嵌入在系统1000中的电池(未示出)和/或从外部电源提供的电力，以向系统1000的每个组件提供电力。
连接接口1480可以提供系统1000和外部设备之间的连接，该外部设备连接到系统1000并且能够与系统1000交换数据。连接接口1480可以以各种接口方法实现，例如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCIe)、NVM快速(NVMe)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、嵌入式通用闪存(eUFS)和紧凑型闪存(CF)卡接口。
在示例实施例中，系统1000的主处理器1100、存储器1200a和1200b以及存储设备1300a和1300b可以对应于图1和图2的MCP 10。在其他示例实施例中，系统1000的存储器1200a和1200b以及存储设备1300a和1300b可以对应于图1和图2的MCP 10。
图14是示出了根据本发明构思的实施例的UFS系统2000的图。UFS系统2000是符合联合电子设备工程委员会(JEDEC)公布的UFS标准的系统，并且可以包括UFS主机2100、UFS设备2200和UFS接口2300。在与图14的以下描述不冲突的范围内，图13的系统1000的以上描述也可以应用于图14的UFS系统2000。
参照图14，UFS主机2100和UFS设备2200可以通过UFS接口2300互连。当图13的主处理器1100是应用处理器时，UFS主机2100可以实现在相应的应用处理器的一部分中。UFS主机控制器2110和主机存储器2140可以分别对应于图13的主处理器1100的控制器1120和存储器1200a和1200b。UFS设备2200可以对应于图13的存储设备1300a和1300b，并且UFS设备控制器2210和非易失性存储器2220可以分别对应于图13的存储设备1310a和1310b以及NVM存储器1320a和1320b。
UFS主机2100可以包括UFS主机控制器2110、应用2120、UFS驱动器2130、主机存储器2140和UFS互连(UIC)层2150。UFS设备2200可以包括UFS设备控制器2210、非易失性存储器2220、存储接口(存储I/F)2230、设备存储器2240、UIC层2250和调节器2260。非易失性存储器2220可以包括多个存储单元2221，并且存储单元2221可以包括2D结构或3D结构的V-NAND闪存，但也可以包括其他类型的非易失性存储器，例如PRAM和/或RRAM。UFS设备控制器2210和非易失性存储器2220可以通过存储接口2230彼此连接。存储接口2230可以被实现为符合标准约定，例如Toggle或ONFI。
应用2120可以是指想要与UFS设备2200通信以便使用UFS设备2200的功能的程序。应用2120可以向UFS驱动器2130发送用于向UFS设备2200进行输入/输出的输入-输出请求(IOR)。IOR可以表示数据读取请求、数据写入请求和/或数据丢弃请求，但不一定受限于此。
UFS驱动器2130可以通过主机控制器接口(UFS-HCI)管理UFS主机控制器2110。UFS驱动器2130可以将由应用2120产生的IOR转换为由UFS标准定义的UFS命令并将所转换的UFS命令发送到UFS主机控制器2110。一个IOR可以被转换为多个UFS命令。UFS命令可以基本上是由SCSI标准定义的命令，但也可以是仅限UFS标准的命令。
UFS主机控制器2110可以通过UIC层2150和UFS接口2300将由UFS驱动器2130转换的UFS命令发送到UFS设备2200的UIC层2250。在这个过程中，UFS主机控制器2110的UFS主机寄存器2111可以用作命令队列(CQ)。
UFS主机2100侧的UIC层2150可以包括MIPI M-PHY 2151和MIPI UniPro 2152，并且UFS设备2200侧的UIC层2250也可以包括MIPI M-PHY 2251和MIPI UniPro 2252。
UFS接口2300可以包括发送参考时钟信号REF_CLK的线、发送关于UFS设备2200的硬件复位信号RESET_n的线、发送差分输入信号对DIN_t和DIN_c的一对线、以及发送差分输出信号对DOUT_t和DOUT_c的一对线。
从UFS主机2100提供给UFS设备2200的参考时钟信号REF_CLK的频率值可以是19.2MHz、26MHz、38.4MHz和52MHz这四个值中的一个，但不限于此。UFS主机2100可以在操作期间(即，在UFS主机2100和UFS设备2200之间执行数据发送/接收时)改变参考时钟信号REF_CLK的频率值。UFS设备2200可以使用锁相环(PLL)根据从UFS主机2100提供的参考时钟信号REF_CLK产生各种频率的时钟。此外，UFS主机2100可以通过参考时钟信号REF_CLK的频率值来设置UFS主机2100和UFS设备2200之间的数据速率的值。即，可以根据参考时钟信号REF_CLK的频率值来确定数据速率的值。
UFS接口2300可以支持多个通道，并且每个通道可以实现为差分对。例如，UFS接口2300可以包括一个或多个接收通道和一个或多个发送通道。在图14中，发送差分输入信号对DIN_T和DIN_C的一对线可以构成接收通道，而发送差分输出信号对DOUT_T和DOUT_C的一对线可以构成发送通道。图14示出了一个发送通道和一个接收通道，但是发送通道和接收通道的数量可以改变。
接收通道和发送通道可以使用串行通信方法发送数据，并且可以通过其中接收通道和发送通道分开的结构在UFS主机2100和UFS设备2200之间执行全双工通信。即，即使在通过接收通道从UFS主机2100接收数据时，UFS设备2200也可以通过发送通道向UFS主机2100发送数据。此外，诸如从UFS主机2100到UFS设备2200的命令之类的控制数据、以及UFS主机2100要存储在UFS设备2200的非易失性存储器2220中的用户数据或要从非易失性存储器2220读取的用户数据可以通过相同通道被发送。因此，除了一对接收通道和一对发送通道之外，不需要在UFS主机2100和UFS设备2200之间进一步提供用于数据传输的单独通道。
UFS设备2200的UFS设备控制器2210可以总体控制UFS设备2200的操作。UFS设备控制器2210可以通过作为逻辑数据存储单元的逻辑单元(LU)2211来管理非易失性存储器2220。LU 2211的数量可以是八个，但不限于此。UFS设备控制器2210可以包括闪存转换层(FTL)，并且可以使用FTL的地址映射信息将从UFS主机2100发送的逻辑数据地址(例如，逻辑块地址(LBA))转换为物理数据地址(例如，物理块地址(PBA))。在UFS系统2000中，存储用户数据的逻辑块可以具有预定范围的大小。例如，该逻辑块的最小尺寸可以设置为4KB。
当来自UFS主机2100的命令通过UIC层2250输入到UFS设备2200时，UFS设备控制器2210可以根据输入的命令执行操作，并且当操作完成时，向UFS主机2100发送完成响应。
作为示例，当UFS主机2100要在UFS设备2200中存储用户数据时，UFS主机2100可以向UFS设备2200发送数据存储命令。当从UFS设备2200接收到指示用户数据准备好传输的响应时，UFS主机2100可以将用户数据发送到UFS设备2200。UFS设备控制器2210可以将接收到的用户数据临时存储在设备存储器2240中，并且基于FTL的地址映射信息将临时存储在设备存储器2240中的用户数据存储在非易失性存储器2220的所选位置中。
作为另一个示例，当UFS主机2100要读取存储在UFS设备2200中的用户数据时，UFS主机2100可以向UFS设备2200发送数据读取命令。接收到命令的UFS设备控制器2210可以基于数据读取命令从非易失性存储器2220读取用户数据，并且将读取的用户数据临时存储在设备存储器2240中。在该读取过程中，UFS设备控制器2210可以通过使用嵌入式纠错码(ECC)电路(未示出)来检测和校正读取的用户数据中的错误。此外，UFS设备控制器2210可以将临时存储在设备存储器2240中的用户数据发送到UFS主机2100。此外，UFS设备控制器2210可以进一步包括高级加密标准(AES)电路(未示出)，并且AES电路可以使用对称密钥算法对输入到UFS设备控制器2210的数据进行加密或解密。
UFS主机2100可以依次存储要从可以用作CQ的UFS主机寄存器2111发送到UFS设备2200的命令，并按上述顺序将命令发送到UFS设备2200。此时，即使先前发送的命令仍在由UFS设备2200处理(即，即使在接收到先前发送的命令已由UFS设备2200完全处理的通知之前)，UFS主机2100也可以将CQ中正在等待的下一个命令发送到UFS设备2200，并因此，UFS设备2200也可以在处理先前发送的命令的同时从UFS主机2100接收下一个命令。可以存储在这样的CQ中的命令的队列深度可以是例如32。另外，CQ可以实现为循环队列类型，该循环队列类型通过头指针和尾指针指示队列中存储的命令序列的开始和结束。
多个存储单元2221中的每一个可以包括存储器单元阵列和控制存储器单元阵列的操作的控制电路。每个存储单元2221的存储器单元阵列可以包括2D存储器单元阵列或3D存储器单元阵列。每个存储单元2221的存储器单元阵列包括多个存储器单元，并且每个存储器单元可以是存储1位信息的单级单元(SLC)，但也可以是存储2位或更多位信息的单元，例如多级单元(MLC)、三级单元(TLC)和四级单元(QLC)。3D存储器单元阵列可以包括竖直定向的竖直NAND串，使得至少一个存储器单元位于另一个存储器单元上方。
VCC、VCCQ1、VCCQ2等可以作为电源电压输入到UFS设备2200。VCC是UFS设备2200的主电源电压并且可以具有2.4V至3.6V的值。VCCQ1是提供低范围电压的电源电压，主要用于UFS设备控制器2210，并且可以具有1.14V至1.26V的值。VCCQ2是提供低于VCC但高于VCCQ1的范围内的电压的电源电压，主要用于诸如MIPI M-PHY 2251的输入/输出接口，并且可以具有1.7V至1.95V的值。电源电压可以通过调节器2260被提供给UFS设备2200的每个组件。调节器2260可以被实现为分别连接到上述电源电压中的不同电源电压的一组单元调节器。
图15是示出了根据本发明构思的实施例的应用了存储器设备的数据中心3000的图。
参照图15，数据中心3000是收集各种类型的数据并提供服务的设施，并且可以被称为数据存储中心。数据中心3000可以是运行搜索引擎和数据库的系统，并且可以是由诸如银行或政府机构的公司使用的计算系统。数据中心3000可以包括应用服务器3100至3100n和存储服务器3200至3200m。应用服务器3100至3100n的数量和存储服务器3200至3200m的数量可以根据示例实施例有多种选择，并且应用服务器3100至3100n的数量和存储服务器3200至3200m的数量可以不同。
应用服务器3100或存储服务器3200可以包括处理器3110和3210以及存储器3120和3220中的至少一个。当以存储服务器3200为例进行描述时，处理器3210可以控制存储服务器3200的整体操作，并访问存储器3220以存储加载到存储器3220中的指令和/或数据。存储器3220可以是DDR SDRAM(双倍数据速率同步DRAM)、HBM(高带宽存储器)、HMC(混合存储立方体)、DIMM(双列直插式存储器模块)、傲腾DIMM或NVMDIMM(非易失性DIMM)。根据实施例，存储服务器3200中包括的处理器3210的数量和存储器3220的数量可以有多种选择。在实施例中，处理器3210和存储器3220可以提供处理器-存储器对。在实施例中，处理器3210和存储器3220的数量可以彼此不同。处理器3210可以包括单核处理器或多核处理器。存储服务器3200的描述可以类似地应用于应用服务器3100。根据实施例，应用服务器3100可以不包括存储设备3150。存储服务器3200可以包括至少一个存储设备3250。存储服务器3200中包括的存储设备3250的数量可以根据实施例有多种选择。在示例实施例中，存储设备3250可以对应于图1和图2的MCP 10。
应用服务器3100至3100n和存储服务器3200至3200m可以通过网络3300相互通信。网络3300可以使用光纤通道(FC)或以太网来实现。在这方面，FC是用于相对高速数据传输的介质，并且可以使用提供高性能/高可用性的光开关。根据网络3300的访问方法，存储服务器3200至3200m可以被提供为文件存储、块存储或对象存储。
在实施例中，网络3300可以是诸如存储区域网络(SAN)的仅存储网络。例如，SAN可以是FC-SAN，其使用FC网络并根据FC协议(FCP)来实现。再例如，SAN可以是IP-SAN，其使用TCP/IP网络并根据iSCSI(TCP/IP上的SCSI或因特网SCSI)协议来实现。在另一个实施例中，网络3300可以是诸如TCP/IP网络之类的通用网络。例如，网络3300可以根据诸如FCoE(以太网上FC)、NAS(网络附加存储)和NVMe-oF(Fabrics上NVMe)的协议来实现。
在下文中，将主要描述应用服务器3100和存储服务器3200。应用服务器3100的描述可以应用于其他应用服务器3100n，并且存储服务器3200的描述可以应用于其他存储服务器3200m。
应用服务器3100可以通过网络3300将用户或客户端请求存储的数据存储在存储服务器3200至3200m之一中。另外，应用服务器3100可以通过网络3300从存储服务器3200至3200m之一获得用户或客户端请求读取的数据。例如，应用服务器3100可以实现在网络服务器或数据库管理系统(DBMS)中。
应用服务器3100可以通过网络3300访问其他应用服务器3100n中包括的存储器3120n或者存储设备3150n，或者可以通过网络3300访问存储服务器3200至3200m中包括的存储器3220至3220m或存储设备3250至3250m。因此，应用服务器3100可以对应用服务器3100至3100n和/或存储服务器3200至3200m中存储的数据执行各种操作。例如，应用服务器3100可以执行用于在应用服务器3100至3100n和/或存储服务器3200至3200m之间移动或复制数据的指令。此时，数据可以通过存储服务器3200至3200m的存储器3220至3220m或者直接地，从存储服务器3200至3200m的存储设备3250至3250m传输到应用服务器3100至3100n的存储器3120至3120n。通过网络3300移动的数据可以是用于安全和隐私的加密数据。
以存储服务器3200为例，接口(I/F)3254可以提供处理器3210和控制器(CTRL)3251之间的物理连接、以及NIC 3240和控制器3251之间的物理连接。例如，可以使用以专用电缆直接连接存储设备3250的DAS(直接附加存储)方法来实现接口3254。另外，例如，接口3254可以以各种接口方法实现，例如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCIe)、NVM快速(NVMe)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、嵌入式通用闪存(eUFS)和紧凑型闪存(CF)卡接口。
存储服务器3200还可以包括开关3230和NIC 3240。在处理器3210的控制下，开关3230可以选择性地连接处理器3210和存储设备3250，或者可以选择性地连接NIC 3240和存储设备3250。
在实施例中，NIC 3240可以包括网络接口卡、网络适配器等。NIC 3240可以通过有线接口、无线接口、蓝牙接口、光接口等连接到网络3300。NIC 3240可以包括内部存储器、DSP、主机总线接口等，并且可以通过主机总线接口连接到处理器3210和/或开关3230。主机总线接口可以实现为上述接口3254的示例之一。在实施例中，NIC 3240可以与处理器3210、开关3230和存储设备3250中的至少一个集成。
在应用服务器3100至3100n或存储服务器3200至3200m中，处理器3210可以向存储设备3150至3150n和3250至3250m或存储器3120至3120n和3220至3220m发送命令以编程或读取数据。在这方面，数据可以是通过ECC引擎纠错的数据。数据是处理了数据总线反转(DBI)或数据屏蔽(DM)的数据，并且可以包括循环冗余码(CRC)信息。为了安全或隐私，数据可以是加密数据。
存储设备3150至3150n和3250至3250m可以响应于从处理器3210接收到的读取命令向NAND闪存设备3252至3252m发送控制信号和命令/地址信号。因此，当从NAND闪存设备3252至3252m读取数据时，读取使能(RE)信号可以作为数据输出控制信号被输入并可以用于将数据输出到DQ总线。数据选通(DQS)可以通过使用RE信号而产生。命令和地址信号可以根据写入使能(WE)信号的上升沿或下降沿而锁存在页缓冲器中。
控制器3251可以整体控制存储设备3250的操作。在实施例中，控制器3251可以包括静态随机存取存储器(SRAM)。控制器3251可以响应于写入命令将数据写入NAND闪存3252，或者响应于读取命令从NAND闪存3252读取数据。例如，可以从存储服务器3200中的处理器3210、其他存储服务器3200m中的处理器3210m或应用服务器3100和3100n中的处理器3110和3110n提供写入命令和/或读取命令。DRAM 3253可以临时存储(缓冲)要写入NAND闪存3252的数据或从NAND闪存3252读取的数据。此外，DRAM 3253可以存储元数据。这里，元数据是用户数据或由控制器3251生成以管理NAND闪存3252的数据。存储设备3250可以包括用于安全或隐私的安全元件(SE)。
本发明构思的实施例提供一种测试方法，该方法能够在测试DRAM芯片的同时确定NVM芯片中是否出现裂纹缺陷，以避免当包括多种类型的半导体芯片(例如，DRAM芯片、NVM芯片和存储器控制器芯片)的存储设备被实现在MCP中时测试效率的降低。确定NVM芯片中是否出现裂纹缺陷包括：向MCP的封装端子中的与存储器控制器芯片的硬件复位信号连接的测试设备的通道端子施加地电压，使MCP中的NVM芯片进入低功率模式，以及当在测试设备中测量的电流超过测试参考值时确定出现裂纹缺陷。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种制造包括第一类型半导体芯片和第二类型半导体芯片的多芯片封装MCP的方法，所述方法包括：
将所述第一类型半导体芯片安装在基板上；
将所述第二类型半导体芯片安装在所述第一类型半导体芯片上；
形成模塑层以覆盖所述第一类型半导体芯片和所述第二类型半导体芯片；
将所述MCP放置在测试设备上，其中所述测试设备包括被配置为测试所述MCP的测试主机；
使用所述测试设备的第一通道端子对所述第一类型半导体芯片执行功能测试，其中，所述测试主机向所述第一通道端子施加与所述第一类型半导体芯片的所述功能测试相关的信号；
使用所述测试设备的第二通道端子对所述第二类型半导体芯片执行低功率模式测试，其中，所述测试主机向所述第二通道端子施加与所述第二类型半导体芯片的所述低功率模式测试相关的信号；以及
分析在所述第二通道端子中测量的电流以确定所述第二类型半导体芯片中是否存在裂纹缺陷，
其中，所述第一类型半导体芯片的所述功能测试和所述第二类型半导体芯片的所述低功率模式测试并行地执行。
2.根据权利要求1所述的方法，其中，在所述第二类型半导体芯片的所述低功率模式测试中，所述第二类型半导体芯片具有防止电流流过所述第二类型半导体芯片的有限电流负载。
3.根据权利要求1所述的方法，还包括：
在所述第二类型半导体芯片的所述低功率模式测试中，当在所述第二通道端子中测量的电流大于或等于测试参考值时，由所述测试主机确定所述第二类型半导体芯片的裂纹缺陷。
4.根据权利要求1所述的方法，其中，所述MCP还包括连接到所述第二类型半导体芯片的第三类型半导体芯片，所述方法还包括：
在所述第二类型半导体芯片的所述低功率模式测试中，由所述测试主机向所述第二通道端子中与所述第三类型半导体芯片的硬件复位信号连接的通道端子施加地电压，以使所述第二类型半导体芯片进入低功率模式。
5.根据权利要求4所述的方法，还包括：
由所述测试主机向所述第二通道端子中与所述第二类型半导体芯片和所述第三类型半导体芯片的电源电压连接的通道端子施加相应的电源电压；以及
由所述测试主机向所述第二通道端子中的剩余通道端子施加所述地电压。
6.根据权利要求4所述的方法，其中：
所述第一类型半导体芯片包括至少一个易失性存储器芯片，
所述第二类型半导体芯片包括彼此堆叠的非易失性存储器芯片，以及
所述第三类型半导体芯片包括被配置为控制所述非易失性存储器芯片的存储器控制器。
7.根据权利要求4所述的方法，还包括：
将所述第三类型半导体芯片安装在所述基板上；以及
形成所述模塑层以覆盖所述第三类型半导体芯片。
8.一种制造多芯片封装MCP的方法，所述MCP实现了包括第一类型存储器设备、第二类型存储器设备和存储器控制器的存储设备，所述存储器控制器被配置为控制所述第二类型存储器设备，所述方法包括：
将所述第一类型存储器设备和所述存储器控制器安装在基板上；
将所述第二类型存储器设备安装在所述第一类型存储器设备上；
形成模塑层以覆盖所述第一类型存储器设备和所述第二类型存储器设备以及所述存储器控制器；
将所述MCP放置在测试设备上，所述测试设备包括被配置为测试所述MCP的测试主机；
使用所述测试设备的第一通道端子对所述第一类型存储器设备执行第一功能测试，并且同时使用所述测试设备的第二通道端子对所述第二类型存储器设备执行低功率模式测试；
分析在所述第二通道端子中测量的电流以确定所述第二类型存储器设备中是否存在裂纹缺陷；以及
使用所述测试设备的所述第二通道端子对所述存储器控制器和所述第二类型存储器设备执行第二功能测试，并且同时使用所述测试设备的所述第一通道端子对所述第一类型存储器设备执行漏电流测试。
9.根据权利要求8所述的方法，其中，在所述第二类型存储器设备的所述低功率模式测试中，所述第二类型存储器设备具有防止电流流过所述第二类型存储器设备的有限电流负载。
10.根据权利要求8所述的方法，还包括：
在所述第二类型存储器设备的所述低功率模式测试中，当在所述第二通道端子中测量的电流大于或等于测试参考值时，由所述测试主机确定所述第二类型存储器设备的裂纹缺陷。
11.根据权利要求8所述的方法，还包括：
在所述第二类型存储器设备的所述低功率模式测试中，由所述测试主机向所述第二通道端子中与所述存储器控制器的硬件复位信号连接的通道端子施加地电压，以使所述第二类型存储器设备进入低功率模式。
12.根据权利要求11所述的方法，还包括：
由所述测试主机向所述第二通道端子中与所述第二类型存储器设备和所述存储器控制器的电源电压连接的通道端子施加相应的电源电压；
由所述测试主机向所述第二通道端子中的剩余通道端子施加所述地电压；以及
由所述测试主机确定所述低功率模式测试的通过或失败。
13.根据权利要求8所述的方法，还包括：
在所述第一类型存储器设备的所述第一功能测试中，由所述测试主机向所述第一通道端子施加与所述第一类型存储器设备的所述第一功能测试相关的信号；
由所述测试主机对所述第一类型存储器设备执行低频功能测试和高频功能测试；以及
由所述测试主机确定所述第一功能测试的通过或失败。
14.根据权利要求8所述的方法，还包括：
在所述存储器控制器和所述第二类型存储器设备的所述第二功能测试中，由所述测试主机向所述第二通道端子施加与所述存储器控制器和所述第二类型存储器设备的所述第二功能测试相关的信号；以及
由所述测试主机确定所述第二功能测试的通过或失败。
15.根据权利要求8所述的方法，还包括：
在所述第一类型存储器设备的所述漏电流测试中，由所述测试主机向所述第一通道端子中与所述第一类型存储器设备的电源电压连接的通道端子施加相应的电源电压；
由所述测试主机向所述第一通道端子中的剩余通道端子施加地电压；以及
由所述测试主机确定所述漏电流测试的通过或失败。
16.根据权利要求8所述的方法，其中，所述第一类型存储器设备包括至少一个易失性存储器芯片，并且
其中，所述第二类型存储器设备包括彼此堆叠的非易失性存储器芯片。
17.根据权利要求16所述的方法，其中，所述至少一个易失性存储器芯片包括低功率双倍数据速率LPDDR DRAM，并且所述非易失性存储器芯片包括NAND闪存。
18.一种用于测试多芯片封装MCP的测试板，所述MCP实现了包括第一类型存储器设备、第二类型存储器设备和存储器控制器的存储设备，所述存储器控制器被配置为控制所述第二类型存储器设备，所述测试板包括：
面向所述MCP的第一表面，所述第一表面包括电连接到所述MCP的相应封装端子的上端子，并且所述上端子包括连接到与所述第一类型存储器设备相关的第一封装端子的第一上端子和连接到与所述存储器控制器和所述第二类型存储器设备相关的第二封装端子的第二上端子；以及
面向测试设备的第二表面，所述测试设备被配置为测试所述MCP，所述测试设备包括被配置为测试所述MCP的测试主机，并且所述第二表面包括连接到所述测试设备的第一通道端子的第一下端子和连接到所述测试设备的第二通道端子的第二下端子，
其中，所述测试主机被配置为使用所述测试设备的所述第一通道端子对所述第一类型存储器设备执行第一功能测试，并且同时使用所述测试设备的所述第二通道端子对所述第二类型存储器设备执行低功率模式测试，以确定所述低功率模式测试的通过或失败。
19.根据权利要求18所述的测试板，其中，所述测试主机还被配置为：基于在所述第二通道端子中测量的电流来检测所述第二类型存储器设备的裂纹缺陷。
20.根据权利要求18所述的测试板，其中，所述测试主机还被配置为：使用所述测试设备的所述第二通道端子对所述存储器控制器和所述第二类型存储器设备执行第二功能测试，并且同时使用所述测试设备的所述第一通道端子对所述第一类型存储器设备执行漏电流测试，以确定所述漏电流测试的通过或失败。
CN202111132617.5A 2020-09-29 2021-09-26 在多芯片封装（mcp）中实现的存储设备的测试方法和包括测试方法的制造mcp的方法 Pending CN114334686A (zh)

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