CN114328338A - 低功率多电平驱动装置及方法 - Google Patents

Abstract

本发明公开低功率多电平驱动装置及方法，该装置包括多个多电平驱动器用于接收输入比特组且生成信号集，每个多电平驱动器与多线路总线中的相应线路连接且包括：数据缓冲器，用于接收对应于该相应线路的子信道的分输入比特组，且通过对每一个输入比特施加符号来生成带符号的输入比特组，该符号由线路特定子信道权重值确定；多个子信道驱动元件组，其中的每一个子信道驱动元件组用于接收相应的带符号的输入比特，并生成相应的加权模拟信号分量，该加权模拟信号分量的大小由子信道驱动元件组中并联连接的有效驱动元件数决定；以及加和节点，与该相应线路连接且用于通过形成多个加权模拟信号分量的加和结果来生成用于在相应线路上发送的信号。

Description

低功率多电平驱动装置及方法

本申请是申请号为201880057429.0，申请日为2018年9月6日，发明名称为“低功率多电平驱动器”的专利申请的分案申请。

相关申请的交叉引用

本申请要求申请号为15/698,567，申请递交国为美国，申请日为2017年9月7日，发明人为Omid Talebi Amiri和Armin Tajalli，名称为《低功率多电平驱动器》的美国专利申请的优先权，并通过引用将其内容整体并入本文，以供所有目的之用。

技术领域

本发明实施方式总体涉及通信系统，尤其涉及在用于芯片间通信的高速多线路接口中生成多电平输出信号。

背景技术

在通信系统中，信息可从一个物理位置传输至另一物理位置。对于该信息的传输，人们一般希望其可靠，快速，且消耗最少的资源。串行通信链路为最为常用的信息传输介质之一，此类链路可为基于相对于地面或其他常用基准的单个有线电路，或者为基于相对于地面或其他常用基准的多个此类电路，或者为相互关联使用的多个电路。

一般情况下，串行通信链路用于在多个时间周期内操作。在每一此类时间周期内，该链路内的一个或多个信号表示(并因此传达)一定量的信息，而且这些信息一般以比特为单位。因此，在高电平下，串行通信链路将发送器连接于接收器，以令发送器在每一时间周期内发送一个或多个信号，接收器接收与发送信号近似(原因在于链路内的信号退化、噪声及其他失真)的一个或多个信号。待传送的信息被发送器“消耗”后生成代表信号，而接收器用于从其接收的信号中确定出所传送的信息。在总体不发生误差的情况下，接收器可确切地输出发送器所消耗的比特。

串行通信链路的一例为差分信令(Differential Signaling，DS)链路。差分信令的工作原理为：在一条线路上发送信号，并在该线路的配对线路上发送所述信号的反信号；此两信号的信息由两条线路之间的差值，而非其相对于地面或其他固定参考的绝对值表示。与单端信令(Single-Ended Signaling，SES)相比，差分信令可抵消串扰及其他共模噪声，从而提高接收器对原始信号的恢复能力。此外，还有多种信令方法可在保留差分信令的所需特性的同时，实现比差分信令更高的引脚利用率。多种此类方法均同时使用两条以上线路，而且每条线路均使用二进制信号，但是以比特组的形式进行信息映射。

向量信令为一种信令方法。通过向量信令，多条线路中的多个信号在保持每个信号的独立性的同时可视为一个整体。该整体信号中的每一信号均称为分量，所述多条线路的数量称为向量的“维数”。在一些实施方式中，与差分信令中的成对线路的情形一样，一条线路中的信号完全取决于另一线路中的信号。因此，在某些情况下，上述向量维数可指多条线路的信号自由度数，而并非指该多条线路中的线路数目。

在二进制向量信令中，每一分量均具有坐标值(或简称“坐标”)，该坐标值为两个可能取值中的一个。举例而言，可将八条单端信令线路视为一个整体，其中，每个分量/线路的取值为信号周期两值中的一值。如此，该二进制向量信令的一个“码字”即对应所述整体分量/线路组的其中一个可能状态。对于给定的向量信令编码方案，有效可取码字的集合称为“向量信令码”或“向量信令向量集”。“二进制向量信令码”即指将信息比特映射至二进制向量的一种映射方法和/或一组映射规则。在8条单端信令线路的上例中，由于每个分量的自由度允许其取值为上述两个可取坐标中的任何一个，因此该码字集合中码字的数量为2^8个，即256个。在单端信令或差分信令链路中，二进制向量信令码所使用的输出驱动器仅需发送两个不同的电压或电流电平，对应于每个向量元素的两个可能坐标值。

在非二进制向量信令中，每个分量的坐标值选自由多于两个的可能取值组成的组。“非二进制向量信令码”指将信息比特映射至非二进制向量的一种映射方法和/或一组映射规则。非二进制向量信令码的对应输出驱动器必须能够发送与每个向量输出的所选坐标值对应的多个电压或电流电平。

向量信令方法例如见《Cronie 1》和《Shokrollahi 1》的描述内容。此两文中描述的其中一类向量信令码由“正交”矩阵定义，因此也称正交差分向量信令(ODVS)码，该正交矩阵的所有行均彼此正交，而且该矩阵与其转置矩阵的乘积为仅对角线上具有非零值的矩阵。ODVS码传输的编码信号为多个子信道信号的加和结果，而每一所述子信道信号均由正在被传输的数据的一个独立元素调制。

发明内容

一种可通过串行通信链路通信的发送器和接收器，其中所述串行通信链路使用基于平衡向量信令码的信号。所述向量信令码在每一发送单位间隔内，均通过所述通信链路的多条线路发送一个符号向量。该向量的分量数可以为二、三、四或大于四。分量的坐标值数可以为二、三、四或大于四。例如，链路可使用四个分量，每一分量均可从高值、低值、高值反数、低值反数这四个可能坐标值中取值，而且这些取值使得具有所述高值的信号抵消三个具有所述低值反数的信号，而且具有所述低值的信号抵消三个具有所述高值反数的信号。如此，通过以所述四个分量将三个比特的八种可能组合形式映射于由一个高值和三个低值反数的四种排列组合形式以及一个高值反数和三个低值的四种排列组合形式表示的八个向量码字，所述链路能够在信号周期内传输三个比特。在更具体的实施方式中，所述高值和低值均为相对于参考电平的电压值，所述高值及其反数大小相同但符号相反，所述低值及其反数大小相同但符号相反，所述高值的大小为所述低值的三倍。又如，另一链路可使用三个分量，每一分量均可从正值、更小正值、最小正值或零这三个可能坐标值中取值，而且这些取值使得所有向量分量值为常数。这一代码也是平衡码，但是与依赖单端电源的实施方式中的常见情形一致，该代码的所有可能坐标值上叠加有额外偏移量或直流分量。

在本文所述的方法和系统中：由多个驱动器接收一输入比特组，并响应地生成信号总集，该信号总集内的每一信号均分别通过由与多线路总线的相应线路连接的相应驱动器接收分输入比特组的方式生成，所接收的分比特组与所述相应线路的关联子信道相对应；生成多个加权模拟信号分量，每一加权模拟信号分量均(i)具有从与所述相应线路相关联的一组线路特定子信道权重值中选出的相应权重值和符号以及(ii)由所接收的分输入比特组中的相应比特调制；以及通过由与所述相应线路连接的公共节点形成所述多个加权模拟信号分量的加和结果的方式生成相应信号，以供经所述多线路总线的相应线路传输。

根据至少一种实施方式的方法和装置通过经物理信道发送数据而提供一种以低功率实现高的总带宽的高速低延迟接口，以用于将多芯片系统内的集成电路芯片彼此连接。在一些实施方式中，信号的发送采用电压、电流等不同电平形式，而且可以采用两个以上的此类电平。例如，四元信令系统中的每一线路信号均取四值当中的一值。

此《发明内容》部分为详述于以下《具体实施方式》中的各概念的选择性简述，其目的并不在于指出权利要求所述技术方案的关键或必要技术特征，也不在于辅助确定权利要求的范围。通过查阅以下《具体实施方式》的内容以及附图，本领域技术人员可清楚了解本发明的其他目的及优点。

附图说明

图1为根据一些实施方式的通信系统的框图。

图2为用于多线路通信信道中单条线路的多电平线路驱动器的一种实施方式的示意图。

图3至图7所示为多电平线路驱动器的其他实施方式，每一多电平线路驱动器均用于驱动多线路通信信道中的相应线路。

图8为图2等处所用多电平线路驱动元件的另一实施方式示意图。

图9为内含将四个阶段的输出数据组合成单个高速输出数据流的高速多路复用器的多电平线路驱动器另一实施方式示意图。

图10为根据一些实施方式的方法流程图。

具体实施方式

如《Cronie 1》和《Shokrollahi 1》中所述，向量信令码能够使数据经通常由彼此平行的多条线路组成的通信介质有效传输。对于正交差分向量信令(ODVS)码而言，N线路信道可最多承载N-1个二进制数据比特。传统上，此类系统称为以N元码字编码N-1个比特的系统，其中，码字表示每一单位间隔的总传输状态，而且码字的每一码元均来自由与各线路的特定输出状态对应的M个可能取值组成的码集。

以《Shokrollahi 1》中的透翅(Glasswing)码为例，五个二进制比特可通过由四个不同值组成的码集编码成六个符号码字。因此，要想经六条线路并行传输透翅码，需要使用六个单线路输出驱动器，每一该单线路输出驱动器均用于使得所述六线通信信道中的一条线路通过驱动具有四个电压或电流电平中的一个。在透翅码的另一种具有更高性能的实施方式中，输出驱动器通过由十元码集产生十个不同的值。

在向量信令码相关用途中通常采用的高数据速率下(例如，《Shokrollahi1》所述工作数据速率为25G码字/秒(即单位间隔为40皮秒)的一种透翅码实施方式)，为了易于实现传输线路的阻抗匹配，输出驱动器需要采用极大的输出晶体管才能提供所需的驱动电流及稳定的低输出阻抗。同时，另一个问题在于，许多高速集成电路工艺仅能提供方块电阻为数欧的高阻值电阻材料，因此难以制造驱动器线路端接所需的数十欧电阻器。

图1所示为根据一些实施方式的例示系统。如图所示，图1系统包括：接收源数据S₀～S₄ 100和Clk 105的发送器110；以及编码器112，该编码器对所述信息进行编码，以通过线路驱动器118经含具有多条线路125的多线路总线的信道120传输。图1系统还包括含检测器132的接收器130，而且在一些具有相应需求的实施方式中，进一步包括用于生成接收数据R₀～R₄ 140和接收时钟Rclk 145的解码器138。

并联输出驱动元件

《Ulrich 1》中描述了一种通过多个并联线路驱动元件实现更高效率的实施方式，其中，每一所述线路驱动元件采用更小的驱动晶体管和更高阻值的输出电阻器，而且由多个线路驱动元件整体并联提供所需的驱动电流和线路阻抗匹配功能。在此类结构中，每一传输线路的最终输出为针对该线路的所有驱动元件的模拟加和节点，而中间输出电压由不同数目个产生高低输出的驱动元件的加和结果生成。《Ulrich 1》中还描述了通过引入更多组驱动元件而以有限脉冲响应(FIR)校正功能增强码字输出，以实现前置和/或后置信号间干扰(ISI)补偿、波形整形以及其他信号补偿效果。

《Amiri 1》中描述了一种通过多个并联驱动元件生成低功耗多电平向量信令码输出的简化实施方式。

在上述向量信令码实施方式中，编码器先将待发送数据处理为由每条输出线路上的一个符号构成的码字，然后这些符号基本上并行地同时输出至通信介质的多条线路上。由于此类实施方式的体系结构将能够分别单独向各条线路发送二进制信号的输出驱动元件用作构成元素，因此可称为一种通过在垂直维度上重复增设此类构成元素而支持码字宽度(即线路数)且通过在深度维度上重复增设此类构成元素而支持符号码集(即码字中各个符号代表的信号电平数)的结构。

输出驱动器内的线路复杂度

由于提供各个符号的码集可能具有多个码元(在上述两种透翅码实施方式中分别为四个和十个)，因此需要多条信号线路来承载代表编码器向各条线路的输出驱动器输出的各个符号值的信号。此外，在实际高速实施方式中，为了实现更高的处理吞吐量，还可能使用多个处理阶段，并最终由高速多路复用器生成供输出的组合数据流。《Ulrich 1》给出了六符号码字的四阶段处理一例，其中，每一符号均编码为一个四比特值，因此在该实施方式中，编码器向输出驱动器输出至少4×6×4个信号，说明其信号线路复杂度较高。

子信道输出驱动器

图2所示实施方式同样采用共同生成多电平输出信号的多个驱动元件(《Ulrich1》中称之为“切片器”)，但组织结构不同。如图所示，信号总集内的各个信号通过以相应数据调制各个子信道的方式生成，而且每一调制后的子信道均生成模拟信号分量。也就是说，信号总集内的信号由待生成的模拟信号分量的加和结果形成。在一些实施方式中，信号对应于符号，而且信号(符号)总集对应于编码后的输出码字。本实施例将采用《Shokrollahi1》中的“等眼”5b6w_10_5透翅码，但这仅出于说明目的，并不构成任何限制。其中，所述透翅码包括五个正交子信道及一个共模信号分量，每一所述正交子信道均由一个数据比特调制。

所述“等眼”透翅码的定义矩阵含有用于将各子信道的检测信号幅度归一化的子信道缩放系数，并表示为：

如《Shokrollahi 1》中所述，该矩阵的每一列均对应于六线通信信道的一条线路：最左列对应于线路0；最右列对应于线路5。该矩阵的第一行对应于通信信道的共模，可用于偏置目的，一般不用于通信。该矩阵的第二至第六行对应于ODVS码的各子信道，在本实施例中，每一该子信道均用于传输一个数据比特，这些比特分别称为比特0～比特4。计算出该矩阵内的值以均衡各子信道的检测信号强度(即接收眼图的开眼幅度)，式中的总缩放系数(即

)用于将组合信号的总幅度保持于±1这一归一化范围内。

通过子信道组合生成线路输出

从上述矩阵的各列可以看出，针对给定线路的总输出信号为由各数据比特调制的线路特定子信道分量的线性组合。如图1所示，每条线路均受上述多条子信道内的相应一组子信道的影响。例如，线路w0可受由分比特组b2，b3，b4调制的三条子信道构成的相应一组子信道组的影响，而线路w4可受由分比特组b0，b1，b4调制的三条子信道构成的相应一组子信道的影响。在一些实施方式中，一特定子信道可与多线路总线内的所有线路相关联，而其他子信道可与这些线路当中的部分线路关联。例如，[-3-3-3 3 3 3]对所有的六条线路均有影响，而子信道[0 0 0-4 2 2]仅影响其中的三条线路。以与针对线路0的一组子信道分量相应的式1最左一列为例，针对该线路的三个子信道分量(3/3，2/3，-3/3(含总缩放系数))分别由比特2，比特3和比特4调制。出于说明目的，某个由相应比特“调制”的线路特定子信道分量是指该线路特定子信道分量已根据所述相应比特的值与“1”或“-1”相乘。例如，当线路0(3/3)的比特2对应于“1”时，其线路特定子信道分量可以为+3/3，而当比特2对应于“-1”时，其线路特定子信道分量可以为-3/3。

图2所示为将数据值的比特0～比特4中的选定值提供给数据缓冲器210及子信道驱动元件组220，230，240的一种实施方式。每一组子信道驱动元件均包括若干并联驱动元件，每一该驱动元件均包括推挽输出驱动器222和串联端接电阻227。各驱动元件的输出通过组合225而生成线路0的总线路输出信号。

作为一种惯常做法，如图所示，所述线路输出与传统静电放电(ESD)保护电路串联，以防止外部信号连接电路因意外静电放电而损坏。此类ESD保护电路通常包括在正常工作频率下阻抗较小但在静电放电时阻抗变大的串联电感或电阻，以及用于限制故障电压幅度的一组或多组过压钳位二极管或晶闸管。

每一线路子信道的正确极性通过210中的非反相或反相缓冲器确定。对于线路0，比特2和比特3为非反相，比特4为反相。其中，反相和非反相缓冲器按照式1矩阵最左一列设置，即比特2和比特3用于调制符号为正的线路特定子信道分量(分别为3和2)，而比特4用于调制符号为负的线路特定子信道分量(-3)。子信道在节点225处加和时使用的权重值大小由子信道驱动元件组220，230，240内的多个并联操作的驱动器实现。在图2中，比特2和比特4以权重值3加权，而比特3以权重值2加权。此类加权系数同样见式1矩阵的各列。在一些实施方式中，也可通过210中的互补缓冲器和220，230，240中的反相输出驱动器获得同等的结果。

本实施例中，为了使所有线路驱动器在结构上具有一致性(有助于电路布局，以及工作特性的高度匹配)，所有线路权重值的共同分母确定为与线路驱动元件的最大深度(即数目)相等，以使得整数个线路驱动元件能够表示所有可能的矩阵权重值。在本实施例中，驱动元件的深度为九时，足以能够生成等眼5b6w_10_5码的十种输出电平。在本实施例中，线路0，线路1，线路4，线路5使用八个有源驱动型线路驱动元件，线路2和线路3使用七个有源驱动型线路驱动元件。通过将与式1各列的经比特调制的(非共模)线路特定子信道分量对应的加权模拟信号分量相加，可以获得每一线路的值。

为了保持布局的对称性和元件之间的匹配性，在图2所示实施方式中，子信道驱动元件组220，230，240采用三元件驱动器模块化设计。当需要使用更少的并联驱动元件时，可以将指定数量的驱动元件被关闭(如图中的221)，从而使得子信道驱动元件组220，230，240因所含有效驱动元件的数量不同而产生3：2：3这一输出权重值比例，而共用的模块化设计和布局使得输出节点225和内部信号节点(如节点215)的电容负载始终保持不变。所述三元件模块化设计仅为例示，不构成限制，其他功能上等同的实施方式还可采用更多或更少的模块元件。

在一些实施方式中，使具体驱动元件关闭的可选方法包括断开输出驱动元件的电源/接地连接、断开驱动元件的输出连接，去除一个或多个电路元件等。如此，既可以通过在子信道或线路层面上改变有效并联驱动元件(也称连入驱动元件)的数目而满足代码矩阵的需求，又可以使布局对称性和内部电路节点的负载保持不变。图4所示为线路2的例示线路驱动器。根据式1可知，线路2仅受由比特3和比特4调制的子信道的影响。由于每一线路驱动元件组420，430，440仅包括三个驱动元件，因此如图所示，比特3与驱动元件组420和430相连，而且每一该驱动元件组均含两个连入驱动元件和一个断连驱动元件，从而使得权重值为4。比特4与驱动元件组440相连，因此权重值为3。

为了实现所需的偏置或共模信号电平，可选地，线路0，线路1，线路4，线路5的第九驱动元件(图2中的断连驱动元件221)以及线路2和线路3的第八和第九驱动元件也可实施为非数据驱动型(即固定输出型)驱动元件250。在一些实施方式中，需要使用输出电平“1”和输出电平“0”之间的端接电压，相应地，所述非数据驱动型驱动元件可实施为成对驱动元件，其中，一个驱动元件的输入端连接高电平，另一个驱动元件的输入端连接低电平。如果需要使用奇数个驱动元件，可以按照上述方式连接两个非数据驱动型驱动元件，并将其输出阻抗提高至正常值的两倍，从而使得这两个驱动元件在负载意义上相当于一个驱动元件。相应地，在图2中，串联电阻器257的阻值设为电阻器227阻值的两倍。在一些实施方式中，还可通过使用更多的非数据驱动型驱动元件而进一步调节所产生的共模电压。

在图2中，当全体并联线路驱动元件(如在本例中，每一线路的九个并联驱动器的深度)与传输线路的阻抗相等时便可实现传输线路阻抗匹配。在九个驱动元件并联且传输线路阻抗为50欧姆的非限制性实施例中，当每一驱动元件的输出阻抗为450欧姆时，可以实现发送阻抗匹配。在其他实施方式中，如《Amiri 1》中所述，当驱动器功耗问题比发送端可能存在的信号反射问题更加重要时，可以通过提高驱动器的输出阻抗而有意使其与传输线路阻抗不匹配。

图3至图7所示为用于驱动线路0～5的类似多电平驱动器实施方式，其中，每一驱动器具有针对如下方面的相应设置：(i)总接收数据比特组的分比特组；(ii)每一数据比特的反相/非反相缓冲以及针对每一子信道分量或非数据驱动型偏置分量的驱动元件用法。

图1线路驱动器118可采用将图2至图7所示各线路驱动器全体设于其内的形式，以实现《Shokrollahi 1》所述5b6w-10向量信令码的完整六线路输出驱动器实施方式。图10为根据一些实施方式的方法1000的流程图。如图所示，方法1000包括由多个驱动器接收1002输入比特组，所述驱动器当中的一个示于图2示意图。每一驱动器接收1004所述输入比特组的分比特组，所接收的分比特组对应于相应线路的关联子信道。每一驱动器生成1006多个加权模拟信号分量，每一该加权模拟信号分量均(i)具有从与所述相应线路关联的一组线路特定子信道权重值中选出的相应权重值和符号且(ii)由所接收的分比特组中的相应比特调制。如图2所示，每一子信道驱动元件组220，230，240均生成相应的加权模拟信号分量，权重值的大小由有效驱动元件数(子信道驱动元件组220为三个)确定，符号由210中的反相或非反相缓冲元件施加。各组线路特定子信道分量的大小和符号可由式1矩阵的各列确定。例如，对于线路w0，其线路特定子信道分量组对应于所述矩阵3，2，-3的列1(未施加缩放系数1/3，并排除共模行)。每一子信道分量的大小决定该子信道分量的有效驱动元件数，而每一子信道分量的符号决定待施加至用于调制该子信道分量的相应比特的缓冲器为非反相(符号为正)缓冲器，还是反相(符号为负)缓冲器。通过由与相应线路连接的公共节点225对所述多个加权模拟信号分量进行加和而生成1008信号总集的相应信号后，该相应信号响应地经多线路总线中的相应线路发送1010。

在一些实施方式中，所述信号总集表示向量信令码的码字。

在一些实施方式中，每一加权模拟信号分量的生成包括将子信道驱动元件组的一个或多个驱动元件并联至相应线路。在图2中，对于比特2，由于三个驱动元件与公共节点225相连，因此子信道驱动元件组2通过向比特2施加权重值“3”而生成加权模拟信号分量；而对于比特3，由于两个驱动元件与公共节点225相连，因此子信道驱动元件组2通过向比特3施加权重值“2”而生成加权模拟信号分量。如图所示，对于比特2和比特3，210中的两个缓冲元件均为非反相。此外，对于比特4，由于三个驱动元件与公共节点225相连，因此子信道驱动元件组240通过向比特4施加权重值“-3”而生成加权模拟信号分量，而且210中的缓冲处理级为反相。由此可见，加权模拟信号分量的相应权重值对应于子信道驱动元件组内的连入驱动元件数。

在一些实施方式中，所述多个多电平驱动器中每一多电平驱动器的驱动元件总数均相等。在图2至图7中，每一多电平驱动器的所有子信道驱动元件组具有九个驱动元件，另外还有一个由两个驱动元件组成的额外组(如250)，用于保持该实施方式的对称性。

在一些实施方式中，所述多个多电平驱动器中的第一多电平驱动器的被连接的驱动元件总数与所述多个多电平驱动器中的第二多电平驱动器的被连接的驱动元件总数不同。例如，与图2所示线路0相连的多电平驱动器具有八个与公共节点相连的驱动元件，而与图4所示线路2相连的多电平驱动器具有七个与公共节点相连的驱动元件。

在一些实施方式中，所述子信道驱动元件组中的每一驱动元件均包括推挽驱动器，该推挽驱动器用于通过向所述多线路总线的相应线路汲入电流或从其汲取电流而调节该相应线路的电压。

在一些实施方式中，所述方法包括，对于所述分比特组中的每一输入比特，根据相应符号，将该相应输入比特反相，或不将其反相。所述反相操作由比特符号确定器210完成，该比特符号确定器含有由式1矩阵内的子信道特定权重值的符号决定的反相和/或非反相缓冲元件组合。

在一些实施方式中，所述方法还包括接收多个处理阶段的比特组，并根据时钟选择信号响应选择所述输入比特组。此类实施方式可采用图9所示的多路复用结构。

在一些实施方式中，每一线路特定子信道权重值组均对应于正交矩阵的行，该正交矩阵的所有行均相互正交。此类矩阵见式1。在一些实施方式中，所述正交矩阵为等眼矩阵。

在一些实施方式中，所述多个子信道可同步调制，其中，所生成的信号总集对应于向量信令码的码字。或者，各子信道也可非同步调制，相应地，每一比特均经所述多线路总线异步发送。

所述输入比特组为可取任何值的无约束条件组，而且每一此类输入比特组均固有地生成表示每一单位间隔内总传输状态的唯一可重复输出结果。因此，上述实施方式能够有效地再现向量信令码的所有码字。

与将码字编码器与多电平输出驱动器组合使用的方案(如《Ulrich 1》中所述)相比后可明显地看出，本发明实施方式不但复杂度更低，而且还可能更加易于布局为集成电路设计。其中，上述简单的反相/非反相数据缓冲器逻辑在复杂程度方面远低于码字编码器使用的布尔逻辑，而且二进制数据比特所需的信号布线复杂程度远低于编码的码字符号所需的信号布线复杂程度。

需要注意的是，上述示例中每一线路驱动器的比特数、线路数以及驱动元件/切片器数不应视为构成任何限制。每一线路驱动器还可使用其他数目的驱动元件，以及其他比特组合方式/权重值。

增加驱动器数量

如《Ulrich 1》中所述，与采用数量更少的低阻抗输出驱动器的情形相比，通过使用数量更多的并联高阻抗输出驱动器或“切片器”，能够带来显著的益处，而本发明实施方式有利于这一组合形式。

图8所示驱动元件实施方式在功能上等同于图2中的子信道驱动元件组220，但其内部由三个驱动元件组810，820，830构成。在810内，每一串联电阻器827的阻值均为图2串联电阻器227的三倍，每一驱动元件822处理的电流量为图2驱动元件222的三分之一。按照上述共用布局模块模式，在通过将该技术应用于图2设计而获得的实施方式中，图8设计可替代图2中220，230，240(可选地，还有250)中的每一个，而且此类替代的区别仅在于有效驱动器和无效驱动器的数量。虽然该例中采用三个并联驱动器，但是在其他实施方式中，也可使用更多或更少的并联驱动器。在一些实施方式中，可将图2所示整个结构例如视为一个“切片器”，而且针对线路0，可以并联设置多个此类“切片器”。

与多阶段数据处理的融合

为了促进高数据速率下的数据处理，一种惯常做法为设置多个基本上并行的数据处理阶段。例如，《Shokrollahi 1》和《Ulrich 1》所述实施方式含有四个或更多个并行处理阶段。

图9驱动器与图2驱动器类似，其区别在于，从四个基本上并行的处理阶段中获得待发送数据。相应地，针对每一输入比特，数据缓冲器910均含有四个完全相同的缓冲元件，每一该缓冲元件均从不同数据处理阶段获取相同的数据比特。数字多路复用器915，916，917在四相时钟Clk4<3:0>的控制下依次从各个处理阶段选择数据，从而以四倍的速率生成单个输出数据流。如上述示例的情形一致，此处选择的数据处理阶段数以及数据多路复用器的位置仅出于描述的清晰性起见，并不意味着限制。

类似地，虽然图中示出以同一时钟基本并行地对数字多路复用器915，916，917进行控制的情形，但是在其他实施方式中，也可例如通过相位延迟元件或相位插值器引入不同的时间延迟量，以使得不同子信道的结果或组合后的线路结果在不同时刻发生变化。另外，还有一些实施方式可以不采用该等间隔时钟方案，而是允许一个或多个子信道发生异步跃迁。

上述将来自多个数据源处理阶段的数据或事实上来自任何宽度更大且速度更慢的接口或缓冲介质的数据相互组合的方法可与本文所述其他元件或其他现有技术方法组合使用，其中并无任何限制。

Claims (20)

1.一种装置，其特征在于，包括：

多个多电平驱动器，用于接收输入比特组，且响应地生成对应于向量信令码的码字的各个信号符的信号集，所述多个多电平驱动器中的每一个多电平驱动器与多线路总线中的相应线路连接，并用于生成所述信号集中的相应信号，每一个所述多电平驱动器包括：

数据缓冲器，用于接收所述输入比特组中的分输入比特组，所接收的分输入比特组对应于与所述相应线路相关联的子信道，所述数据缓冲器用于通过对所述分输入比特组中的每一个输入比特施加相应的符号来生成相应的带符号的输入比特组，其中，所述相应的符号由相应的线路特定子信道权重值确定；

多个子信道驱动元件组，用于生成多个加权模拟信号分量，每一子信道驱动元件组用于接收所述带符号的输入比特组中相应的带符号的输入比特，并生成相应的加权模拟信号分量，所述加权模拟信号分量的大小由子信道驱动元件组中并联连接的有效驱动元件数决定；以及

加和节点，与所述相应线路连接，所述加和节点用于通过形成所述多个加权模拟信号分量的加和结果来生成用于在所述相应线路上发送的信号组中的相应信号。

2.如权利要求1所述的装置，其特征在于，所述数据缓冲器包括逻辑反向器，用于对所接收的分输入比特组中的一个或多个输入比特执行反向操作以生成所述带符号的输入比特。

3.如权利要求1所述的装置，其特征在于，所述多个子信道驱动元件组中的每一个子信道驱动元件组包括相同的有效驱动元件数。

4.如权利要求1所述的装置，其特征在于，所述多个子信道驱动元件组中的至少一个子信道驱动元件组包括至少一个无效驱动元件。

5.如权利要求1所述的装置，其特征在于，所述多个子信道驱动元件组中的至少两个子信道驱动元件组包括不同的有效驱动元件数。

6.如权利要求1所述的装置，其特征在于，所述有效驱动元件包括推挽驱动器，所述推挽驱动器用于向所述加和节点汲入电流或从所述加和节点汲取电流。

7.如权利要求1所述的装置，其特征在于，所述向量信令码是正交差分向量信令码。

8.如权利要求7所述的装置，其特征在于，所述正交差分向量信令码是等眼正交差分向量信令码。

9.如权利要求1所述的装置，其特征在于，至少一个所述多电平驱动器接收的分输入比特组对应于所述输入比特组的所有输入比特。

10.如权利要求1所述的装置，其特征在于，所述多个多电平驱动器中的至少两个多电平驱动器接收的分输入比特组具有所述输入比特组的不同数目的输入比特。

11.一种方法，其特征在于，包括：

由多个多电平驱动器中的相应多电平驱动器接收分输入比特组，所接收的分输入比特组对应于多线路总线中的相应线路的子信道；

使用数据缓冲器通过对所述分输入比特组中的每一个输入比特施加相应的符号来生成带符号的输入比特组，所述相应的符号由相应的线路特定子信道权重值确定；

使用接收所述带符号的输入比特组的多个子信道驱动元件组生成多个加权模拟信号分量，每一个子信道驱动元件组用于接收所述带符号的输入比特组中相应的带符号的输入比特，并生成相应的加权模拟信号分量，所述加权模拟信号分量的大小由子信道驱动元件组中的有效驱动元件数决定；以及

通过形成所述多个加权模拟信号分量的加和结果来生成用于在所述相应线路上发送的信号。

12.如权利要求11所述的方法，其特征在于，生成带符号的输入比特组包括对所接收的分输入比特组中的一个或多个输入比特执行反向操作。

13.如权利要求11所述的方法，其特征在于，所述多个子信道驱动元件组中的有效驱动元件数等于与所述多线路总线中的第二线路相关联的第二组多个子信道驱动元件中的有效驱动元件数。

14.如权利要求11所述的方法，其特征在于，所述多个子信道驱动元件组中的至少一个子信道驱动元件组包括至少一个无效驱动元件。

15.如权利要求11所述的方法，其特征在于，所述多个子信道驱动元件组中的至少两个子信道驱动元件组包括不同的有效驱动元件数。

16.如权利要求11所述的方法，其特征在于，生成加权模拟信号分量包括使用推挽驱动器向所述有效驱动元件的加和节点汲入电流或从所述加和节点汲取电流。

17.如权利要求11所述的方法，其特征在于，所述向量信令码是正交差分向量信令码。

18.如权利要求17所述的方法，其特征在于，所述正交差分向量信令码是等眼正交差分向量信令码。

19.如权利要求11所述的方法，其特征在于，所述分输入比特组对应于输入比特组的所有输入比特。

20.如权利要求11所述的方法，其特征在于，所述多个多电平驱动器中的至少两个多电平驱动器接收的分输入比特组具有输入比特组的不同数目的输入比特。

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