CN114284238A - 半导体装置 - Google Patents

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骆冠宇
杨士亿
李明翰
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Abstract

本发明公开了半导体结构。示例性的半导体结构的制造方法包括接收集成电路布局，集成电路布局具有多个金属部件在金属层中。上述制造方法也包括基于尺寸准则，将金属部件分类为第一类型金属部件和第二类型金属部件，第一类型金属部件的尺寸大于第二类型金属部件的尺寸。上述制造方法还包括指定第一金属材料给第一类型金属部件，指定第二金属材料给第二类型金属部件，第二金属材料不同于第一金属材料。上述制造方法额外包括形成金属部件，嵌入于介电层内，每个金属部件具有各别指定的金属材料。

Description

半导体装置
技术领域
本发明实施例涉及半导体装置，尤其涉及具有互连结构的半导体装置及其制造方法。
背景技术
半导体集成电路(integrated circuit,IC)工业经历了指数型成长。IC材料与设计的技术进步已产出数代的IC，其中每一代都比上一代具有更小且更复杂的电路。在IC的发展过程，功能密度(即每单位芯片区域互连装置的数量) 已大量增加，而几何大小(即可以使用工艺产出的最小组件(或线))已缩小。这种微缩化过程一般通过提高生产效率与降低相关成本以提供效益。
这种微缩化也增加了IC工艺与制造的复杂性。而为了要实现这些进步， IC工艺与制造的类似发展是有需要的。举例来说，在先进技术节点的低尺寸时，实现传统导电材料于互连结构，可能造成电阻的增加。由于节点尺寸减小，这种电阻的增加可能会抵消性能的提高。因此，尽管现有的互连技术已经大致能满足其预期目的，但并非在所有方面都令人满意。
发明内容
本发明实施例提供一种半导体装置的形成方法包括：接收集成电路布局，集成电路布局具有多个金属部件在一金属层中；基于尺寸准则，将金属部件分类为第一类型金属部件和第二类型金属部件，第一类型金属部件的尺寸大于第二类型金属部件的尺寸；指定第一金属材料给第一类型金属部件，指定第二金属材料给第二类型金属部件，第二金属材料不同于第一金属材料；以及形成金属部件，嵌入于介电层内，每个金属部件具有各别指定的金属材料。
本发明实施例提供一种半导体装置的形成方法包括：接收具有第一导电层的半导体结构，第一导电层包括第一导电部件和第二导电部件。上述半导体装置的形成方法也包括：形成层间介电层在第一导电层上；图案化层间介电层以形成第一沟槽和第二沟槽，使得第一和第二导电部件分别在第一和第二沟槽内露出。此外，上述半导体装置的形成方法包括：形成阻挡部件在第二沟槽中；形成第一金属部件在第一沟槽中并电性连接第一导电部件，而阻挡部件存在在该第二沟槽中。接着去除阻挡部件。且上述半导体装置的形成方法包括：形成第二金属部件在第二沟槽中并电性连接第二导电部件。第一金属部件具有第一尺寸，第二金属部件具有第二尺寸，第二尺寸大于第一尺寸。第一金属部件具有第一金属材料，第一金属材料具有第一平均自由路径，第二金属部件具有第二金属材料，第二金属材料具有第二平均自由路径，且第二平均自由路径大于第一平均自由路径。
本发明实施例提供一种半导体装置包括：第一下层金属线和第二下层金属线，在在基板上方的第一介电层中。上述半导体装置还包括：第一金属部件和第二金属部件，在在第一介电层上方的第二介电层中，第一金属部件在第一下层金属线上方并与之连接，第二金属部件在第二下层金属线上方并与之连接。此外，第一金属部件具有第一尺寸，第二金属部件具有第二尺寸，第二尺寸大于第一尺寸。再者，第一金属部件包括具有第一平均自由路径的第一金属，第二金属部件包括具有第二平均自由路径的第二金属，其中第一尺寸小于第二尺寸，且第一平均自由路径小于第二平均自由路径。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小单元的尺寸，以清楚地表现出本发明实施例的特征。
图1根据本公开的一个或多个面向，示出制造互连结构的方法的流程图。
图2A为半导体结构的三维(3D)透视图，上述半导体结构包括本公开的互连结构或其下层。
图2B为图2A中半导体结构沿Y-Z剖面的剖面侧视图。
图3-图16、图18A-图18D和图19A-图19D根据本公开的多个面向，示出本公开各个制造阶段互连结构的剖面侧视图。
图17根据本公开的多个面向，示出本公开互连结构中，选择用于每个导电部件的填充材料的方法的流程图。
附图标记如下：
10,400,A,B:方法
12,14,16,17,18,20,22,24,26,402,404,406A,406B,406C,408:方框
200:工件
202:基板
204:互连结构
204A,204B,204C,204D,204X,204Y:互连层
206:鳍
208:介电层
210:源极/漏极部件
212:通道区域
214:栅极结构
216:界面层
218:栅极电介质
220:栅极电极
222:栅极盖
224:侧壁间隔物
226:接触蚀刻停止层
228,1228,2228:层间介电层
230,232:接触件
234:接触衬
235,239,1235A,1235B,1235C,2235:阻挡层
236:接触填充物
238:导线
240,1240A,1240B,1240C:衬
242:填充材料
244,2244:线盖
300A,300B,300C,300D,300E:宽度
500A,500B,500C:表面部分
1402:蚀刻停止层
1242,1243,2242,2243:填充材料层
2212:阻挡层
2238A,2238B,2238C,2238D,2238E:导电部件
1240,2240:衬层
2250A,2250B,2250C,2250D,2250E:沟槽
2250B',2250E':沟槽部分
2260:钝化层
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复元件符号以及/ 或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些) 部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
另外，当使用“约”、“近似”和类似的用语描述数字或数字范围时，所属技术领域中技术人员可以理解，此类用语用于涵盖在合理范围内的数字，例如在所描述数字的+/-10％之内或其他合理范围的数值。举例来说，术语“约 5nm”涵盖4.5nm至5.5nm的尺寸范围。
本公开大致上关于集成电路(IC)和半导体装置及其形成方法。随着技术向更小的技术节点(例如20nm、16nm、10nm、7nm、5nm及以下)发展， IC和半导体装置的性能最佳化越来越受到各种导电部件(例如接触件、导孔及/或金属线)内部和各个部件之间电阻的限制。增加的电阻不仅导致不必要的功耗、降低装置速度、而且还造成沿导电部件长度的压降，而在装置特性的不同区域中呈现出不良变异。因此，装置性能可能下降。举例来说，在一些方法中，类似铜(Cu)和铝(Al)之类的金属已被广泛作为用于互连结构的导电部件的填充材料。尽管它们在较大的尺寸上提供了最佳的电阻，但在通常需要较小尺寸的先进技术节点中，却具有高的电阻。近来，已将额外的金属材料(例如钴(Co)、钌(Ru)、铱(Ir)、钨(W)和钼(Mo))用于较低尺寸的导电部件，但是这些材料可能比铜和铝贵，且可能无法为可能共存于同一互连结构中较大尺寸的导电部件带来适合的电阻特性。因此，本公开提供基于其各自的尺寸来选择用于互连结构的材料以及制造互连结构的导电部件的方法。
根据本公开全文描述的原理，指定材料给互连结构的每个导电部件基于其个别尺寸与较低阈值T1和较高阈值T2相比。举例来说，将特别适合大尺寸导电部件的材料例如铜(Cu)、铝(Al)或其组合，指定给尺寸大于较高阈值T2的导电部件。将特别适合小尺寸导电部件的材料例如钴(Co)、钌 (Ru)、铱(Ir)、钨(W)、钼(Mo)或它们的组合，指定给尺寸小于较低阈值T1的导电部件。将包括两种材料的混合结构指定给具有在较低阈值T1 和较高阈值T2之间的尺寸的导电部件。此外，如果需要，可以使用阻挡层以在不同层的导电部件之间形成直接实体接触，而进一步减少电阻。因此，与未实施本公开全文所述方法相比，本公开的所述方法降低了互连结构的总电阻。另外，上述所提供的方法通过在不损害电阻特性的情况下最大化使用具有成本效益的材料以实现成本的降低。不同的实施例可以具有不同的优点，且所有实施例都不需要特定的优点。
这里所描述的互连结构可以在集成电路(IC)或其一部分的工艺期间制造，其可以包括静态随机存取存储器(SRAM)及/或逻辑电路、无源元件例如电阻器、电容器和电感器以及有源元件例如金属氧化物半导体场效晶体管 (MOSFET)、平面型金属氧化物半导体场效晶体管(planar MOSFET) MOSFET、p型场效晶体管(p-type field effect transistor,PFET)、n型场效晶体管(n-type field effect transistor,NFET)、多栅极场效晶体管(multi-gate FET) 例如鳍式场效晶体管(FinFET)、多栅极场效晶体管(multi-gate FET)、互补式金属氧化物半导体晶体管(complementary metal-oxide semiconductortransistor,CMOS)、双极性晶体管(bipolar transistor)，高电压晶体管(high voltagetransistor)、高频晶体管(high frequency transistor)、其他存储器单元及其组合。本领域技术人员可以认知到，其他半导体装置的示例可以从本公开的面向受益。
图1示出用于制造本公开互连结构的一示例方法的流程图。图2A为包括本公开互连结构的一部分或在其下层的半导体装置的三维(3D)视图。图 2B是图2A中半导体装置的剖面侧视图。图3-图16、图18A-图18D和图19A- 图19D根据本公开的多个面向，示出本公开各个制造阶段互连结构的剖面侧视图。图17示出本公开互连结构中，选择用于每个导电部件的材料的一示例方法的流程图
参照图1的方框12以及图2A和图2B，接收工件200，该工件200包括基板202和设置在基板202上方的互连结构204的一部分。为了避免模糊基板202下面的结构，在图2A中以透明标记表示互连结构204。基板202 代表可以在其上形成任何结构的电路装置。在各种示例中，基板202包括元素(单元素)半导体(elementary(single element)semiconductor)例如晶体结构的硅或锗、化合物半导体例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟、合金半导体例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、 GaInP及/或GaInAsP、非半导体材料例如钠钙玻璃(soda-lime glass)、熔融硅(fused silica)、熔融石英(fused quartz)及/或氟化钙(calcium fluoride,CaF2) 及/或其组合。
基板202在成分上可以是均匀的，或者可以包括各种层，其中一些可以被选择性地蚀刻以形成鳍。这些层可以具有相似或不同的组成，且在各种实施例中，一些基板层具有不均匀的组成以诱发装置应力并由此调节装置性能。多层基板的示例包括绝缘体上覆硅(silicon-on-insulator,SOI)基板202。在一些这样的示例中，基板202的层可以包括绝缘体，例如半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物、其他合适的绝缘材料及/ 或其组合。
在基板202上可以形成掺杂区域例如井区。在这方面，基板202的一些部分可以掺杂p型掺杂剂，例如硼、BF2或铟，而基板202的其他部分可以掺杂n型掺杂剂，例如磷或砷及/或包括其组合的其他合适掺杂剂。
多种电路装置可以形成在基板202上，例如鳍式场效晶体管(FinFET)、平面型场效晶体管(planar MOSFET)、存储器装置、双极性接面晶体管 (Bipolar-JunctionTransistor,BJT)、发光二极管(Light-Emitting Diode,LED)、其他有源及/或无源装置。在一些示例中，要形成在基板202上的装置延伸在基板202的外面。例如，可以在设置在基板202上的装置鳍206上形成鳍式场效晶体管(FinFET)及/或其他非平面装置。装置鳍206代表任何抬升的部件，且包括鳍式场效晶体管(FinFET)装置鳍206以及在基板202上用于形成其他抬升的有源和无源装置的鳍206。鳍206的成分可以与基板202相似或不同。举例来说，在一些实施例中，基板202可以主要包括硅，而鳍206 主要包括锗或包括SiGe半导体的一或多层。在一些实施例中，基板202包括SiGe半导体，且鳍206包括具有与基板202不同比例的SiGe半导体。
形成鳍206可以通过蚀刻基板202的一部分、通过在基板202上沉积各种层并蚀刻这些层及/或通过其他合适的技术。举例来说，图案化鳍206可以使用一或多种光刻工艺，所述光刻工艺包括双重图案化(double-patterning) 或多重图案化(multi-patterning)工艺。通常，双重图案化(double-patterning) 或多重图案化(multi-patterning)工艺结合光刻和自对准(self-aligned)工艺，以允许创建出具有例如间距小于通过使用单个直接光刻工艺可获得间距的图案。举例来说，在一实施例中，在鳍206上方形成牺牲层，并对其图案化使用光刻工艺。使用自对准(self-aligned)工艺在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，且剩余的间隔物用于图案化鳍206通过去除未被间隔物覆盖的基板202的材料，以保留鳍206。
工件200也可以包括隔离介电层208，隔离介电层208设置在鳍206之间的基板202上以形成隔离部件，例如浅沟槽隔离(Shallow Trench Isolation, STI)部件。隔离介电层208可以包括例如半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物、半导体碳氮化物、半导体氧碳氮化物、金属氧化物等的介电材料。可以形成隔离介电层208通过任何合适的工艺，且在一些示例中，沉积隔离介电层208使用原子层沉积(Atomic LayerDeposition,ALD)、等离子体原子层沉积(Plasma Enhanced ALD,PEALD)、化学气相沉积(Chemical Vapor Deposition,CVD)、等离子体化学气相沉积(Plasma Enhanced CVD,PECVD)、高密度等离子体化学气相沉积 (High-Density Plasma CVD,HDP-CVD)及/或其他合适的沉积工艺。沉积之后，可以回蚀隔离介电层208，以使鳍206的最上部突出到隔离介电层208 上方。在各种这样的示例中，鳍206在隔离介电层208的最顶表面上方延伸约100nm至约500nm之间。
鳍206可以包括源极/漏极部件210和设置在源极/漏极部件之间的通道区域212。源极/漏极部件210和通道区域212可以掺杂为相反类型。对于n 型通道装置，源极/漏极部件210掺杂有n型掺杂剂，且通道区域212掺杂有 p型掺杂剂，而反之，对于p型通道装置亦然。
一或多个栅极结构214可以设置在通道区域212的上方和旁边。通过极极结构214的施加电压，控制载子流(n通道装置的电子和p通道装置的空穴)通过源极/漏极部件210之间的通道区域。为了避免模糊工件200的其他部件，栅极结构214在图2A中以半透明标记表示
合适的栅极结构214包括多晶硅和金属栅极。一示例性栅极结构214包括设置在通道区域212上的界面层216，该界面层216包含界面材料，例如半导体氧化物、半导体氮化物、半导体氧氮化物、其他半导体电介质、其他合适的界面材料及/或其组合。栅极电介质218设置在界面层216上，且包括一或多种介电材料，例如高介电常数(high-k)介电材料(例如HfO2、HfSiO、 HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝 (HfO2-Al2O3合金等)、半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物、非晶碳、四乙氧基硅烷(tetraethylorthosilicate,TEOS)、其他合适的介电材料及/或其组合。
栅极电极220设置在栅极电介质218上，且包括导电材料层。一示例性栅极电极220包括盖层，设置在盖层上的一或多个功函数层以及设置在功函数层上的电极填充物。
在一些示例中，栅极结构214包括在栅极电介质218和栅极电极220的顶部上的栅极盖222。栅极盖222可以包括介电材料(例如半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物、半导体氧碳氮化物等、多晶硅、旋转涂布玻璃(spin-on glass,SOG)、四乙氧基硅烷(TEOS)、等离子体化学气相沉积氧化物(Plasma Enhanced CVD oxide,PE-oxide)、高深宽比工艺(high-aspect-ratio-process,HARP)所形成的氧化物及/或其他合适的材料。
侧壁间隔物224设置在栅极结构214的侧面上，且用于偏移源极/漏极部件210并控制源极/漏极接面轮廓。在各种示例中，侧壁间隔物224包括一或多层介电材料，例如半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物、半导体氧氮碳化物、旋转涂布玻璃(SOG)、四乙氧基硅烷(TEOS)、等离子体化学气相沉积氧化物(PE-oxide)、高深宽比工艺(HARP)所形成的氧化物及/或其他合适的材料。
工件200也可以包括底部接触蚀刻停止层(Bottom Contact Etch-Stop Layer,BCESL)226，底部接触蚀刻停止层(BCESL)226设置在源极/漏极部件210上、栅极结构214上以及侧壁间隔物224旁边。底部接触蚀刻停止层(BCESL)226可以包括电介质(例如半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物等)及/或其他合适的材料。在各种实施例中，底部接触蚀刻停止层(BCESL)226包括SiN、SiO、SiON及/或SiC。
互连结构204电性耦合至电路部件例如源极/漏极部件210和栅极结构 214。互连结构204包括散布在层间介电层(Inter-Level Dielectric layer,ILD layer)228之间的多个导电部件。层间介电(ILD)层228可以包括任何合适的介电材料，例如半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物、四乙氧基硅烷(TEOS)氧化物、磷硅玻璃(PhosphoSilicate Glass, PSG)、硼磷硅玻璃(BoroPhosphoSilicate Glass,BPSG)、氟硅玻璃(Fluorinated Silica Glass,FSG)、碳掺杂的氧化硅(例如SiCOH)、BLACK
Figure RE-GDA0003260968250000091
(应用材料公司，加州圣塔克拉拉；Applied Materials,Santa Clara,California)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶氟化碳、聚对二甲苯(Parylene)、苯并环丁烯(bis-benzocyclobutenes,BCB)、
Figure RE-GDA0003260968250000092
(道氏化学公司，密西根州密得兰；DowChemical,Midland,Michigan)、聚酰亚胺(polyimide)及/或其组合。层间介电(ILD)层228用于支撑和电性隔离导电部件。
电容发生在由电介质(例如层间介电(ILD)层228)隔开的平行导体 (例如导线、接触件及/或导孔)之间。上述电容可能降低信号通过互连结构 204传输的速度。为了解决此问题，层间介电(ILD)层228可以结合具有低介电常数的材料(例如低介电常数低电介质(low-k dielectrics)，其介电常数比二氧化硅低)。这些材料的较低介电常数可以降低寄生耦合电容以及导电部件之间的干扰和噪音。
互连结构204的最低层间介电(ILD)层228支撑并电性隔离栅极结构 214以及耦合至基板部件的接触件，例如源极/漏极接触件230和栅极接触件 232个别延伸并电性耦合至源极/漏极部件210和栅极结构214。接触件230 和232可各自包括接触衬234和接触填充物236。当沉积接触填充物236时，接触衬234可作为籽晶层，且可增加接触填充物236黏合至工件200的其余部分。在一些实施例中，接触件230和232可各自进一步包括阻挡层235。阻挡层235可以防止接触件的材料扩散到工件200中。在一些实施例中，阻挡层235可能导致不理想的电阻增加。因此，如之后所述，阻挡层235的部分可以被去除以在衬层234和下层部件(例如源极/漏极部件210及/或栅极电极220)之间形成直接接触。在一些实施例中，完全省略阻挡层235。接触衬234可以包括任何合适的导电材料，包括金属(例如钛(Ti)、钽(Ta)、钴(Co)、钨(W)、铝(Al)、镍(Ni)、铜(Cu)、钴(Co)等)、金属氮化物、金属氮化硅、其他合适的材料及/或其组合。在一个这样的实施例中，接触衬234包括TiN。接触填充物236可以包括任何合适的材料，包括金属 (例如Co、W、Al、Ta、Ti、Ni、Cu等)、金属氧化物、金属氮化物、其他合适的材料及/或其组合，且在一些示例中，接触填充物236包括钴及/或钨。然而，如之后所述，基于接触填充物236的尺寸，特定的接触填充物236可能比其他接触填充物更适合。
后续的互连结构204的层间介电(ILD)层228可以包含在给定层中水平延伸的导线238及/或垂直延伸以耦合不同层的导线238的导孔。导线238 可各自包括衬240、填充材料242和设置在衬240上的线盖(line cap)244。衬240可以基本上类似于接触衬234且可以包括一或多种金属、金属氮化物、金属氮硅化物、其他合适的材料及/或其组合。在一个这样的实施例中，衬 240包括TiN。填充材料242可以基本上类似于接触填充物236且可以包括一或多种金属、金属氧化物、金属氮化物、其他合适的材料及/或其组合。在一个这样的实施例中，填充材料242包括钴及/或钨。在一些实施例中，每条导线238还可以包括阻挡层239。阻挡层239可以防止接触件的材料扩散到工件200中。在一些实施例中，阻挡层239可能导致不理想的电阻增加。因此，如之后所述，可以去除部分阻挡层239以在衬240和下层部件(例如接触件230)之间形成直接接触。
线盖(line cap)244可以包括任何合适的导电材料，包括金属、金属氧化物、金属氮化物及/或其组合，且线盖(line cap)244的材料可以与填充材料242及/或衬240相同或不同。在一些示例中，线盖(line cap)244包括金属和增加线盖(line cap)244蚀刻选择性的掺杂剂。线盖(line cap)244可以具有任何合适的厚度，且在各种示例中，在约1nm至约5nm之间的厚度。
导线238和与其连接的通孔可以逐层(layer-by-layer)形成。每层(以下称为“互连层”)包括层间介电(ILD)层228和嵌入其中的导电部件(例如导线238及/或导孔)。举例来说，图2B示出互连层204A的其中之一。互连结构204可以包括任何数量垂直堆叠的这种互连层。那些额外的互连层可以被称为互连层204B、互连层204C等，且将在下面详细描述。为了形成新的互连层，可以在现有的层间介电(ILD)层228上和其中的任何导线238 上形成蚀刻停止层。且在蚀刻停止层的顶部形成另一个层间介电(ILD)层 228。之后将提供蚀刻停止层的细节。
如上所述，互连结构204可以包括任何数量的互连层，这些互连层垂直地堆叠，伴随层内水平延伸的导线，以及垂直延伸以连接一层中的导线与相邻层中的导线的导孔。此外，接触件可以在导线和与基板水平的部件之间垂直延伸。线路、导孔和接触件一起在装置之间传输信号、电源和接地，并允许它们作为电路运行。随后的公开详细描述了更高水平的互连层的形成。因此，后续图被简化而不再描绘较低的装置部件(例如基板、源极/漏极部件、栅极结构等)。然而，相同的方法和概念也可以应用于较低的互连层。
参照图1的方框14和图3，互连层204X是上述互连层其中之一。在一些实施例中，互连层204X可以是上述关于图2A的互连层204A。在一些实施例中，互连层204X可以是紧接图2A的互连层204A上方的互连层204B。在一些实施例中，互连层204X可以是互连层204C、204D或任何更高的互连层。互连层204X包括层间介电(ILD)层1228和多条导线1238A、1238B 和1238C，它们分别类似于上面关于图2A描述的层间介电(ILD)层228 和导线238。导线可以具有不同的尺寸。举例来说，导线1238A可以具有相对较小的尺寸，导线1238C可以具有相对较大的尺寸，且导线1238B可以具有介于导线1238A和1238C之间的尺寸。上述尺寸可以由设计所需决定。导线1238A-1238C一般可以分别类似于导线238A-238C。举例来说，导线 1238A-1238C各自包括阻挡层1235A-1235C、衬1240A-1240C和填充材料层 1242A-1242C。在一些实施例中，导线还包括线盖(line cap)1244A-1244C。然而，在一些实施例中，不形成线盖(line cap)1244A-1244C。
在互连层204X的顶表面上方形成蚀刻停止层1402。举例来说，蚀刻停止层1402形成在衬1240A、1240B和1240C的顶表面上，以及在填充材料1242A、1242B和1242C的顶表面上。在一些实施例中，不形成衬盖。换言之，蚀刻停止层1402分别与衬1240A、1240B和1240C以及填充材料 1242A、1242B和1242C直接接触。随后，也类似于层间介电(ILD)层228 的层间介电(ILD)层2228形成在蚀刻停止层1402的顶部上。在所描绘的实施例中，层间介电(ILD)层2228是较高互连层204Y的一部分。
蚀刻停止层1402在成分上可以与层间介电(ILD)层1228和2228不同，且可以具有不同的蚀刻选择性以在图案化层间介电(ILD)层2228时防止过度蚀刻。在一些示例中，均匀的蚀刻停止层形成在下层层间介电(ILD)层 1228和导线1238A、1238B和1238C的上方。这种蚀刻停止层可以包括半导体氧化物、半导体氮化物、半导体氧氮化物、半导体碳化物及/或其他合适的介电材料。这种类型的蚀刻停止层可以使用任何合适的工艺形成，包括原子层沉积(ALD)、等离子体原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体化学气相沉积(PECVD)、高密度等离子体化学气相沉积 (HDP-CVD)及/或其他合适的沉积工艺，且可以形成为任何合适的厚度。或者，蚀刻停止层可以通过任何其他合适的方法形成。在沉积蚀刻停止层之后可以执行化学机械抛光(chemical mechanical polishing,CMP)工艺。如上所述，化学机械抛光(CMP)工艺可以去除任何多余的材料且可以平坦化工件200。
参照图1的方框16和图3，图案化层间介电(ILD)层2228以形成多个沟槽，例如沟槽2250A-2250E。在所描绘的实施例中，配置沟槽 2250A-2250C以分别露出导线1238A-1238C的填充材料1242A-1242C的顶表面。举例来说，在沟槽中露出导线1238A的表面部分500A、导线1238B 的表面部分500B和导线1238C的表面部分500C。换言之，沟槽2250A-2250C 从层间介电(ILD)层2228的顶表面延伸穿过层间介电(ILD)层2228的底面并进一步穿过蚀刻停止层1402，以分别到达导线1238A-1238C的填充材料1242A-1242C的顶表面。因此，蚀刻停止层1402具有在沟槽 2250A-2250C中露出的侧壁表面。在所描绘的实施例中，沟槽2250D和2250E 在图示的剖面上不延伸穿过整个层间介电(ILD)层2228的高度尺寸。然而，沟槽2250D和2250E可以延伸穿过其他剖面上的层间介电(ILD)层2228 以露出其他导线或其他装置部件的部分。在所描绘的实施例中，配置沟槽 2250A-2250E以在其中形成导孔部件。在一些实施例中，沟槽2250D和2250E 用于虚设线，或者完全省略。
在所描绘的实施例中，沿着Y方向，沟槽2250A具有宽度300A；沟槽 2250B具有宽度300B；沟槽2250C具有宽度300C；沟槽2250D具有宽度 300D；且沟槽2250E具有宽度300E。在一些实施例中，沿着沟槽的高度尺寸(例如沿着Z方向)，上述沟槽具有变化的宽度。在这样的实施例中，宽度300A-300E代表沿着高度尺寸的沟槽的平均宽度。因此，宽度300A-300E可分别互换地称为平均宽度300A-300E。在一些实施例中，沟槽2250A-2250E 的侧壁基本上是直的。因此，平均宽度300A-300E与沟槽2250A-2250E在其沿Z方向各自的中间高度处的宽度相同。因此，平均宽度300A-300E进一步可互换地称为中间高度宽度(mid-height width)300A-300E。
沟槽2250A-2250E可以通过任何合适的方法形成。举例来说，在层间介电(ILD)层2228上形成第一光刻胶并在光刻工艺中对其图案化以选择性地曝光来蚀刻层间介电(ILD)层2228的部分以定义导孔。光刻系统以掩模定义的特定图案将光刻胶暴露至辐射。穿过或反射掩模的光照射到光刻胶上，将形成在掩模上的图案转移到光刻胶上。另外或替代地，曝光光刻胶可以使用直接写入或无掩模光刻技术，例如激光图案化(laser patterning)、电子束图案化(e-beam patterning)及/或离子束图案化(ion-beam patterning)。一旦曝光，就对光刻胶进行显影，留下曝光后的部分光刻胶，或者在替代示例中，留下光刻胶的未曝光部分。一示例性图案化工艺包括光刻胶的软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗和干燥(例如硬烘烤)。
然后使用任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、反应式离子蚀刻 (RIE)及/或其他蚀刻方法，蚀刻光刻胶露出的层间介电(ILD)层2228的部分和其正下方的蚀刻停止层1402的部分。在一些实施例中，蚀刻工艺包括使用氧基蚀刻剂、氟基蚀刻剂(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、氯基蚀刻剂(例如Cl2、CHCl3、CCl4及/或BCl3)、溴基蚀刻剂(例如HBr及/ 或CHBR3)、碘基蚀刻剂、其他合适的气体或等离子体蚀刻剂及/或其组合。蚀刻技术和蚀刻剂可以改变以选择性地蚀刻层间介电(ILD)层2228和蚀刻停止层1402的不同材料。
在一些实施例中，沟槽2250A-2250E具有不同的尺寸。举例来说，宽度 300A小于宽度300B，且宽度300B小于宽度300C。此外，宽度300D与宽度300A相似，宽度300E与宽度300B相似。更详细描述的如下，沟槽 2250A-2250E的宽度决定用于填充各个沟槽的材料。在一些实施例中，沟槽 2250A的宽度300A小于较低阈值宽度T1；宽度300C大于较高阈值宽度T2；宽度300B介于较低阈值宽度T1和较高阈值宽度T2之间。之后将详细描述阈值宽度T1和T2的细节。在一些实施例中，宽度300D也小于较低阈值宽度T1，且宽度300E介于较低阈值宽度T1和较高阈值宽度T2之间。详细的描述如下，尺寸小于较低阈值T1的沟槽随后填充用于低尺寸最小电阻的导电部件而定制的第一类型导电材料(在本发明中称为低尺寸型(LD-type) 导电材料)；尺寸大于较高阈值T2的沟槽随后填充用于高尺寸最小电阻的导电部件而定制的第二类型导电材料(在本发明中称为高尺寸型(HD-type) 导电材料)；尺寸在较低阈值T1和较高阈值T2之间的沟槽随后填充混合材料结构，上述结构包括一层低尺寸型(LD-type)导电材料和一层高尺寸型 (HD-type)导电材料。这些材料的选择将在之后详细描述。
参照图4-图9，沟槽2250A-2250E以它们各自适当的材料填充。在这个阶段，方法10可以进行到方法A的方框18或方法B的方框17。下面的公开首先针对图4-图10描述方法A。方法B将在后面参照图11-图16详细描述。
在一些实施例中，低尺寸型(LD-type)导电材料在高尺寸型(HD-type) 导电材料之前沉积。因此，参照图1的方框18和图4，未设计包括低尺寸型 (LD-type)导电材料的沟槽(例如沟槽2250C)首先以阻挡层2212填充。阻挡层2212至少在低尺寸型(LD-type)导电材料的沉积期间占据沟槽，并在随后移除以沉积高尺寸型(HD-type)导电材料。在一些实施例中，阻挡层 2212包括介电材料，例如高黏度介电材料，其被配置为仅填充具有大尺寸(例如具有大于阈值宽度T2的宽度)的沟槽。因此，阻挡层2212没有形成在沟槽2250A、2250B、2250D和2250E中。举例来说，介电材料可以具有大分子尺寸以降低填充具有较小尺寸的沟槽的可能性。在一些实施例中，阻挡层 2212可以包括唑(例如苯并三唑(benzotriazole)、甲苯基三唑(tolyltriazole))、胺类(例如二苯胺(diphenylamine))、其他合适的介电材料、其衍生物或其组合。在一些实施例中，阻挡层2212可包括4-甲基苯并三唑 (4-Methylbenzotriazole)、5-甲基苯并三唑(5-Methylbenzotriazole)、其上连接有C1、C4、C6或C8烷基链(alkyl chains)的苯并三唑(benzotriazole)、 6-(5-甲基-2-氧代-咪唑啉-4-基)-己酸 (6-(5-methyl-2-oxo-imidazolidin-4-yl)-hexanoic acid)、N-苯基对苯二胺(N-phenyl-1,4-phenylenediamine,NPPD)等。在一些实施例中，阻挡层2212 可互换地称为钝化层2212。此外，如之后所详细描述，阻挡层2212的介电材料可以通过热裂解(pyrolysis)去除。因此，介电材料可以具有相对低的热裂解(pyrolysis)温度，例如小于约400℃的热裂解(pyrolysis)温度。如果热裂解(pyrolysis)温度太高，阻挡层2212的残余物可能保留在沟槽2250C 中，而在其中增加了随后形成的导电部件2238C的电阻。
阻挡层2212可以使用任何合适的方法形成。举例来说，可以使用化学气相沉积(CVD)、物理气相沉积(Physical Vapor Deposition,PVD)、原子层沉积(ALD)、旋转涂布、任何其他合适的沉积技术或其组合。在一些实施例中，配置上述沉积工艺以减少低维度沟槽2250A、2250B、2250D和2250E 中的沉积。在一些实施例中，介电材料完全填充沟槽2250C。平坦化互连层 204Y的顶表面可以使用化学机械抛光(CMP)工艺。在一些实施例中，阻挡层具有大于约
Figure RE-GDA0003260968250000151
的高度(沿Z方向)尺寸。
参照图1的方框20和图5，在开口沟槽例如沟槽2250A、2250B、2250D 和2250E中形成阻挡层2235。阻挡层2235覆盖各个沟槽的侧壁表面和底表面。举例来说，阻挡层2235与沟槽2250A和2250B底表面的导线 1238A-1238B直接界面。此外，阻挡层2235还直接接触蚀刻停止层1402露出的侧壁表面。阻挡层2235类似于上述关于图2A和图2B的阻挡层235。阻挡层2235可以防止导电材料(随后填充沟槽)向外扩散到工件200中而导致性能上的问题。因为沟槽2250C已经填充阻挡层2212，所以其中并没有形成阻挡层2235。在一些实施例中，阻挡层2235形成在工件200的顶表面上。进行化学机械抛光(CMP)工艺以去除工件200顶表面上的阻挡层 2235并平坦化工件200的顶表面。
参照图1的方框22和图6，接着在沟槽中形成导电部件2238A、2238B、 2238D和2238E，且直接接触阻挡层2235的侧壁表面和底表面。导电部件 2238A、2238B、2238D和2238E各自包括衬层2240。衬层2240类似于上述关于图2B的衬240。在各种示例中，衬240包括TiN及/或TaN。衬240可以使用任何合适的工艺形成，包括原子层沉积(ALD)、等离子体原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP-CVD)及/或其他合适的沉积工艺，且可以形成为任何合适的厚度，且在各种示例中，衬240具有厚度在约1nm至约5nm。在一些实施例中，衬层2240是保形层且在其轮廓上具有大致均匀的厚度。如上所述，导电部件2238D和2238E可以分别类似于导电部件2238A 和2238B，且连接到剖面中未示出的下层导线。然而，在一些其他实施例中，导电部件2238D和2238E可以是虚设线。
仍然参照图1的方框22和图6，沉积导电填充材料到开口沟槽2250A、 2250B、2250D和2250E的剩余空间中，以形成填充材料层2242。填充材料层2242形成在衬层2240上并与其直接界面。对于具有较低尺寸的沟槽，例如沟槽2250A和2250D，填充材料层2242完全填充各个沟槽的剩余空间。对于具有更高尺寸的沟槽，例如沟槽2250B和2250E，填充材料层2242仅部分填充相对应沟槽的剩余空间，并分别留下沟槽部分2250B'和2250E'。形成填充材料层2242可以使用任何合适的工艺，包括原子层沉积(ALD)、等离子体原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP-CVD)、物理气相沉积(PVD)及/或其他合适的沉积工艺。在一些实施例中，填充材料层2242也形成在层间介电(ILD)层2228的顶部上，且随后执行化学机械抛光(CMP) 以平坦化其顶面并露出衬层2240。在一些实施例中，填充材料层2242包括低尺寸型(LD-type)导电材料。之后将详细描述低尺寸型(LD-type)导电材料的细节。
参照图7，沉积高尺寸型(HD-type)导电材料到沟槽部分2250B'和2250E' 中，以形成填充材料层2243。填充材料层2243完全填充沟槽部分2250B'和 2250E'。在一些实施例中，高尺寸型(HD-type)导电材料也形成在层间介电 (ILD)层2228的顶表面、以及衬层2240的顶表面和填充材料层2242的顶表面。之后将详细描述高尺寸型(HD-type)导电材料的细节。
参照图8，接着执行化学机械抛光(CMP)操作以去除多余的高尺寸型 (HD-type)导电材料，并露出填充材料层2242的低尺寸型(LD-type)导电材料的顶表面。衬层2240、填充材料层2242和填充材料层2343共同形成导电部件2238A、2238B、2238D和2238E。在一些实施例中，线盖(line cap) 2244形成在填充材料层2242和填充材料层2243的顶表面上。线盖(line cap) 2244大致上类似于上述关于图2B描述的线盖(line cap)244。如图2B所示，且可以通过任何合适的工艺沉积，包括原子层沉积(ALD)、等离子体原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDP-CVD)、物理气相沉积(PVD)及/或其他合适的沉积工艺。线盖(line cap)2244可以包括任何合适的导电材料，包括金属、金属氧化物、金属氮化物、其他合适的材料及/或其组合。线盖(line cap)2244可以形成为任何合适的厚度，且在各种示例中，线盖(line cap) 2244具有在约1nm至约5nm之间的厚度。在一些实施例中，线盖(line cap) 2244在工件200的后续处理(例如热裂解(pyrolysis)及/或等离子体处理) 期间保护导电部件2238A、2238B、2238D和2238E。
参照图1的方框24和图9，去除阻挡层2212以再产生沟槽2250C。在一些实施例中，完全去除阻挡层2212，以在沟槽2250C中露出下层导线 1238C的顶表面。阻挡层2212的去除可以使用任何合适的方法。在一些实施例中，通过热活化工艺(thermal activationprocess)去除阻挡层2212。举例来说，可以使用热裂解(pyrolysis)操作，将工件200加热到高于阻挡层材料的热裂解(pyrolysis)温度的温度。或者，可以通过等离子体处理去除阻挡层2212。举例来说，等离子体处理可以实施等离子体源，包括例如氩 (Ar)、氢(H2)、氢自由基(H-radical)、氮(N2)、臭氧(O3)、任何其他合适的等离子体源或其组合。
参照图1的方框26和图10，在开口沟槽2250C中形成阻挡层2235。在一些实施例中，阻挡层2235覆盖沟槽2250C的底面并掩盖下层导线1238C 的顶表面。阻挡层2235可以采用与上述阻挡层2235相同的材料。衬层2240 形成在阻挡层2235的顶部上，例如在阻挡层2235的侧壁表面和底表面上。衬层2240也大致类似于上述衬层2240。之后，沉积高尺寸型(HD-type)填充材料到沟槽2250C的剩余空间中，以形成填充材料层2243。在一些实施例中，高尺寸型(HD-type)填充材料也覆盖层间介电(ILD)层2228的一部分。进行化学机械抛光(CMP)操作以去除多余的高尺寸型(HD-type) 填充材料，并平坦化其顶表面。上述化学机械抛光(CMP)操作通过去除衬盖2244，进一步露出其他导电部件的顶表面，例如导电部件2238A、2238B、 2238D和2238E。到这个阶段，完成互连层204Y的制造。在一些实施例中，互连层204Z可以使用上述关于图3-图10描述的方法形成在互连层204Y的顶部。下面将进一步描述其替代方法或其组合。
如上所述，阻挡层2235防止导电填充材料扩散到工件200的非预期部分，例如导电部件2238A-2238E周围的层间介电(ILD)层2228。然而，在一些实施例中，阻挡层2235的存在增加了导电部件2238A-2238C与下层导线1238A-1238C之间的接触电阻。对于较低维度的部件，这个问题特别明显。因此，以下公开提供方法B，其中阻挡层2235不插设在导电部件2238A-2238C与下层导线1238A-1238C之间，而进一步降低互连结构中的总电阻。
接续着图1方框16和图3，参照图1方框17和图11。如图11所示出，钝化层2260形成在下层导线1238A-1238C的露出表面部分500A-500C上。钝化层2260的形成可以使用任何合适的技术。在一些实施例中，钝化层2260 的形成可以对金属表面具有选择性。因此，钝化层2260仅形成在导线1238A 至1238C的露出顶表面上，例如表面部分500A-500C，而不形成在层间介电 (ILD)层2228的侧壁表面上。层间介电(ILD)层2228的侧壁表面和蚀刻停止层1402的一部分侧壁表面保持露出。钝化层2260存在在下层导线 1238A-1238C的顶表面上防止在其上形成阻挡层2235，以使随后形成的导电部件2238A-2238C与下层导线1238A-1238C直接接触。
在一些实施例中，钝化层2260具有与层间介电(ILD)层2228的材料大致上不同的材料。因此，在随后的沉积工艺中，可以在层间介电(ILD) 层2228的侧壁表面和露出的钝化层2260的顶表面之间实现选择性。在一些实施例中，钝化层2260基本上类似于上述关于图4的阻挡层2212。在一些实施例中，钝化层2260的材料的热裂解(pyrolysis)温度可以高于阻挡层 2212的热裂解(pyrolysis)温度。举例来说，钝化层220的热裂解(pyrolysis) 温度可以比阻挡层2212的热裂解(pyrolysis)温度高50℃。换句话说，在例如受热(thermaltorture)处理下，钝化层2260比阻挡层2212还具有热稳定性。如之后所述，上述差异允许选择性去除阻挡层2212同时保持钝化层 2260的完整性。在一些实施例中，阻挡层2212包括苯并三唑(benzotriazole)、其上连接有C1、C4、C6或C8烷基链(alkyl chains)的苯并三唑(benzotriazole)、其他合适的材料或其组合；而钝化层2260包括材料选自 4-甲基苯并三唑(4-Methylbenzotriazole)、5-甲基苯并三唑 (5-Methylbenzotriazole)、6-(5-甲基-2-氧代-咪唑啉-4-基)-己酸 (6-(5-methyl-2-oxo-imidazolidin-4-yl)-hexanoic acid)和N-苯基对苯二胺 (N-phenyl-1,4-phenylenediamine,NPPD)、其他合适的材料或其组合。在一些实施例中，钝化层2260的热裂解(pyrolysis)温度可为约420℃至约480℃。如果热裂解(pyrolysis)温度太低，例如低于420℃，来自阻挡层2212的热裂解(pyrolysis)阻力差异可能不足。另外或替代地，等离子体工艺可以用于选择性地去除阻挡层2212而不影响钝化层2260。在这样的实施例中，层的材料被选择以使其在等离子体工艺条件下实现差异。
在一些实施例中，钝化层2260具有约
Figure RE-GDA0003260968250000191
至约
Figure RE-GDA0003260968250000192
的厚度。如果厚度太小，例如小于
Figure RE-GDA0003260968250000193
可能会发生团聚，使表面部分500A-500C可能保持部分露出。如之后所述，完全覆盖表面部分500A-500C使得不同互连层的相邻导电部件之间能够实现无阻挡(barrier-free)配置，这降低了互连结构的总电阻。部分露出表面部分500A-500C的可能造成阻挡层部分形成在其上，并导致电阻增加。相反的是，如果厚度太大，例如大于
Figure RE-GDA0003260968250000194
随后的热裂解(pyrolysis)可能无法有效地去除钝化层2260的所有残留物。这样的残留物也可能干扰相邻导电部件之间的电性接触，造成电阻增加。
参照图1的方框18和图12，形成阻挡层2212在沟槽2250C中，例如在钝化层2260的顶表面上，以及在层间介电(ILD)层2228露出的侧壁表面上。阻挡层2212与上述关于图4的阻挡层2212基本相似。
参照图1的方框20和图13，阻挡层2235形成在开口沟槽2250A-2250E 中。阻挡层2235基本上类似于前述的阻挡层2335。如上所述，层间介电(ILD) 层2228的材料与钝化层2260的材料不同。因此，阻挡层2235的沉积可以配置为选择性的且仅形成在层间介电(ILD)层2228的侧壁表面上而不形成在钝化层2260的顶表面上。因此，沟槽2250A和2250B中的阻挡层2235 各自包括在层间介电(ILD)层2228的露出侧壁表面上的两个相对部分。阻挡层2235的两个部分在下层导线1238A和1238B的顶表面断开。然而，钝化层2260的一区段连接阻挡层2235的两个部分。
参照图14，在形成阻挡层2235之后，进行热裂解(pyrolysis)工艺，以整体去除沟槽2250A和2250B中的钝化层2260。换言之，露出导电部件 2238A和2238B的表面部分500A和500B。参照图1的方框22且仍然参照图14，接着在露出的表面部分500A和500B上以及在阻挡层2235的侧壁表面上形成衬层2240。随后沉积填充材料层2242和2243到沟槽2250A、2250B、2250D和2250E的剩余空间中，使用与上述关于图7和图8基本相似的方法。然而，在此实施例中，在下层导线1238A、1238B和导电部件2238A、2238B 之间没有插设阻挡层。
参照图1的方框24和图15，接着在基本上不影响钝化层2260的完整性的情况下选择性地去除阻挡层2212。举例来说，去除阻挡层2212可以实施热裂解(pyrolysis)处理。热裂解(pyrolysis)处理的温度在阻挡层2212的热裂解(pyrolysis)温度和钝化层2260的热裂解(pyrolysis)温度之间选择。因此，仅去除阻挡层2212。随后，在沟槽2250C中形成阻挡层2235。如上所述，保持钝化层2260的存在防止在下层导线1238C的表面部分500C上形成阻挡层2235。因此，阻挡层2235包括两个相对部分，每个部分在层间介电(ILD)层2228露出的侧壁表面上。阻挡层2235的两个部分在下层导线1238C的顶表面断开。然而，钝化层2260的一区段连接阻挡层2235的两个部分。
参照图16，在等于或高于钝化层2260的热裂解(pyrolysis)温度的温度下进行热裂解(pyrolysis)处理。因此，去除在沟槽2250C中露出的钝化层2260，而露出下层导线1238C的表面部分500C。特别是，露出导线1238C 的填充材料。随后，参照图1的方框26和图16，在沟槽2250C中形成衬层 2240。如图所示，衬层2240直接接触沟槽2250C的两个侧壁表面上的阻挡层2235，且衬层2240的底表面直接接触下层导线1238C。此外，沉积高尺寸型(HD-type)填充材料在衬层2240的顶部以填充沟槽2250C的剩余空间，并形成填充材料层2243。在一些实施例中，衬层2240和填充材料层2243 的沉积基本上类似于上述关于图10的沉积工艺。然而，在本实施例中，在下层导线1238C和导电部件2238C之间没有插设阻挡层。
因此，上述公开关于图4-图10(即方法A)和关于图11-图16(即方法 B)提供了形成互连层204Y的两个实施例。方法A的优点是简化且降低制造成本，而方法B的优点是进一步降低下层导线和导电部件之间的接触电阻。方法的选择可以依据设计的选择决定。在一些实施例中，一些导电部件 2238A-2238E可以采用方法A，而一些导电部件2238A-2238E可以采用方法 B。举例来说，接触电阻对于较低尺寸的导电部件可能更重要。因此，可以实施方法B来形成导电部件2238A，而可以实施方法A来形成导电部件 2238B和2238C，以实现性能和成本之间的平衡。本公开考虑了方法A和B 的任何组合。
在这个阶段，方法10决定是否要形成互连结构204的附加层。如果是，则方法10可以回到方框14且重复方框14-26以形成后续的层。当确定互连结构的所有层都已形成时，提供工件200以进一步制造。在各种示例中，这包括金属化、切割、封装和其他制造工艺。可以在方法10之前、期间或之后提供额外的步骤，并且对于方法10的其他实施例可以替换或删除所描述的一些步骤。此外，虽然本公开描述了逐层(layer-by-layer)制造的方法，但在一些实施例中，来自相邻互连层的导电部件可替代地在统合(unified) 工艺中制造，例如双镶嵌(dual damascene)工艺。
如上所述，减少导电部件内的电阻是有益的。这可以通过基于导电部件各自的尺寸为导电部件选择合适的填充材料来实现。根据古典物理学，电阻率是一种不随材料物理尺寸变化的材料特性。上述理论忽略了电荷载子(例如电子)和部件界面之间的散射相互作用的影响。具体而言，随着电荷载子沿着导电部件的方向移动，电荷载子的散射不可避免地发生在材料界面和晶界处。举例来说，散射可能发生在导电部件的填充金属层的侧壁处。这种散射偏离电荷载子其预期移动方向并导致电阻率增加。虽然当部件尺寸(例如宽度尺寸)远超过电子平均自由路径(mean free path,MFP)时，这种增加可以忽略不计，但当部件尺寸接近电子平均自由路径(MFP)时，这种增加变得很大甚至是决定性的。在这方面，平均自由路径(MFP)是一种材料特性，定义为移动电子在大块材料中连续撞击(碰撞)之间移动的平均距离，而上述碰撞会改变其方向或能量或其他粒子特性。平均自由路径(MFP)越小，散射对电阻率的影响越大。这就是所谓的经典电阻率尺寸效应。因此，发现是最适合大尺寸的填充材料在低尺寸时不再提供最低电阻，例如在先进技术节点中发现那些电阻增加。指导选择填充材料对于降低整体电阻率至关重要。本发明公开的方法基于导电部件的尺寸对其进行分类，并基于它们的分类指定合适的材料。
参照图17的方法400，可以在制造开始之前基于它们的设计尺寸来指定用于每个导电部件的材料选项。举例来说，参照图17的方框402，接收集成电路(IC)布局。集成电路(IC)布局描绘出要制造的所有导电部件(例如导电部件2238A-2238E)，每个都具有特定的宽度尺寸。集成电路(IC)布局可以采用任何适当的形式。举例来说，集成电路(IC)布局可以类似于图3的布局，并描绘出每个相应导电部件的尺寸。导电部件2238A-2238E各自具有沿X方向的长度尺寸、沿Y方向的宽度尺寸和沿Z尺寸的高度尺寸。在一些实施例中，沿Y方向的宽度尺寸是最小(或最窄)尺寸。因此，导电部件的填充材料可以基于沿Y方向的宽度尺寸来选择，例如各个导电部件 2238A-2238E的宽度300A-300E。
参照图17的方框404，对于每个导电部件，比较宽度尺寸与第一阈值宽度(T1)和第二阈值宽度(T2)。第一阈值宽度T1小于第二阈值宽度T2。如果宽度尺寸小于第一阈值宽度T1(参见方框406A)，例如具有宽度300A 的导电部件2239A的宽度尺寸，则指定低尺寸型(LD-type)填充材料给导电部件。如果宽度尺寸大于第二阈值宽度T2(参见方框406C)，例如具有宽度300C的导电部件2239C的宽度尺寸，则指定高尺寸型(HD-type)填充材料给导电部件。且如果宽度尺寸在第一阈值宽度T1和第二阈值宽度T2 之间(参见方框406B)，例如具有宽度300B的导电部件2239B的宽度尺寸，则指定混合结构给导电部件，上述混合结构包括一层低尺寸型(LD-type) 填充材料和一层高尺寸型(HD-type)填充材料。高尺寸型(HD-type)填充材料包括铝(Al)、铜(Cu)、铝铜(AlCu)、铜锰(CuMn)或其组合。一般来说，高尺寸型(HD-type)填充材料在大尺寸(例如尺寸大于20nm)具有低电阻。但是，高尺寸型(HD-type)填充材料通常也具有相对较大的平均自由路径 (MFP)。因此，它们可能不适用于宽度尺寸接近或小于其平均自由路径 (MFP)的导电部件，因为散射效应可能是主导的并导致无法接受的大电阻率。低尺寸型(LD-type)填充材料包括钌(Ru)、钼(Mo)、铱(Ir)、钴(Co)、镍(Ni)、铑(Rh)、钨(W)或其组合。低尺寸型(LD-type)填充材料具有相对较小的平均自由路径(MFP)，因此适用于任何宽度尺寸的导电部件。然而，由于低尺寸型(LD-type)填充材料通常比高尺寸型(HD-type)填充材料更昂贵，因此将它们专门保留用于其他材料不适合的导电部件可以更经济。换言之，低尺寸型(LD-type)填充材料的指定至少部分基于低尺寸型(LD-type)填充材料的平均自由路径(MFP)和导电部件的尺寸。对于宽度尺寸介于第一阈值宽度T1和第二阈值宽度T2之间的导电部件，它们仍可能受到经典电阻率效应的影响，但程度较小。这些导电部件可以采用包括两种材料的混合结构，而可以达到成本和性能之间的平衡。尽管在所描绘的实施例中，混合结构采用两层结构的形式，低尺寸型(LD-type)材料位于外层，高尺寸型 (HD-type)材料位于内层，但本公开考虑任何合适的结构。举例来说，高尺寸型(HD-type)材料可以替代在外层，而低尺寸型(LD-type)材料可以在内层。此外，可以多于两层。此外，两种类型的材料可以混合以形成均匀的合金层。
指定第一阈值宽度Tl和第二阈值宽度T2基于可用材料的选项、它们的平均自由路径(MFP)、它们在相关尺寸相应的电阻率以及它们相应的成本之间的平衡。在一些实施例中，基于可用填充材料的平均自由路径(MFP) 来选择第一阈值宽度T1和第二阈值宽度T2。举例来说，选择第一阈值宽度 T1至少大于低尺寸型(LD-type)填充材料的平均自由路径(MFP)。此外，选择第二阈值T2至少大于高尺寸型(HD-type)填充材料的平均自由路径(MFP)。如果第一阈值宽度T1小于低尺寸型(LD-type)填充材料的平均自由路径(MFP)，则指定低尺寸型(LD-type)填充材料的那些部件可能由于接近或小于平均自由路径(MFP)的部件尺寸而遭受高电阻。尽管高尺寸型(HD-type)填充材料的相同效应不太明显，但在先进技术节点中可以看出其效应。在一些实施例中，可以用互连结构的最小线宽(smallest linewidth, SLW)为单位测量第一阈值宽度T1和第二阈值宽度T2。举例来说，T1＝1SLW 代表第一阈值宽度T1等于互连结构的最窄线线宽；T1＝2SLW代表T1等于两倍互连结构的最窄线线宽；依此类推。在一些实施例中，T1约1SLW至约2SLW。类似的是，以最小线宽(smallest linewidth,SLW)为单位测量第二阈值宽度T2。在一些实施例中，第二阈值宽度T2约4SLW至约5SLW。在一些实施例中，最小线宽约5nm至约10nm。因此，第一阈值宽度T1约5nm 至约20nm，且第二阈值宽度T2约20nm至约50nm。如果第一阈值宽度T1 设定的值太低，例如小于约5nm至约20nm，则可用的材料选择可能太少。这增加了制造的成本。如果将第二阈值宽度T2设定的值太高，例如大于约 20nm至约50nm，则不必需要低尺寸型(LD-type)填充材料的部件将被指定更昂贵的低尺寸型(LD-type)填充材料，也增加了整体制造的成本。
参照图17的方框408，在指定材料选项给每个导电部件之后，可以继续制造以形成导电部件以及其他装置部件。
如上所述，互连层204Y可以重叠另一互连层204Z。形成互连层204Z 可以实施任何合适的方法，例如方法A、方法B、其他合适的方法或其组合。类似的是，也可以实施方法A、B或其组合来形成互连层204X。因此，虽然图3-图16将导线1238A-1238C描绘为具有一种均匀且相同的高尺寸型 (HD-type)填充材料，但它们其中的一或多种可以包括低尺寸型(LD-type) 填充材料或具有两种类型填充材料的混合材料结构。举例来说，第18A-18D 图示出可以通过上述方法A实现的多种情形。上述关于图10的配置，其中下层导线1238A-1238C各自包括高尺寸型(HD-type)填充材料，可以替代的是，图18A示出所有导线1238A-1238C可以包括低尺寸型(LD-type)填充材料。图18B示出导线1238A和1238B可以实施低尺寸型(LD-type)填充材料，而导线1238C可以实施混合结构，其包括形成在衬层1240上的低尺寸型(LD-type)填充材料层1242和形成在上述低尺寸型(LD-type)填充材料层1242的顶部的高尺寸型(HD-type)填充材料层1243。在一些实施例中，在沟槽1250C中衬层的两侧具有相同的高尺寸型(HD-type)填充材料可以进一步提高电导。图18C和图18D示出另外两种情形，导线1238A和 1238B其中之一或两者包括类似的混合填充材料结构。类似的是，图19A- 图19D图示出可以通过上述方法B实现的多种情形。图19A-图19D基本类似于图18A-图18D，但阻挡层2235不存在于导电部件和对应的下层导线之间。
基于以上讨论，可以看出本公开提供相对于现有互连结构技术的优点。尽管应理解其他实施例可以提供额外的优点，在本发明中不必讨论所有优点，且所有实施例都不需要特定的优点。其中一个优点是减少电阻。如上所述，在现有互连结构中，特定金属层的导电部件包括相同材料。因为这样的导电部件可能具有不同的尺寸，所以这样均匀的部件材料组成不必要地限制了对于每个导电部件最佳材料的使用，导致电阻不能最佳化。这里，本公开的方法基于每个导电部件的尺寸，最佳化其材料成分。因此，最小化电阻，且改善了性能。
在一示例性的面向，本公开提供了半导体装置的形成方法。此半导体装置的形成方法包括接收集成电路布局，集成电路布局具有多个金属部件在金属层中；基于尺寸准则，将金属部件分类为第一类型金属部件和第二类型金属部件，第一类型金属部件的尺寸大于第二类型金属部件的尺寸；指定第一金属材料给第一类型金属部件，指定第二金属材料给第二类型金属部件，第二金属材料不同于第一金属材料；以及形成金属部件，嵌入于介电层内，每个金属部件具有各别指定的金属材料。
在一些实施例中，上述指定包括基于第一金属材料的平均自由路径和金属部件的尺寸的指定。在一些实施例中，第一金属材料具有第一平均自由路径，第二金属材料具有第二平均自由路径，第二平均自由路径大于第一平均自由路径。此外，第一类型金属部件具有低于第一阈值的尺寸，第一阈值的选择至少部分地基于第一平均自由路径，以及第二类型金属部件具有大于第二阈值的尺寸。在一些实施例中，上述半导体装置的形成方法还包括：从金属部件中识别出第三类型金属部件，其中第三类型金属部件具有在第一阈值和第二阈值之间的尺寸。另外，上述方法还包括：指定第一和第二金属材料给第三类型金属部件。在一些实施例中，上述金属部件的形成包括：在介电层中形成用于金属部件的多个沟槽；在沟槽中形成用于第二类型金属部件的牺牲层；形成第一类型金属部件；去除牺牲层；以及形成第二类型金属部件。在一些实施例中，上述牺牲层的形成包括使用唑(azole)或胺形成，且牺牲层的去除包括执行热活化或等离子体处理。在一些实施例中，上述牺牲层的形成包括沉积苯并三唑(benzotriazole)、甲苯基三唑(tolyltriazole)、二苯胺 (diphenylamine)或其衍生物。在一些实施例中，上述金属部件的形成包括：形成衬层在下层导电部件的顶表面上且与之直接接触；以及形成金属部件中的一个在衬层上且与之直接接触。在一些实施例中，上述衬层的形成包括：形成沟槽在介电层中，介电层在下层导电部件上方；形成钝化层在沟槽的底表面上；选择性地形成阻挡层在沟槽的侧壁表面上；去除钝化层；以及形成衬层在阻挡层的侧壁和下层导电部件的顶表面上。在一些实施例中，上述半导体装置的形成方法还包括：形成第一类型下层导电部件，第一类型下层导电部件具有第一金属材料和第二金属材料的第一组合；以及形成第二类型下层导电部件，第二类型下层导电部件具有第一金属材料和第二金属材料的第二组合，第二组合与第一组合不同。此外，形成上述金属部件包括：在第一类型下层导电部件上方形成第一类型金属部件的金属部件，并与之电性耦合，以及在第二类型下层导电部件上方形成第二类型金属部件的金属部件，并与之电性耦合。
在另一示例性的面向，本公开提供了半导体装置的形成方法。此半导体装置的形成方法包括：接收具有第一导电层的半导体结构，第一导电层包括第一导电部件和第二导电部件。上述半导体装置的形成方法也包括：形成层间介电层在第一导电层上；图案化层间介电层以形成第一沟槽和第二沟槽，使得第一和第二导电部件分别在第一和第二沟槽内露出。此外，上述半导体装置的形成方法包括：形成阻挡部件在第二沟槽中；形成第一金属部件在第一沟槽中并电性连接第一导电部件，而阻挡部件存在在该第二沟槽中。接着去除阻挡部件。且上述半导体装置的形成方法包括：形成第二金属部件在第二沟槽中并电性连接第二导电部件。第一金属部件具有第一尺寸，第二金属部件具有第二尺寸，第二尺寸大于第一尺寸。第一金属部件具有第一金属材料，第一金属材料具有第一平均自由路径，第二金属部件具有第二金属材料，第二金属材料具有第二平均自由路径，且第二平均自由路径大于第一平均自由路径。
在一些实施例中，上述半导体装置的形成方法还包括：形成钝化层在第一导电部件以及第二导电部件上方。阻挡部件的形成包括形成在钝化层上方。在一些实施例中，上述半导体装置的形成方法还包括：在形成第一金属部件之前，去除在第一导电部件上方的钝化层；以及在形成第二金属部件之前，去除第二导电部件上方的阻挡部件。在一些实施例中，上述半导体装置的形成方法还包括：形成第三导电部件在第一导电层中；以及形成第三金属部件在第三导电部件上方并与之电性连接。第三金属部件具有第三尺寸，第三尺寸大于第一尺寸且小于第二尺寸。此外，第三金属部件包括第一金属材料和第二金属材料。
在又另一例性的面向，本公开关于一种半导体装置的实施例。此半导体装置包括：第一下层金属线和第二下层金属线，在在基板上方的第一介电层中。上述半导体装置还包括：第一金属部件和第二金属部件，在在第一介电层上方的第二介电层中，第一金属部件在第一下层金属线上方并与之连接，第二金属部件在第二下层金属线上方并与之连接。此外，第一金属部件具有第一尺寸，第二金属部件具有第二尺寸，第二尺寸大于第一尺寸。再者，第一金属部件包括具有第一平均自由路径的第一金属，第二金属部件包括具有第二平均自由路径的第二金属，其中第一尺寸小于第二尺寸，且第一平均自由路径小于第二平均自由路径。
在一些实施例中，上述半导体装置还包括：第三下层金属线，在第一介电层中；以及第三金属部件，在第二介电层中，第三金属部件在第三下层金属线上方并与之连接。第三金属部件具有一尺寸，上述尺寸在第一尺寸和第二尺寸之间。此外，第三金属部件包括第一金属和第二金属。在一些实施例中，上述第三金属部件包括在第一金属的第一部分和第二部分之间、且在第一金属的第三部分上方的第二金属。在一些实施例中，上述第一尺寸小于20nm，且第一金属包括钌、钼、铱、钴、镍、铑、钨或其组合。在一些实施例中，上述第二尺寸大于约20nm，且第二金属包括铝、铜、铝铜、铜锰或其组合。在一些实施例中，上述第二下层金属线包括第一金属和第二金属。
以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的工艺和结构并无悖离本发明的精神与范围，且可在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视随附的权利要求所界定为准。

Claims (1)

1.一种半导体装置，包括：
一第一下层金属线和一第二下层金属线，在在一基板上方的一第一介电层中；以及
一第一金属部件和一第二金属部件，在在该第一介电层上方的一第二介电层中，该第一金属部件在该第一下层金属线上方并与之连接，该第二金属部件在该第二下层金属线上方并与之连接，
其中该第一金属部件具有一第一尺寸，该第二金属部件具有一第二尺寸，该第二尺寸大于该第一尺寸，
其中该第一金属部件包括具有一第一平均自由路径的一第一金属，该第二金属部件包括具有一第二平均自由路径的一第二金属，以及
其中该第一尺寸小于该第二尺寸，且该第一平均自由路径小于该第二平均自由路径。
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