CN114281727A - 一种8路服务器读取节点信息的方法、装置及存储介质 - Google Patents
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Abstract
本发明涉及服务器节点信息读取领域，具体公开一种8路服务器读取节点信息的方法、装置及存储介质，各个节点的CPLD芯片读取各自的节点信息；各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片；主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片。本发明通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
Description
技术领域
本发明涉及服务器读取节点信息领域，具体涉及一种8路服务器读取节点信息的方法、装置及存储介质。
背景技术
8路服务器在可靠性、可用性和服务性等方面远超双路服务器，随着虚拟化与各种高效能运算环境的性能要求越来越高，8路服务器的应用也更加普遍。
目前，8路服务器上BMC芯片读取各个节点的信息，是依据I2C链路通过多路数据选择器连接到各自四个节点收集信息，此方式的I2C链路需要很多条路径，BMC芯片固件也比较复杂，需要控制较多的多路数据选择器，而且路径会有过长或是分支点较大造成信号不好的风险，同时因为BMC芯片需要访问较多的I2C链路来获取资讯，访问及获取信息的时间也会被限制。
发明内容
为解决上述问题，本发明提供一种8路服务器读取节点信息的方法、装置及存储介质，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，极大减少I2C走线长度及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
第一方面，本发明的技术方案提供一种8路服务器读取节点信息的方法，包括以下步骤：
各个节点的CPLD芯片读取各自的节点信息；其中节点包括一个主节点，其他为副节点；
各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片；
主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
进一步地，主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片，具体为：
主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片将接收的节点信息发送至BMC芯片；
其中FPGA芯片和BMC芯片为主节点上的FPGA芯片和BMC芯片。
进一步地，各个副节点CPLD芯片通过低电压差分信号线与主节点CPLD芯片通信；
主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。
进一步地，各个节点的CPLD芯片所读取节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
第二方面，本发明的技术方案提供一种8路服务器读取节点信息的装置，包括BMC芯片和设置在各个节点上的CPLD芯片；其中节点包括一个主节点，其他为副节点；
各个节点上的CPLD芯片分别与各自节点上的相关部件通信，读取各自的节点信息；
各个副节点CPLD芯片与主节点CPLD芯片通信，将各自读取的节点信息发送至主节点CPLD芯片；
主节点CPLD芯片与BMC芯片通信，将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
进一步地，该装置还包括FPGA芯片；
主节点CPLD芯片与BMC芯片通信，将各个副节点的节点信息以及自身节点信息发送至BMC芯片，具体为：
主节点CPLD芯片与FPGA芯片通信，将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片与BMC芯片通信，将接收的节点信息发送至BMC芯片；
其中FPGA芯片和BMC芯片设置在主节点上。
进一步地，各个副节点CPLD芯片通过低电压差分信号线与主节点CPLD芯片通信；主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。
进一步地，各个节点上的CPLD芯片分别与各自节点上的相关部件通信，具体为：
各个节点上的CPLD芯片分别与各自节点上的现场可更换单元、温度传感器、CPU、双列直插式存储模块和PSU通信；
各个节点的CPLD芯片所读取节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
第三方面，本发明的技术方案提供一种计算机可读存储介质，所述可读存储介质上存储有8路服务器读取节点信息程序，所述8路服务器读取节点信息程序被处理器执行时实现如上述任一项所述8路服务器读取节点信息方法的步骤。
本发明提供的一种8路服务器读取节点信息的方法、装置及存储介质，相对于现有技术，具有以下有益效果：通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
附图说明
为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种8路服务器读取节点信息的方法流程示意图。
图2是本发明实施例二提供的一种8路服务器读取节点信息的方法流程示意图
图3是本发明实施例三提供的一种8路服务器读取节点信息的方法流程示意图。
图4是本发明实施例四提供的一种8路服务器读取节点信息的装置结构示意框图。
图5是本发明实施例五提供的一种8路服务器读取节点信息的装置结构示意框图。
图6是本发明实施例六提供的一种8路服务器读取节点信息的装置结构示意框图。
具体实施方式
本发明的核心是提供一种8路服务器读取节点信息的方案，针对目前8路服务器上BMC芯片读取各个节点的信息，是依据I2C链路通过多路数据选择器连接到各自四个节点收集信息所带来的缺陷（例如I2C链路需要很多条路径，BMC芯片固件也比较复杂，需要控制较多的多路数据选择器，而且路径会有过长或是分支点较大造成信号不好的风险，同时因为BMC芯片需要访问较多的I2C链路来获取资讯，访问及获取信息的时间也会被限制），通过各个节点的CPLD芯片读取各自的节点信息，之后各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片，最后由主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片。本方案通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例一
如图1所示为本实施例一提供的一种8路服务器读取节点信息的方法流程示意图，该方法包括以下步骤。
S101，各个节点的CPLD芯片读取各自的节点信息。
其中节点包括一个主节点，其他为副节点。
在8路服务器中共有四个节点，其中一个为主节点，其余三个为副节点。
S102，各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片。
S103，主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
本实施例一提供的8路服务器读取节点信息的方法，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
实施例二
本实施例二提供的一种8路服务器读取节点信息的方法，在主节点CPLD芯片接收到所有节点信息后，通过FPGA芯片将所有节点信息发送给BMC芯片。即主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片，具体为：主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片将接收的节点信息发送至BMC芯片。
如图2所示为本实施例二提供的一种8路服务器读取节点信息的方法流程示意图，该方法包括以下步骤。
S201，各个节点的CPLD芯片读取各自的节点信息。
其中节点包括一个主节点，其他为副节点。
在8路服务器中共有四个节点，其中一个为主节点，其余三个为副节点。
S202，各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片。
S203，主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至FPGA芯片。
S204，FPGA芯片将所接收的所有节点信息发送至BMC芯片。
需要说明的是，FPGA芯片和BMC芯片为主节点上的FPGA芯片和BMC芯片。
本实施例二提供的8路服务器读取节点信息的方法，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
实施例三
本实施例三提供的一种8路服务器读取节点信息的方法，使各个副节点CPLD芯片通过低电压差分信号线与主节点CPLD芯片通信，主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。低电压差分信号的传输速度是4Mbit/秒, 比普通I2C最快速度400K bit/秒快了不少,此方式可以加速BMC芯片获取信息的速度。
如图3所示为本实施例三提供的一种8路服务器读取节点信息的方法流程示意图，该方法包括以下步骤。
S301，各个节点的CPLD芯片读取各自的节点信息。
其中节点包括一个主节点，其他为副节点。
在8路服务器中共有四个节点，其中一个为主节点，其余三个为副节点。
S302，各个副节点CPLD芯片通过低电压差分信号线将所读取节点信息发送至主节点CPLD芯片。
S303，主节点CPLD芯片将各个副节点的节点信息以及自身节点信息通过低电压差分信号线发送至FPGA芯片。
S304，FPGA芯片将所接收的所有节点信息发送至BMC芯片。
需要说明的是，FPGA芯片和BMC芯片为主节点上的FPGA芯片和BMC芯片。
本实施例三提供的8路服务器读取节点信息的方法，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
在一些具体实施例中，各个节点的CPLD芯片所读取的节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU（Power supplyunit，电源供应器）信息。
这些具体实施例的执行方法包括以下步骤。
步骤一，各个节点的CPLD芯片读取各自的现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
其中节点包括一个主节点，其他为副节点。
步骤二，各个副节点CPLD芯片通过低电压差分信号线将所读取现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息发送至主节点CPLD芯片。
步骤三，主节点CPLD芯片将各个副节点的现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息以及自身现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息通过低电压差分信号线发送至FPGA芯片。
步骤四，FPGA芯片将所接收的所有现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息发送至BMC芯片。
实施例四
本实施例四提供一种8路服务器读取节点信息的装置，用于实现前述的8路服务器读取节点信息的方法。
如图4所示为本实施例四提供的一种8路服务器读取节点信息的装置结构示意框图，该装置包括BMC芯片和设置在各个节点上的CPLD芯片；其中节点包括一个主节点，其他为副节点。
各个节点上的CPLD芯片分别与各自节点上的相关部件通信，读取各自的节点信息；各个副节点CPLD芯片与主节点CPLD芯片通信，将各自读取的节点信息发送至主节点CPLD芯片；主节点CPLD芯片与BMC芯片通信，将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
本实施例四提供的8路服务器读取节点信息的装置，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
实施例五
本实施例五提供的一种8路服务器读取节点信息的装置，在主节点CPLD芯片接收到所有节点信息后，通过FPGA芯片将所有节点信息发送给BMC芯片。相应的，主节点CPLD芯片与BMC芯片通信，将各个副节点的节点信息以及自身节点信息发送至BMC芯片，具体为：主节点CPLD芯片与FPGA芯片通信，将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片与BMC芯片通信，将接收的节点信息发送至BMC芯片。需要说明的是，FPGA芯片和BMC芯片设置在主节点上。
如图5所示为本实施例五提供的一种8路服务器读取节点信息的装置结构示意框图，该装置包括BMC芯片和设置在各个节点上的CPLD芯片；其中节点包括一个主节点，其他为副节点。
各个节点上的CPLD芯片分别与各自节点上的相关部件通信，读取各自的节点信息；各个副节点CPLD芯片与主节点CPLD芯片通信，将各自读取的节点信息发送至主节点CPLD芯片；主节点CPLD芯片与FPGA芯片通信，将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片与BMC芯片通信，将接收的节点信息发送至BMC芯片。
本实施例五提供的8路服务器读取节点信息的装置，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
实施例六
如图6所示为本实施例六提供的一种8路服务器读取节点信息的装置结构示意框图，该装置包括BMC芯片和设置在各个节点上的CPLD芯片；其中节点包括一个主节点，其他为副节点。
各个节点上的CPLD芯片分别与各自节点上的相关部件通信，读取各自的节点信息；各个副节点CPLD芯片与主节点CPLD芯片通信，将各自读取的节点信息发送至主节点CPLD芯片；主节点CPLD芯片与FPGA芯片通信，将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片与BMC芯片通信，将接收的节点信息发送至BMC芯片。
其中，各个副节点CPLD芯片通过低电压差分信号线（LVDS）与主节点CPLD芯片通信；主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。低电压差分信号的传输速度是4Mbit/秒, 比普通I2C最快速度400K bit/秒快了不少,此方式可以加速BMC芯片获取信息的速度。
同时，在本实施例中，各相关部件包括现场可更换单元、温度传感器、CPU、双列直插式存储模块和PSU通信。相应的，各个节点上的CPLD芯片分别与各自节点上的相关部件通信，具体为：
各个节点上的CPLD芯片分别与各自节点上的现场可更换单元（FRU）、温度传感器、CPU、双列直插式存储模块（DIMM）和PSU通信。
各个节点的CPLD芯片所读取节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
本实施例六提供的8路服务器读取节点信息的装置，通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
实施例七
本发明还提供一种计算机存储介质，这里所说的存储介质可为磁碟、光盘、只读存储记忆体（英文：read-only memory，简称：ROM）或随机存储记忆体（英文：random accessmemory，简称：RAM）等。
计算机存储介质存储有8路服务器读取节点信息程序，所述8路服务器读取节点信息程序被处理器执行时实现以下步骤：
各个节点的CPLD芯片读取各自的节点信息；其中节点包括一个主节点，其他为副节点；
各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片；
主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
本发明通过各个节点的CPLD芯片读取各自的节点信息，再统一发送至主节点的CPLD芯片，由主节点的CPLD芯片传输至BMC芯片，BMC芯片无需从自身的I2C链路拉倒四个节点，避免I2C走线过长，极大减少I2C走线长度，无需过多的多路数据选择器或中继器，减少硬件设计及BMC芯片固件复杂度，提高读取效率，保证信号传输质量。
在一些具体实施例中，所述可读存储介质中存储的8路服务器读取节点信息子程序被处理器执行时，具体可以实现：主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片将接收的节点信息发送至BMC芯片；其中FPGA芯片和BMC芯片为主节点上的FPGA芯片和BMC芯片。
在一些具体实施例中，所述可读存储介质中存储的8路服务器读取节点信息子程序被处理器执行时，具体可以实现：各个副节点CPLD芯片通过低电压差分信号线与主节点CPLD芯片通信；主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。
在一些具体实施例中，所述可读存储介质中存储的8路服务器读取节点信息子程序被处理器执行时，具体可以实现：各个节点的CPLD芯片所读取节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中如U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质，包括若干指令用以使得一台计算机终端（可以是个人计算机，服务器，或者第二终端、网络终端等）执行本发明各个实施例所述方法的全部或部分步骤。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。
Claims (9)
1.一种8路服务器读取节点信息的方法，其特征在于，包括以下步骤：
各个节点的CPLD芯片读取各自的节点信息；其中节点包括一个主节点，其他为副节点；
各个副节点CPLD芯片所读取节点信息发送至主节点CPLD芯片；
主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
2.根据权利要求1所述的8路服务器读取节点信息的方法，其特征在于，主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至BMC芯片，具体为：
主节点CPLD芯片将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片将接收的节点信息发送至BMC芯片；
其中FPGA芯片和BMC芯片为主节点上的FPGA芯片和BMC芯片。
3.根据权利要求2所述的8路服务器读取节点信息的方法，其特征在于，各个副节点CPLD芯片通过低电压差分信号线与主节点CPLD芯片通信；
主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。
4.根据权利要求1、2或3所述的8路服务器读取节点信息的方法，其特征在于，各个节点的CPLD芯片所读取节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
5.一种8路服务器读取节点信息的装置，其特征在于，包括BMC芯片和设置在各个节点上的CPLD芯片；其中节点包括一个主节点，其他为副节点；
各个节点上的CPLD芯片分别与各自节点上的相关部件通信，读取各自的节点信息；
各个副节点CPLD芯片与主节点CPLD芯片通信，将各自读取的节点信息发送至主节点CPLD芯片；
主节点CPLD芯片与BMC芯片通信，将各个副节点的节点信息以及自身节点信息发送至BMC芯片。
6.根据权利要求5所述的8路服务器读取节点信息的装置，其特征在于，该装置还包括FPGA芯片；
主节点CPLD芯片与BMC芯片通信，将各个副节点的节点信息以及自身节点信息发送至BMC芯片，具体为：
主节点CPLD芯片与FPGA芯片通信，将各个副节点的节点信息以及自身节点信息发送至FPGA芯片，FPGA芯片与BMC芯片通信，将接收的节点信息发送至BMC芯片；
其中FPGA芯片和BMC芯片设置在主节点上。
7.根据权利要求6所述的8路服务器读取节点信息的装置，其特征在于，各个副节点CPLD芯片通过低电压差分信号线与主节点CPLD芯片通信；主节点CPLD芯片通过低电压差分信号线与BMC芯片通信。
8.根据权利要求5、6或7所述的8路服务器读取节点信息的装置，其特征在于，各个节点上的CPLD芯片分别与各自节点上的相关部件通信，具体为：
各个节点上的CPLD芯片分别与各自节点上的现场可更换单元、温度传感器、CPU、双列直插式存储模块和PSU通信；
各个节点的CPLD芯片所读取节点信息包括现场可更换单元信息、温度传感器检测信息、CPU信息、双列直插式存储模块信息和PSU信息。
9.一种计算机可读存储介质，其特征在于，所述可读存储介质上存储有8路服务器读取节点信息程序，所述8路服务器读取节点信息程序被处理器执行时实现如权利要求1-4任一项所述8路服务器读取节点信息方法的步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
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Application publication date: 20220405 |